JP4794596B2 - 物理量検出回路、物理量センサ装置 - Google Patents

Description

この発明は、外部から与えられた物理量を検知する物理量センサに用いられる物理量検出回路およびそれを備える物理量センサ装置に関し、さらに詳しくは、センサ信号と検波信号との位相関係を調整する技術に関する。

従来より、物理量（例えば、角速度や加速度など）を検出可能な物理量センサ装置は、デジタルカメラの手ぶれ検出，移動体（航空機，自動車，ロボット，船舶など）の姿勢制御，ミサイルや宇宙船の誘導などの多種多様な技術分野において利用されている。

一般的に、物理量センサ装置は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサと、検波信号（センサ信号の周波数に対応する周波数を有する信号）を用いてセンサ信号から物理量信号（物理量に対応する信号）を検波する物理量検出回路とを備える。このような物理量検出回路では、製造ばらつき（抵抗やコンデンサの拡散ばらつき等）や周辺環境の変動（例えば、温度変化など）が原因となって、センサ信号と検波信号との間に意図しない位相ずれが発生することもある。そのため、センサ信号と検波信号とが同期するようにセンサ信号と検波信号との位相関係を調整することが重要である。

そこで、特開平８−１４９１６号公報（特許文献１）には、感温素子（所定の温度特性を有する素子）を含む位相補正回路を備えることにより、温度変化に起因する位相ずれを補正する振動ジャイロが開示されている。
特開平８−１４９１６号公報

しかしながら、製造ばらつきにより位相補正回路の温度特性が所望の温度特性になるとは限らないので、位相調整回路における位相補正量を精密に設定することが困難であった。このように、従来ではセンサ信号と検波信号との位相関係を精密に調整できないので、検波精度を向上させることが困難であった。

そこで、この発明は、センサ信号と検波信号との位相関係を精密に調整することを目的とする。

この発明の１つの局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、上記センサ信号の周波数に対応する周波数を有する基準クロックが供給されるとともに上記基準クロックの周波数よりも高い周波数を有する第１の動作クロックに同期して動作し、上記基準クロックの遷移エッジを上記第１の動作クロックの所定のパルス数だけ遅延させる第１の位相調整回路と、上記第１の位相調整回路によって遅延された基準クロックの遷移エッジを基準として上記センサ信号から上記物理量に対応する物理量信号を検波する検波回路とを備える。

上記物理量検出回路では、第１の動作クロックの周期を単位として基準クロックの遷移エッジの位相（すなわち、検波信号の位相）を設定できる。また、第１の動作クロックの周波数が高い程、基準クロックの遷移エッジの位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。

上記第１の位相調整回路は、上記第１の動作クロックに同期して上記基準クロックを順次シフトさせることにより複数の遅延クロックを生成するシフトレジスタと、上記シフトレジスタによって生成された複数の遅延クロックのうちいずれか１つを選択するセレクタとを含んでいても良い。上記検波回路は、上記セレクタによって選択された遅延クロックの遷移エッジを基準として上記センサ信号から上記物理量信号を検波しても良い。このように構成することにより、基準クロックの遷移エッジを第１の動作クロックの所定のパルス数だけ遅延させることができる。

上記検波回路は、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記セレクタによって選択された遅延信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量信号を検波する乗算回路とを含んでいても良い。このように物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変動に対する耐性を強化することができる。

また、上記第１の位相調整回路は、上記基準クロックの遷移エッジに応答して上記第１の動作クロックの発生パルス数の計数を開始し、発生パルス数が所定値に到達するとタイミング信号を生成する位相調整カウンタを含んでいても良い。上記検波回路は、上記位相調整カウンタによって生成されたタイミング信号の遷移エッジを基準として上記センサ信号から上記物理量信号を検波しても良い。このように構成することにより、基準クロックの遷移エッジを第１の動作クロックの所定のパルス数だけ遅延させることができる。

上記検波回路は、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量信号を検波する乗算回路とを含んでいても良い。このように物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変動に対する耐性を強化することができる。

好ましくは、上記物理量検出回路は、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに上記基準クロックの周波数よりも高い周波数を有する第２の動作クロックに同期して動作し、上記デジタルセンサ信号を上記第２の動作クロックの所定のパルス数だけ遅延させる第２の位相調整回路をさらに備える。上記乗算回路は、上記第２の位相調整回路によって遅延されたデジタルセンサ信号に上記デジタル検波信号を乗算する。上記物理量検出回路では、センサ信号および検波信号の両方の位相を設定可能にすることにより、センサ信号の位相遅れおよび検波信号の位相遅れの両方を補正できる。

好ましくは、上記第１の動作クロックの周波数は、上記第２の動作クロックの周波数よりも低い。このように設定することにより、第１の位相調整回路の位相調整の精度は、第２の位相調整回路の位相調整の精度よりも低くなる。このように、位相調整の精度が異なる第１および第２の位相調整回路に位相調整処理を分担させることにより、位相調整処理に要する回路規模および消費電力を低減することができる。

この発明の別の局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記センサ信号の周波数に対応する周波数を有する基準クロックの遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに上記基準クロックの周波数よりも高い周波数を有するクロックに同期して動作し、上記デジタルセンサ信号を上記クロックの所定のパルス数だけ遅延させる位相調整回路と、上記位相調整回路によって遅延されたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量に対応する物理量信号を検波する乗算回路とを備える。

上記物理量検出回路では、基準クロックの周波数よりも高い周波数を有するクロックの周期を単位としてセンサ信号（デジタルセンサ信号）の位相を設定できる。また、そのクロックの周波数が高い程、デジタルセンサ信号の位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。

この発明のさらに別の局面に従うと、物理量検出方法は、外部から与えられた物理量を検知する物理量センサのセンサ信号から上記物理量に対応する物理量信号を検波する方法であって、上記センサ信号の周波数よりも高い周波数を有する動作クロックの所定のパルス数だけ上記センサ信号および上記センサ信号に対応する検波信号のうち少なくとも一方を遅延させ、少なくとも一方が遅延された上記センサ信号および上記検波信号を用いて上記物理量信号を検波する。

上記物理量検出方法では、基準クロックの周波数よりも高い周波数を有する信号の周期を単位としてセンサ信号と検波信号との位相関係を調整できる。

以上のように、センサ信号と検波信号との位相関係を精密に調整できる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（実施形態１）
図１は、この発明の実施形態１による物理量センサ装置の構成を示す。物理量センサ装置は、物理量センサ１０と、駆動回路１１と、物理量検出回路１２とを備える。

〔物理量センサ〕
物理量センサ１０は、所定周波数を有する駆動信号Ｓｄｒｖが駆動回路１１から供給されるとともに、外部から与えられた物理量（例えば、角速度，加速度など）に応じてセンサ信号Ｓ１０を出力する。センサ信号Ｓ１０の周波数は、駆動信号Ｓｄｒｖの周波数に対応する。例えば、センサ信号Ｓ１０の中心周波数は、駆動信号Ｓｄｒｖの周波数に相当する。なお、ここでは、物理量センサ１０は、音叉型角速度センサであるものとする。

物理量センサ１０は、音叉本体１０ａと、駆動用圧電素子Ｐｄｒｖと、振動検出用圧電素子Ｐｏｓｃと、角速度検出用圧電素子ＰＤａ，ＰＤｂとを有する。音叉本体１０ａは、それぞれが中央部で直角にねじられた一対の音叉片（駆動用・検出用）と、音叉片の各々の一端を連結する連結部と、回転軸となるように連結部に設けられた支持ピンとを有する。駆動用圧電素子Ｐｄｒｖは、駆動回路１１からの駆動信号Ｓｄｒｖの周波数および振幅に応じて駆動用の音叉片を振動させる。これにより、駆動用の音叉片と検出用の音叉片とが互いに共振する。この音叉振動によって、振動検出用圧電素子Ｐｏｓｃには、電荷が発生する（すなわち、振動信号Ｓｏｓｃが発生する）。また、回転角速度が発生すると、角速度検出用圧電素子ＰＤａ，ＰＤｂには、回転角速度（コリオリ力）に応じた電荷が発生する（すなわち、センサ信号Ｓ１０が発生する）。

〔駆動回路〕
駆動回路１１は、駆動信号Ｓｄｒｖを物理量センサ１０に供給する。また、駆動回路１１は、物理量センサ１０からの振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖの周波数および振幅を調整する。駆動回路１１では、モニタアンプ１１ａは、物理量センサ１０からの振動信号Ｓｏｓｃを電圧に変換し、自動利得制御増幅器（ＡＧＣ）１１ｂは、駆動アンプ１１ｃに供給される電圧が一定値になるように、自己の増幅利得を変化させる。駆動アンプ１１ｃは、自動利得制御増幅器１１ｂの出力に応じて駆動信号Ｓｄｒｖの周波数および振幅を制御する。このように、振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖが調整されることにより、物理量センサ１０の最大振動振幅および振動周波数が一定に保たれる。

〔物理量検出回路〕
物理量検出回路１２は、物理量センサ１０からのセンサ信号Ｓ１０に基づいて物理量を検出する。物理量検出回路１２は、波形整形回路１０１と、逓倍回路１０２と、位相調整回路１００と、入力アンプ１０３と、同期検波回路１０４と、ローパスフィルタ１０５と、出力アンプ１０６とを含む。

波形整形回路１０１は、駆動信号Ｓｄｒｖを方形波に変換し、基準クロックＣＫｒｅｆとして出力する。例えば、波形整形回路１０１は、コンパレータやインバータによって構成される。基準クロックＣＫｒｅｆの周波数は、駆動信号Ｓｄｒｖの周波数（すなわち、センサ信号Ｓ１０の周波数）と実質的に同一である。

逓倍回路１０２は、基準クロックＣＫｒｅｆを逓倍し、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する動作クロックＣＫａを生成する。例えば、逓倍回路１０２はＰＬＬ（Phase Locked Loop）によって構成される。

位相調整回路１００は、シフトレジスタ１００Ｒと、セレクタ１００Ｓとを含む。シフトレジスタ１００Ｒは、逓倍回路１０２からの動作クロックＣＫａに同期して波形整形回路１０１からの基準クロックＣＫｒｅｆを順次シフトさせることにより、位相が所定量ずつずれたｎ個（ｎは２以上の整数）の遅延クロックＣＫ１，ＣＫ２，・・ＣＫｎを生成する。例えば、シフトレジスタ１００Ｒは、縦続接続された複数のフリップフロップによって構成される。セレクタ１００Ｓは、外部制御により設定された設定値ＳＥＴに応じて、遅延クロックＣＫ１，ＣＫ２，・・・，ＣＫｎのいずれか１つを選択し、選択した遅延クロックを選択クロックＳＳＳとして出力する。設定値ＳＥＴは、位相調整回路１００の遅延時間を設定するための値であり、動作クロックＣＫａのパルス数を示す。例えば、設定値ＳＥＴが“３”に設定されると、セレクタ１００Ｓは、第３番目の遅延クロックＣＫ３を選択する。これにより、位相調整回路１００の遅延時間は、動作クロックＣＫａの３パルスに対応する時間に設定される。

入力アンプ１０３は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。

同期検波回路１０４は、位相調整回路１００からの選択クロックＳＳＳを用いて入力アンプ１０３によって得られたアナログセンサ信号Ｓｓｎｃから物理量信号（物理量センサ１０によって検知された物理量に対応する信号）を検波する。

ローパスフィルタ１０５は、ノイズ除去等のために同期検波回路１０４によって検波された物理量信号のうち低周波数成分のみを通過させる。出力アンプ１０６は、ローパスフィルタ１０５によって処理された物理量信号を増幅し、アナログ検出信号Ｓｐｈｙとして出力する。

〔動作〕
次に、図２を参照しつつ、図１に示した物理量検出回路１２による動作について説明する。なお、ここでは、動作クロックＣＫａの周期を“ｔ”とし、アナログセンサ信号Ｓｓｎｃの位相は、駆動信号Ｓｄｒｖの位相（すなわち、基準クロックＣＫｒｅｆの位相）よりも“３ｔ”だけ遅れているものとする。

波形整形回路１０１は、駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換し、逓倍回路１０２は、基準クロックＣＫｒｅｆに基づいて動作クロックＣＫａを生成し、シフトレジスタ１００Ｒは、複数の遅延クロックＣＫ１，ＣＫ２，・・・，ＣＫｎ（図２では５個）を生成する。

ここで、設定値ＳＥＴが「３」に設定されると、セレクタ１００Ｓは、３番目の遅延クロックＣＫ３を選択クロックＳＳＳとして選択する。これにより、選択クロックＳＳＳの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。また、選択クロックＳＳＳの周波数は基準クロックＣＫｒｅｆの周波数と同一であるので、同期検波回路１０４は、位相調整回路１００からの選択クロックＳＳＳをそのままアナログセンサ信号Ｓｓｎｃに乗算して物理量信号を検出する。

このように、同期検波回路１０４は、選択クロックＳＳＳの遷移エッジを基準として物理量信号の検波を開始する。また、選択クロックＳＳＳの遷移エッジは、基準クロックＣＫｒｅｆの遷移エッジよりも“３ｔ”だけ遅延している。すなわち、位相調整回路１００は、基準クロックＣＫｒｅｆの遷移エッジを動作クロックＣＫａの３パルスに対応する時間だけ遅延させる。

以上のように、動作クロックＣＫａの周期を単位として検波信号（選択クロックＳＳＳ）の位相を設定できる。また、動作クロックＣＫａの周波数が高い程、選択クロックＳＳＳの位相を精密に設定できる。これにより、従来よりもセンサ信号Ｓ１０と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。

また、位相調整回路１００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変動に対する耐性を強化することができる。すなわち、製造ばらつきや周辺環境の変動に起因する遅延時間（位相調整回路１００の遅延時間）の誤差を少なくすることができる。

（実施形態１の変形例）
また、図３のように、位相調整回路１００は、デジタル化された物理量検出回路にも適用可能である。図３に示した物理量検出回路１２ａは、入力アンプ１１１と、アナログ／デジタル変換器（Ａ／Ｄ）１１２と、検波信号生成器１１３と、乗算器１１４と、デジタルフィルタ１１５と、図１に示した波形整形回路１０１，逓倍回路１０２，位相調整回路１００とを含む。

入力アンプ１１１は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。アナログ／デジタル変換器１１２は、動作クロックＣＫａに同期してアナログセンサ信号Ｓｓｎｃをサンプリングし、サンプリングしたアナログ値（振幅値）をデジタル値に変換する。これにより、アナログセンサ信号Ｓｓｎｃは、複数のデジタル値によって構成されたデジタルセンサ信号Ｄｓｎｃに変換される。

検波信号生成器１１３は、位相調整回路１００からの選択クロックＳＳＳの遷移エッジ（ここでは、立ち上がりエッジ）に応答して、正弦波信号に対応するデジタル検波信号Ｄｄｅｔを生成する。デジタル検波信号Ｄｄｅｔは、複数の正弦波データによって構成される。複数の正弦波データは、それぞれ、所定クロック（例えば、動作クロックＣＫａ）に同期して所定周波数の正弦波信号（例えば、駆動信号Ｓｄｒｖ）をサンプリングすることによって得られる複数のアナログ値（振幅値）に対応する（図４Ｂ参照）。例えば、複数の正弦波データは、正弦関数で表現される理想的な振幅値を示す。

乗算器１１４は、アナログ／デジタル変換器１１２によって得られたデジタル信号Ｄｓｎｃに検波信号生成器１１３によって生成されたデジタル検波信号Ｄｄｅｔを乗算する。これにより、物理量信号が検波される。デジタルフィルタ１１５は、動作クロックＣＫａに同期して動作し、ノイズ除去等のために乗算器１１４によって検波された物理量信号のうち低周波数成分のみをデジタル検出信号Ｄｐｈｙとして通過させる。

〔検波信号生成器〕
図４Ａのように、検波信号生成器１１３は、リングカウンタ１２１と、データ格納部１２２と、データ読出部１２３とを含む。リングカウンタ１２１，データ読出部１２３は、動作クロックＣＫａに同期して動作する。リングカウンタ１２１は、選択クロックＳＳＳの遷移エッジに応答してカウント値ＣＮＴのインクリメントを開始し、カウント値ＣＮＴが所定の最大値に到達するとカウント値ＣＮＴを“０”にリセットする。データ格納部１２２は、デジタル検波信号Ｄｄｅｔの元となる複数の正弦波データＤＡＴＡを格納する。データ読出部１２３は、予め設定されたカウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係（図４Ｂ）に基づいて、リングカウンタ１２１のカウント値ＣＮＴに対応する正弦波データＤＡＴＡを読み出して出力する。このようにして、正弦波データＤ０，Ｄ１，Ｄ２，・・・，Ｄ１５を順番に出力するによって、正弦波信号に対応するデジタル検波信号Ｄｄｅｔが生成される。

〔動作〕
次に、図５を参照しつつ、図３に示した物理量検出回路１２ａによる動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ遅れているものとする。

アナログ／デジタル変換器１１２は、動作クロックＣＫａに同期してアナログセンサ信号Ｓｓｎｃをデジタル値Ｐ０，Ｐ１，Ｐ２，・・・・に変換する。

ここで、設定値ＳＥＴが“３”に設定されると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫａの３パルスに対応する時間“３ｔ”だけ遅延させ、選択クロックＳＳＳとして出力する。検波信号生成器１１３は、位相調整回路１００からの選択クロックＳＳＳの遷移エッジに応答して正弦波データＤ０，Ｄ１，Ｄ２・・・を順番に出力する。これにより、デジタル検波信号Ｄｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。乗算器１１４は、アナログ／デジタル変換器１１２によって得られたデジタル値Ｐ０，Ｐ１，Ｐ２，・・・に検波信号生成器１１３からの正弦波データＤ０，Ｄ１，Ｄ２，・・・をそれぞれ乗算する。

このように、デジタル検波信号Ｄｄｅｔの位相は、選択クロックＳＳＳの遷移エッジによって規定される。すなわち、乗算器１１４は、選択クロックＳＳＳの遷移エッジを基準として物理量信号の検波を開始する。

以上のように、位相調整回路１００は、デジタル化された物理量検出回路にも適用可能である。また、物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変化に対する耐性を強化することができ、検波精度をさらに向上させることができる。

なお、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有する動作クロック）を位相調整回路１００に供給しても良い。

〔検波信号生成器の変形例〕
また、図６Ａのように、リングカウンタ１２１が基準クロックＣＫｒｅｆの遷移エッジに応答してカウント値ＣＮＴのインクリメントを開始するように構成しても良い。この場合、データ読出部１２３におけるカウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係は、外部制御ＣＴＲＬによって設定可能である。データ読出部１２３は、選択クロックＳＳＳの遷移エッジに応答して、カウント値ＣＮＴに対応する正弦波データＤＡＴＡの読み出しを開始する。例えば、位相調整回路１００の設定値ＳＥＴが“３”に設定されると、カウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係は、図６Ｂのように設定される。このように設定することにより、検波信号生成器１１３は、選択クロックＳＳＳの遷移エッジに応答して正弦波データＤ０，Ｄ１，Ｄ２，・・・を順番に出力することができる。

（実施形態２）
図７は、この発明の実施形態２による物理量センサ装置の構成を示す。この物理量センサ装置は、図１に示した物理量検出回路１２に代えて、物理量検出回路２２を備える。物理量検出回路２２は、図１に示した位相調整回路１００に代えて、位相調整回路２００を含む。その他の構成は、図１と同様である。

位相調整回路２００は、位相調整カウンタ２０１と、分周回路２０２とを含む。位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジ（ここでは、立ち上がりエッジ）に応答して動作クロックＣＫａの発生パルス数の計数を開始し、そのカウント値が外部制御によって設定された設定値ＳＥＴに到達するとタイミング信号ＴＴＴを出力する。例えば、位相調整カウンタ２０１は、複数のフリップフロップや論理演算素子によって構成される。分周回路２０２は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して分周処理を開始する（例えば、分周回路２０２の出力が初期状態にリセットされる。）。そして、分周回路２０２は、動作クロックＣＫａを分周し、基準クロックＣＫｒｅｆの周波数と同一の周波数を有するアナログ検波信号Ｓｄｅｔを生成する。例えば、動作クロックＣＫａの周波数が基準クロックＣＫｒｅｆの周波数の１６倍である場合、分周回路２０２は、動作クロックＣＫａの周波数の１／１６に分周する。

〔動作〕
次に、図８を参照しつつ、図７に示した物理量検出回路２２による動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ遅れているものとする。また、動作クロックＣＫａの周波数を１／１６に分周するために、分周回路２０２を５ビットカウンタによって構成し、その５ビットカウンタの５出力のうちＭＳＢ（Most Significant Bit）に対応する出力をアナログ検波信号Ｓｄｅｔとして供給するものとする。

位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジに応答して動作クロックＣＫａの発生パルス数の計数を開始する。ここで、設定値ＳＥＴが“３”に設定されると、位相調整カウンタ２０１は、カウント値が“３”に到達するとタイミング信号ＴＴＴを出力する。分周回路２０２は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、予め設定された初期値（ここでは、８）からカウントを開始し、カウント値が最大値（ここでは、１５）に到達するとカウント値を“０”にリセットする。分周回路２０２のＭＳＢ出力は、分周回路２０２のカウント値が８〜１５のいずれかである場合には“１”になり、分周回路２０２のカウント値が０〜７のいずれかである場合には“０”になる。これにより、アナログ検波信号Ｓｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。

このように、アナログ検波信号Ｓｄｅｔの位相は、タイミング信号ＴＴＴの遷移エッジによって規定される。すなわち、同期検波回路１０４は、タイミング信号ＴＴＴの遷移エッジを基準として物理量信号の検波を開始する。

以上のように、動作クロックＣＫａの周期を単位としてアナログ検波信号Ｓｄｅｔの位相を設定できる。また、動作クロックＣＫａの周波数が高い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。これにより、従来よりもセンサ信号Ｓ１０と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。

また、位相調整回路２００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変化に対する耐性を強化することができる。

なお、分周回路２０２は、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有する動作クロック）を分周し、アナログ検波信号Ｓｄｅｔを生成しても良い。

（実施形態２の変形例１）
また、図９のように、位相調整カウンタ２０１は、デジタル化された物理量検出回路にも適用可能である。図９に示した物理量検出回路２２ａは、図３に示した位相調整回路１００に代えて、図７に示した位相調整カウンタ２０１を含む。検波信号生成器１１３は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答してデジタル検波信号Ｄｄｅｔの生成を開始する。その他の構成は、図３と同様である。

図１０のように、設定値ＳＥＴが“３”に設定されると、位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジから動作クロックＣＫａの３パルスに対応する時間“３ｔ”の経過後にタイミング信号ＴＴＴを出力する。検波信号生成器１１３は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、正弦波データＤ０，Ｄ１，Ｄ２，・・・を順番に出力する。これにより、デジタル検波信号Ｄｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。

なお、位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有する動作クロック）に同期して動作しても良い。

（実施形態２の変形例２）
なお、図１１のように、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、別の動作クロックＣＫｐを生成しても良い。図１１に示した物理量検出回路２２ｂは、図９に示した構成に加えて、分周回路２０２ｐ（クロック生成回路）と、デシメーションフィルタ１１６とを備える。

分周回路２０２ｐは、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して分周処理を開始し、動作クロックＣＫａを分周し動作クロックＣＫａの周波数よりも低い周波数を有する動作クロックＣＫｐを生成する。これにより、動作クロックＣＫｐの位相をアナログセンサ信号Ｓｓｎｃに一致させることができる。

アナログ／デジタル変換器１１２，デシメーションフィルタ１１６，位相調整カウンタ２０１は、逓倍回路１０２からの動作クロックＣＫａに同期して動作する一方、検波信号生成器１１３，デジタルフィルタ１１５は、分周回路２０２ｐからの動作クロックＣＫｐに同期して動作する。このように、デシメーションフィルタ１１６の前後で動作周波数が異なる。デシメーションフィルタ１１６は、デジタルセンサ信号Ｄｓｎｃにデシメーション処理（サンプリング周波数の変換やデジタル値の間引き等）を実行することにより、動作クロックＣＫａに対応するデジタルセンサ信号Ｄｓｎｃを動作クロックＣＫｐに対応するデジタルセンサ信号Ｄｄｃに変換する。

このように構成することにより、位相調整カウンタ２０１の動作クロックＣＫａが検波信号生成器１１３の動作クロックＣＫｐと異なっている場合でも、動作クロックＣＫａの周期を単位としてデジタル検波信号Ｄｄｅｔの位相を調整できる。

（実施形態３）
図１２は、この発明の実施形態３による物理量センサ装置の構成を示す。この物理量センサ装置は、図３に示した物理量検出回路１２ａに代えて、物理量検出回路３２を備える。物理量検出回路３２は、図３に示した位相調整回路１００に代えて、デジタルセンサ信号Ｄｓｎｃの位相を調整するための位相調整回路３００を備える。その他の構成は、図３と同様である。

位相調整回路３００は、シフトレジスタ３００Ｒと、セレクタ３００Ｓとを含む。シフトレジスタ３００Ｒは、逓倍回路１０２からの動作クロックＣＫａに同期してデジタルセンサ信号Ｄｓｎｃを順次シフトさせることにより、位相が所定量ずつずれたｍ個（ｍは、２以上の整数）の遅延信号ＤＤ１，ＤＤ２，・・・，ＤＤｍを生成する。例えば、シフトレジスタ３００Ｒは、縦続接続された複数のフリップフロップによって構成される。セレクタ３００Ｓは、外部制御により設定された設定値ＳＥＴ１に応じて遅延信号ＤＤ１，ＤＤ２，・・・，ＤＤｍのいずれか１つを選択し、選択した遅延信号を遅延デジタルセンサ信号ＤＤｓｎｃとして出力する。設定値ＳＥＴ１は、位相調整回路３００の遅延時間を設定するための値であり、動作クロックＣＫａのパルス数を示す。

検波信号生成器１１３は、基準クロックＣＫｒｅｆの遷移エッジに応答してデジタル検波信号Ｄｄｅｔの生成を開始する。乗算器１１４は、位相調整回路３００からの遅延デジタルセンサ信号ＤＤｓｎｃに検波信号生成器１１３からのデジタル検波信号Ｄｄｅｔを乗算する。

〔動作〕
次に、図１３を参照しつつ、図１２に示した物理量検出回路３２による動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ進んでいるものとする。

アナログ／デジタル変換器１１２は、アナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。ここで、設定値ＳＥＴ１が“３”に設定されると、シフトレジスタ３００Ｒは、３番目の遅延信号ＤＤ３を遅延デジタルセンサ信号ＤＤｓｎｃとして選択する。すなわち、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの３パルスに対応する時間“３ｔ”だけ遅延させる。これにより、遅延デジタルセンサ信号ＤＤｓｎｃの位相を基準クロックＣＫｒｅｆの位相（すなわち、デジタル検波信号Ｄｄｅｔの位相）に一致させることができる。

以上のように、動作クロックＣＫａの周期を単位としてセンサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）の位相を設定できる。また、動作クロックＣＫａの周波数が高い程、遅延デジタルセンサ信号ＤＤｓｎｃの位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整できるので、検波精度を向上させることができる。

また、位相調整回路３００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変動に対する耐性を強化することができる。

なお、位相調整回路３００は、基準クロックＣＫｒｅｆよりも高い周波数を有する別のクロック（動作クロックＣＫａとは異なる周波数を有するクロック）に同期して動作しても良い。

（実施形態３の変形例１）
また、図１４のように、２つの位相調整回路を用いて、センサ信号（デジタルセンサ信号ＤＤｓｎｃ）の位相および検波信号（デジタル検波信号Ｄｄｅｔ）の位相をそれぞれ調整しても良い。図１４に示した物理量検出回路３２ａは、図１２に示した構成に加えて、分周回路３１１ｂと、デシメーションフィルタ１１６と、図１に示した位相調整回路１００を含む。

分周回路３１１ｂは、逓倍回路１０２からの動作クロックＣＫａを分周し、動作クロックＣＫａの周波数よりも低い周波数を有する動作クロックＣＫｂを生成する。アナログ／デジタル変換器１１２，位相調整回路３００，デシメーションフィルタ１１６は、逓倍回路１０２からの動作クロックＣＫａに同期して動作する一方、位相調整回路１００，検波信号生成器１１３，デジタルフィルタ１１５は、分周回路３１１ｂからの動作クロックＣＫｂに同期して動作する。このように、デシメーションフィルタ１１６の前後で動作周波数が異なる。デシメーションフィルタ１１６は、動作クロックＣＫａに対応する遅延デジタルセンサ信号ＤＤｓｎｃを動作クロックＣＫｂに対応するデジタルセンサ信号Ｄｄｃに変換する。

〔動作〕
次に、図１５を参照しつつ、図１４に示した物理量検出回路３２ａによる動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“５ｔ”だけ遅れているものとする。また、デシメーションフィルタ１１６は、遅延デジタルセンサ信号ＤＤｓｎｃを動作クロックＣＫｂの周波数（動作クロックＣＫａの周波数の１／２）に対応させるために、遅延デジタルセンサ信号ＤＤｓｎｃからデジタル値を１つおきに間引くものとする。

位相調整回路３００の設定値ＳＥＴ１が“１”に設定されると、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの１パルスに対応する時間“ｔ“だけ遅延させる。これにより、基準クロックＣＫｒｅｆと遅延デジタルセンサ信号ＤＤｓｎｃとの位相差は“６ｔ”になる。また、基準クロックＣＫｒｅｆとデシメーションフィルタ１１６によって得られたデジタルセンサ信号Ｄｄｃとの位相差も“６ｔ”になる。

一方、位相調整回路１００の設定値ＳＥＴが“３”に設定されると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫｂの３パルスに対応する時間“６ｔ”だけ遅延させて、選択クロックＳＳＳとして出力する。これにより、基準クロックＣＫｒｅｆとデジタル検波信号Ｄｄｅｔとの位相差は“６ｔ”になるので、デジタルセンサ信号Ｄｄｃの位相とデジタル検波信号Ｄｄｅｔの位相とを互いに一致させることができる。

以上のように、センサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）および検波信号（デジタル検波信号Ｄｄｅｔ）の両方の位相を設定可能にすることにより、センサ信号の位相遅れおよび検波信号の位相遅れの両方を補正できる。

また、動作クロックＣＫｂは動作クロックＣＫａよりも周波数が低いので、位相調整回路１００の位相調整の精度は、位相調整回路３００の位相調整の精度よりも低い。このように、位相調整の精度がそれぞれ異なる位相調整回路１００，３００に位相調整処理を分担させることにより、位相調整処理に要する回路規模および消費電力を低減することができる。例えば、動作クロックＣＫａの周期“ｔ”を単位として最大遅延時間を“１６ｔ”に設定できるように構成する場合、図３に示した物理量検出回路１２ａでは位相調整回路１００に１６個のフリップフロップを設ける必要があるが、図１４に示した物理量検出回路３２ａでは位相調整回路１００，３００にフリップフロップを４個ずつ設ければ良い。

（実施形態３の変形例２）
また、図１６に示した物理量検出回路３２ｂのように、図１４に示した位相調整回路１００を図７に示した位相調整カウンタ２０１に置き換えても良い。位相調整カウンタ２０１は、動作クロックＣＫａよりも周波数が低い動作クロックＣＫｂに同期して動作する。このように構成した場合も、図１４の場合と同様の効果を得ることができる。

（実施形態３の変形例３）
さらに、図１７のように、３つの位相調整回路を用いて、アナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相，センサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）の位相，検波信号（デジタル検波信号Ｄｄｅｔ）の位相をそれぞれ調整しても良い。図１７に示した物理量検出回路３２ｃは、図１４に示した構成に加えて、分周回路３１１ａ，位相調整回路１００ａを含む。

逓倍回路１０２は、基準クロックＣＫｒｅｆを逓倍し、逓倍クロックＣＫｘを生成する。分周回路３１１ａは、逓倍回路１０２からの逓倍クロックＣＫｘを分周し、アナログ／デジタル変換器１１２に要求されるサンプリング周波数を同一の周波数を有する動作クロックＣＫａを生成する。分周回路３１１ｂは、分周回路３１１ａからの動作クロックＣＫａを分周し、動作クロックＣＫｂを生成する。

位相調整回路１００ａは、位相調整回路１００と同様の構成である。位相調整回路１００ａのシフトレジスタは、逓倍クロックＣＫｘに同期して動作クロックＣＫａを順次シフトさせることにより、位相が所定量ずつずれた複数の遅延クロックを生成する。位相調整回路１００ａのセレクタは、外部制御により設定された設定値ＳＥＴ２に応じてシフトレジスタによって生成された複数の遅延クロックのいずれか１つを選択し、選択した遅延クロックをサンプリングクロックＣＫｓｐとして出力する。設定値ＳＥＴ２は、位相調整回路１００ａの遅延時間を設定するための値であり、逓倍クロックＣＫｘのパルス数を示す。

〔動作〕
次に、図１８を参照しつつ、図１７に示した物理量検出回路３２ｃによる動作について説明する。なお、ここでは、逓倍クロックＣＫｘの周期を“ｔ”とし、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“１１ｔ”だけ遅れているものとする。また、動作クロックＣＫａ（サンプリングクロックＣＫｓｐ）の周波数，動作クロックＣＫｂの周波数は、それぞれ、逓倍クロックＣＫｘの周波数の“１／４”，“１／８”であるものとする。

動作クロックＣＫａ（位相調整される前のサンプリングクロック）の遷移エッジは、アナログセンサ信号Ｓｓｎｃの所望サンプリングポイントＳＰ０，ＳＰ１，ＳＰ２，・・・・（例えば、正弦波データＤ０，Ｄ１，Ｄ２，・・・に対応するポイント）に一致していない。ここで、位相調整回路１００ａの設定値ＳＥＴ２が“３”に設定されると、位相調整回路１００ａは、動作クロックＣＫａを逓倍クロックＣＫｘの３パルスに対応する時間“３ｔ”だけ遅延させてサンプリングクロックＣＫｓｐとして出力する。これにより、サンプリングクロックＣＫｓｐの遷移エッジを所望サンプリングポイントＳＰ１，ＳＰ２，・・・・にそれぞれ一致させることができる。

また、位相調整回路３００の設定値ＳＥＴ１を“１”に設定すると、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの１パルスに対応する時間“４ｔ”だけ遅延させ、遅延デジタルセンサ信号ＤＤｓｎｃとして出力する。ここでは、動作クロックＣＫａはサンプリングクロックＣＫｓｐに対して位相が“ｔ”だけずれているので、基準クロックＣＫｒｅｆと遅延デジタルセンサ信号ＤＤｓｎｃとの位相差は“１６ｔ（＝３ｔ＋８ｔ＋ｔ＋４ｔ）”になる。また、基準クロックＣＫｒｅｆとデシメーションフィルタ１０５からのデジタルセンサ信号Ｄｄｃとの位相差も“１６ｔ”になる。

さらに、位相調整回路１００の設定値ＳＥＴを“２”に設定すると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫｂの２パルスに対応する時間“１６ｔ”だけ遅延させ、選択クロックＳＳＳとして出力する。これにより、基準クロックＣＫｒｅｆとデジタル検波信号Ｄｄｅｔとの位相差は“１６ｔ”になる。

以上のように、逓倍クロックＣＫｘの周期を単位としてアナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相を設定することができる。また、サンプリングクロックＣＫｓｐの位相を調整することにより、サンプリングポイント（サンプリングクロックＣＫｓｐの遷移エッジの位置）を移動させることができ、その結果、デジタルセンサ信号Ｄｓｎｃの位相を変更することができる。これにより、アナログ／デジタル変換器１１２のサンプリング周波数の増大を抑制しつつ位相調整の精度を向上させることができる。また、サンプリングクロックの遷移エッジを所望サンプリングポイントＳＰ０，ＳＰ１，ＳＰ２，・・・・に一致させる（または近づける）ことができ、アナログ／デジタル変換の精度を向上させることができる。

なお、分周回路３１１ｂは、位相調整回路１００ａからのサンプリングクロックＣＫｓｐを分周して動作クロックＣＫｂを生成しても良い。

（実施形態３の変形例４）
また、図１９のように、位相調整カウンタを用いて、アナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相を調整しても良い。図１９に示した物理量検出回路３２ｄは、図１７に示した位相調整回路１００ａに代えて、位相調整カウンタ２０１ａ，分周回路２０２ａを含む。その他の構成は、図１７と同様である。

位相調整カウンタ２０１ａは、基準クロックＣＫｒｅｆの遷移エッジに応答して逓倍クロックＣＫｘの発生パルス数の計数を開始し、そのカウント値が外部制御によって設定された設定値ＳＥＴ２に到達するとタイミング信号ＳＴＲを出力する。分周回路２０２ａは、位相調整カウンタ２０１ａからのタイミング信号ＳＴＲの遷移エッジに応答して分周処理を開始し、逓倍回路１０２からの逓倍クロックＣＫｘを分周して所定のサンプリング周波数を有するサンプリングクロックＣＫｓｐを生成する。

また、図１７，図１９に示した位相調整回路１００を図７に示した位相調整カウンタ２０１に置き換えた場合も同様の効果を得ることができる。

（その他の実施形態）
なお、以上の各実施形態における物理センサ１０は、音叉型に限らず、円柱型，正三角柱型，正四角柱型，リング型や、その他の形状であっても良い。また、図２０のように、物理量センサ１０は、静電容量式加速度センサであっても良い。物理量センサ１０は、固定部１０ｂと、可動部１０ｃと、可動電極Ｐｍａ，Ｐｍｂと、検出電極Ｐｆａ，Ｐｆｂと、差動増幅器１０ｄとを有する。可動部１０ｃは、加速度に応じて変位するように固定部１０ｂに連結される。可動電極Ｐｍａ，Ｐｍｂは、可動部１０ｃに配置される。検出電極Ｐｆａ，Ｐｆｂは、それぞれ、可動電極Ｐｍａ，Ｐｍｂに対向するように、固定部１０ｂに配置される。すなわち、可動電極Ｐｍａ，検出電極Ｐｆａによって容量素子Ｃａが構成され、可動電極Ｐｍｂ，検出電極Ｐｆｂによって容量素子Ｃｂが構成される。また、容量素子Ｃａ，Ｃｂには、それぞれ、発振回路１１ｄからの駆動信号Ｓｄｒｖが供給される。差動増幅器１０ｄは、検出電極Ｐｆａ，Ｐｆｂのそれぞれに発生する電荷量の差に対応するセンサ信号Ｓ１０を出力する。加速度が発生すると、可動部１０ｃの変位に起因して容量素子Ｃａの静電容量および容量素子Ｃｂの静電容量のうち一方が増加し他方が減少する。これにより、検出電極Ｐｆａ，Ｐｆｂのそれぞれにおける電荷量に差が生じ、この差に対応するセンサ信号Ｓ１０が出力される。

また、以上の各実施形態において設定値ＳＥＴ，ＳＥＴ１，ＳＥＴ２は変更可能な値として説明したが、設定値ＳＥＴ，ＳＥＴ１，ＳＥＴ２は固定値であっても良い。

この発明は、センサ信号と検波信号との位相関係を精密に調整できるので、移動体，携帯電話，デジタルカメラ，ゲーム機などに用いられる物理量センサ（例えば、音叉型角速度センサや静電容量式加速度センサなど）に好適である。

この発明の実施形態１による物理量センサ装置の構成を示すブロック図。 図１に示した物理量検出回路による動作について説明するためのタイミングチャート。 図１に示した物理量検出回路の変形例を示すブロック図。 （Ａ）図３に示した検波信号生成器の構成例を示すブロック図。（Ｂ）図４Ａの検波信号生成器におけるカウント値と正弦波データとの対応関係を示す図。 図３に示した物理量検出回路による動作について説明するためのタイミングチャート。 （Ａ）図３に示した検波信号生成器の別の構成例を示すブロック図。（Ｂ）図６Ａの検波信号生成器におけるカウント値と正弦波データとの対応関係を示す図。 この発明の実施形態２による物理量センサ装置の構成を示すブロック図。 図７に示した物理量検出回路による動作について説明するためのタイミングチャート。 図７に示した物理量検出回路の変形例１を示すブロック図。 図９に示した物理量検出回路による動作について説明するためのタイミングチャート。 図７に示した物理量検出回路の変形例２を示すブロック図。 この発明の実施形態３による物理量センサ装置の構成を示すブロック図。 図１２に示した物理量検出回路による動作について説明するためのタイミングチャート。 図１２に示した物理量検出回路の変形例１を示すブロック図。 図１４に示した物理量検出回路による動作について説明するためのタイミングチャート。 図１２に示した物理量検出回路の変形例２を示すブロック図。 図１２に示した物理量検出回路の変形例３を示すブロック図。 図１７に示した物理量検出回路による動作について説明するためのタイミングチャート。 図１２に示した物理量検出回路の変形例４を示すブロック図。 物理量センサの変形例について説明するためのブロック図。

符号の説明

１０ 物理量センサ
１１ 駆動回路
１２，１２ａ，２２，２２ａ，２２ｂ，３２，３２ａ〜３２ｄ 物理量検出回路
１０１ 波形整形回路
１０２ 逓倍回路
１０３ 入力アンプ
１０４ 同期検波回路
１０５ ローパスフィルタ
１０６ 出力アンプ
１００，２００，３００，１００ａ 位相調整回路
１００Ｒ，３００Ｒ シフトレジスタ
１００Ｓ，３００Ｓ セレクタ
１１１ 入力アンプ
１１２ アナログ／デジタル変換器
１１３ デジタル信号生成器
１１４ 乗算器
１１５ デジタルフィルタ
１１６ デシメーションフィルタ
１２１ リングカウンタ
１２２ データ格納部
１２３ データ読出部
２０１，２０１ａ 位相調整カウンタ
２０２，２０２ｐ，３１１ａ，３１１ｂ 分周回路

Claims (9)

1. 外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
   前記センサ信号の周波数に対応する周波数を有する基準クロックが供給されるとともに前記基準クロックの周波数よりも高い周波数を有する第１の動作クロックに同期して動作し、前記基準クロックの遷移エッジを前記第１の動作クロックの所定のパルス数だけ遅延させる第１の位相調整回路と、
   前記第１の位相調整回路によって遅延された基準クロックの遷移エッジを基準として前記センサ信号から前記物理量に対応する物理量信号を検波する検波回路とを備え、
   前記第１の位相調整回路は、
   前記第１の動作クロックに同期して前記基準クロックを順次シフトさせることにより複数の遅延クロックを生成するシフトレジスタと、
   前記シフトレジスタによって生成された複数の遅延クロックのうちいずれか１つを選択するセレクタとを含み、
   前記検波回路は、
   前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
   前記セレクタによって選択された遅延クロックの遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
   前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量信号を検波する乗算回路とを含む
   ことを特徴とする物理量検出回路。
2. 外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
   前記センサ信号の周波数に対応する周波数を有する基準クロックが供給されるとともに前記基準クロックの周波数よりも高い周波数を有する第１の動作クロックに同期して動作し、前記基準クロックの遷移エッジを前記第１の動作クロックの所定のパルス数だけ遅延させる第１の位相調整回路と、
   前記第１の位相調整回路によって遅延された基準クロックの遷移エッジを基準として前記センサ信号から前記物理量に対応する物理量信号を検波する検波回路とを備え、
   前記第１の位相調整回路は、
   前記基準クロックの遷移エッジに応答して前記第１の動作クロックの発生パルス数の計数を開始し、発生パルス数が所定値に到達するとタイミング信号を生成する位相調整カウンタを含み、
   前記検波回路は、
   前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
   前記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
   前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量信号を検波する乗算回路とを含む
   ことを特徴とする物理量検出回路。
3. 請求項２において、
   前記第１の位相調整回路は、
   前記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して前記検波信号生成回路の動作クロックを生成するクロック生成回路をさらに含む
   ことを特徴とする物理量検出回路。
4. 請求項１，２，３のいずれか１項において、
   前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに前記基準クロックの周波数よりも高い周波数を有する第２の動作クロックに同期して動作し、前記デジタルセンサ信号を前記第２の動作クロックの所定のパルス数だけ遅延させる第２の位相調整回路をさらに備え、
   前記乗算回路は、前記第２の位相調整回路によって遅延されたデジタルセンサ信号に前記デジタル検波信号を乗算する
   ことを特徴とする物理量検出回路。
5. 請求項４において、
   前記第１の動作クロックの周波数は、前記第２の動作クロックの周波数よりも低い
   ことを特徴とする物理量検出回路。
6. 請求項４または５において、
   前記第２の位相調整回路における遅延時間を定める第２の動作クロックのパルス数は、変更可能である
   ことを特徴とする物理量検出回路。
7. 請求項１〜６のいずれか１項において、
   前記第１の位相調整回路における遅延時間を定める第１の動作クロックのパルス数は、変更可能である
   ことを特徴とする物理量検出回路。
8. 外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
   前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
   前記センサ信号の周波数に対応する周波数を有する基準クロックの遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
   前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに前記基準クロックの周波数よりも高い周波数を有する動作クロックに同期して動作し、前記デジタルセンサ信号を前記動作クロックの所定のパルス数だけ遅延させる位相調整回路と、
   前記位相調整回路によって遅延されたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量に対応する物理量信号を検波する乗算回路とを備える
   ことを特徴とする物理量検出回路。
9. 請求項１〜８のいずれか１項に記載の物理量検出回路と、
   前記物理量センサと、
   所定周波数を有する駆動信号を前記物理量センサに供給する駆動回路とを備え、
   前記センサ信号の周波数および前記基準クロックの周波数は、前記駆動信号の周波数に対応する
   ことを特徴とする物理量センサ装置。

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