WO2009122636A1 - 物理量検出回路、物理量センサ装置、物理量検出方法 - Google Patents

物理量検出回路、物理量センサ装置、物理量検出方法 Download PDF

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WO2009122636A1
WO2009122636A1 PCT/JP2009/000304 JP2009000304W WO2009122636A1 WO 2009122636 A1 WO2009122636 A1 WO 2009122636A1 JP 2009000304 W JP2009000304 W JP 2009000304W WO 2009122636 A1 WO2009122636 A1 WO 2009122636A1
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WO
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physical quantity
signal
circuit
detection
digital
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PCT/JP2009/000304
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犬飼文人
室屋清一
貝野陽一
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パナソニック株式会社
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    • G01C19/00—Gyroscopes; Turn-sensitive devices using vibrating masses; Turn-sensitive devices without moving masses; Measuring angular rate using gyroscopic effects
    • G01C19/56—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces
    • G01C19/5607—Turn-sensitive devices using vibrating masses, e.g. vibratory angular rate sensors based on Coriolis forces using vibrating tuning forks
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
    • G01P15/00—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration
    • G01P15/02—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
    • G01P15/08—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values
    • G01P15/125—Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses with conversion into electric or magnetic values by capacitive pick-up

Definitions

  • the present invention relates to a physical quantity detection circuit used in a physical quantity sensor for detecting a physical quantity given from the outside and a physical quantity sensor device including the physical quantity detection circuit, and more particularly to a technique for adjusting a phase relationship between a sensor signal and a detection signal.
  • a physical quantity sensor device uses a physical quantity sensor that outputs a sensor signal according to a physical quantity given from the outside and a physical quantity signal from the sensor signal using a detection signal (a signal having a frequency corresponding to the frequency of the sensor signal).
  • a physical quantity detection circuit for detecting (a signal corresponding to the physical quantity).
  • an unintended phase shift between the sensor signal and the detection signal is caused by manufacturing variations (such as resistance and capacitor diffusion variations) and changes in the surrounding environment (for example, temperature changes). May occur. Therefore, it is important to adjust the phase relationship between the sensor signal and the detection signal so that the sensor signal and the detection signal are synchronized.
  • Patent Document 1 discloses a vibration gyro that includes a phase correction circuit including a temperature sensitive element (an element having a predetermined temperature characteristic) to correct a phase shift caused by a temperature change.
  • JP-A-8-14916 JP-A-8-14916
  • phase correction circuit since the temperature characteristics of the phase correction circuit do not always become the desired temperature characteristics due to manufacturing variations, it is difficult to precisely set the phase correction amount in the phase adjustment circuit. Thus, conventionally, since the phase relationship between the sensor signal and the detection signal cannot be precisely adjusted, it has been difficult to improve the detection accuracy.
  • an object of the present invention is to precisely adjust the phase relationship between the sensor signal and the detection signal.
  • the physical quantity detection circuit is a physical quantity detection circuit used in a physical quantity sensor that outputs a sensor signal according to a physical quantity given from the outside, and has a frequency corresponding to the frequency of the sensor signal.
  • a reference clock having a frequency higher than the frequency of the reference clock is operated in synchronization with a first operation clock having a frequency higher than the frequency of the reference clock, and a transition edge of the reference clock is set to a predetermined number of pulses of the first operation clock.
  • the phase of the transition edge of the reference clock (that is, the phase of the detection signal) can be set using the period of the first operation clock as a unit. Further, the higher the frequency of the first operation clock, the more precisely the phase of the transition edge of the reference clock can be set. As a result, the phase relationship between the sensor signal and the detection signal can be adjusted more precisely than before, and the detection accuracy can be improved.
  • the first phase adjustment circuit includes a shift register that generates a plurality of delay clocks by sequentially shifting the reference clock in synchronization with the first operation clock, and a plurality of delay clocks generated by the shift register. And a selector that selects any one of them.
  • the detection circuit may detect the physical quantity signal from the sensor signal with reference to a transition edge of a delay clock selected by the selector. With this configuration, the transition edge of the reference clock can be delayed by a predetermined number of pulses of the first operation clock.
  • the detection circuit generates an analog / digital conversion circuit that converts the sensor signal into a digital sensor signal and a digital detection signal corresponding to a sine wave signal in response to a transition edge of the delay signal selected by the selector.
  • the first phase adjustment circuit starts counting the number of generated pulses of the first operation clock in response to the transition edge of the reference clock, and generates a timing signal when the number of generated pulses reaches a predetermined value.
  • the phase adjustment counter to perform may be included.
  • the detection circuit may detect the physical quantity signal from the sensor signal with reference to a transition edge of the timing signal generated by the phase adjustment counter. With this configuration, the transition edge of the reference clock can be delayed by a predetermined number of pulses of the first operation clock.
  • the detection circuit generates an analog / digital conversion circuit that converts the sensor signal into a digital sensor signal and a digital detection signal corresponding to the sine wave signal in response to a transition edge of the timing signal generated by the phase adjustment counter.
  • a detection signal generation circuit that performs detection, and a multiplication circuit that detects the physical quantity signal by multiplying the digital sensor signal obtained by the analog / digital conversion circuit by the digital detection signal generated by the detection signal generation circuit. May be.
  • the physical quantity detection circuit operates in synchronization with a second operation clock having a frequency higher than the frequency of the reference clock while being supplied with the digital sensor signal obtained by the analog / digital conversion circuit.
  • the digital sensor signal further includes a second phase adjustment circuit for delaying the digital sensor signal by a predetermined number of pulses of the second operation clock.
  • the multiplication circuit multiplies the digital sensor signal delayed by the second phase adjustment circuit by the digital detection signal.
  • the frequency of the first operation clock is lower than the frequency of the second operation clock.
  • the accuracy of the phase adjustment of the first phase adjustment circuit is lower than the accuracy of the phase adjustment of the second phase adjustment circuit.
  • the physical quantity detection circuit is a physical quantity detection circuit used in a physical quantity sensor that outputs a sensor signal according to a physical quantity given from the outside, and converts the sensor signal into a digital sensor signal.
  • An analog / digital conversion circuit, a detection signal generation circuit that generates a digital detection signal corresponding to a sine wave signal in response to a transition edge of a reference clock having a frequency corresponding to the frequency of the sensor signal, and the analog / digital conversion A phase adjustment circuit that is supplied with a digital sensor signal obtained by a circuit and operates in synchronization with a clock having a frequency higher than the frequency of the reference clock, and delays the digital sensor signal by a predetermined number of pulses of the clock And the digital sensor signal delayed by the phase adjustment circuit And a multiplier circuit for detecting a physical quantity signal corresponding to the physical quantity by multiplying the digital detection signal generated by the wave signal generating circuit.
  • the phase of the sensor signal (digital sensor signal) can be set in units of a clock cycle having a frequency higher than the frequency of the reference clock. Also, the higher the frequency of the clock, the more precisely the phase of the digital sensor signal can be set. As a result, the phase relationship between the sensor signal and the detection signal can be adjusted more precisely than before, and the detection accuracy can be improved.
  • a physical quantity detection method is a method of detecting a physical quantity signal corresponding to the physical quantity from a sensor signal of a physical quantity sensor that detects a physical quantity given from the outside, and the frequency of the sensor signal.
  • the sensor signal and the detection signal corresponding to the sensor signal are delayed by a predetermined number of pulses of an operation clock having a higher frequency than the sensor signal and the detection signal is delayed by at least one of the sensor signal and the detection signal.
  • the physical quantity signal is detected.
  • the phase relationship between the sensor signal and the detection signal can be adjusted with the period of a signal having a frequency higher than the frequency of the reference clock as a unit.
  • the phase relationship between the sensor signal and the detection signal can be precisely adjusted.
  • FIG. 1 is a diagram illustrating a configuration example of a physical quantity sensor device according to the first embodiment.
  • FIG. 2 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 3 is a diagram showing a modification of the physical quantity detection circuit shown in FIG. 4A is a diagram illustrating a configuration example of the detection signal generator illustrated in FIG. 3.
  • 4B is a diagram illustrating an example of a correspondence relationship between count values and sine wave data in the detection signal generator of FIG. 4A.
  • FIG. 5 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG. 6A is a diagram illustrating another configuration example of the detection signal generator illustrated in FIG. 3.
  • FIG. 6B is a diagram illustrating an example of a correspondence relationship between count values and sine wave data in the detection signal generator of FIG. 6A.
  • FIG. 7 is a diagram illustrating a configuration example of the physical quantity sensor device according to the second embodiment.
  • FIG. 8 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 9 is a diagram illustrating a first modification of the physical quantity detection circuit illustrated in FIG. 7.
  • FIG. 10 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 11 is a diagram illustrating a second modification of the physical quantity detection circuit illustrated in FIG. 7.
  • FIG. 12 is a diagram illustrating a configuration example of the physical quantity sensor device according to the third embodiment.
  • FIG. 13 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 14 is a diagram illustrating a first modification of the physical quantity detection circuit illustrated in FIG. 12.
  • FIG. 15 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 16 is a diagram of a second modification of the physical quantity detection circuit depicted in FIG.
  • FIG. 17 is a diagram of a third modification of the physical quantity detection circuit depicted in FIG.
  • FIG. 18 is a timing chart for explaining the operation of the physical quantity detection circuit shown in FIG.
  • FIG. 19 is a diagram of a fourth modification of the physical quantity detection circuit depicted in FIG.
  • FIG. 20 is a diagram for explaining a modification of the physical quantity sensor.
  • FIG. 1 shows a configuration example of a physical quantity sensor device according to Embodiment 1 of the present invention.
  • the physical quantity sensor device includes a physical quantity sensor 10, a drive circuit 11, and a physical quantity detection circuit 12.
  • the physical quantity sensor 10 is supplied with a drive signal Sdrv having a predetermined frequency from the drive circuit 11 and outputs a sensor signal S10 according to a physical quantity (for example, angular velocity, acceleration, etc.) given from the outside.
  • the frequency of the sensor signal S10 corresponds to the frequency of the drive signal Sdrv.
  • the center frequency (carrier frequency) of the sensor signal S10 corresponds to the frequency of the drive signal Sdrv.
  • the physical quantity sensor 10 is a tuning fork type angular velocity sensor.
  • the physical quantity sensor 10 includes a tuning fork main body 10a, a driving piezoelectric element Pdrv, a vibration detecting piezoelectric element Posc, and angular velocity detecting piezoelectric elements PDa and PDb.
  • the tuning fork main body 10a has a pair of tuning fork pieces that are twisted at right angles at the center, a connecting part that connects each end of the tuning fork piece, and a support pin that is provided on the connecting part so as to be a rotating shaft.
  • the drive piezoelectric element Pdrv vibrates one tuning fork piece according to the frequency and amplitude of the drive signal Sdrv from the drive circuit 11. As a result, the two tuning fork pieces resonate with each other.
  • the drive circuit 11 supplies a drive signal Sdrv to the physical quantity sensor 10.
  • the drive circuit 11 adjusts the frequency and amplitude of the drive signal Sdrv according to the vibration signal Sosc from the physical quantity sensor 10.
  • the monitor amplifier 11a converts the vibration signal Sosc from the physical quantity sensor 10 into a voltage
  • the automatic gain control amplifier (AGC) 11b amplifies or attenuates the output of the monitor amplifier 11a.
  • the self amplification gain is changed so that the voltage supplied to 11c becomes a constant value.
  • the drive amplifier 11c controls the frequency and amplitude of the drive signal Sdrv according to the output of the automatic gain control amplifier 11b.
  • the maximum vibration amplitude and vibration frequency of the physical quantity sensor 10 are kept constant by adjusting the drive signal Sdrv according to the vibration signal Sosc.
  • the physical quantity detection circuit 12 detects a physical quantity based on the sensor signal S10 from the physical quantity sensor 10.
  • the physical quantity detection circuit 12 includes a waveform shaping circuit 101, a multiplication circuit 102, a phase adjustment circuit 100, an input amplifier 103, a synchronous detection circuit 104, a low-pass filter 105, and an output amplifier 106.
  • the waveform shaping circuit 101 converts the drive signal Sdrv into a square wave and outputs it as a reference clock CKref.
  • the waveform shaping circuit 101 includes a comparator and an inverter.
  • the frequency of the reference clock CKref is substantially the same as the frequency of the drive signal Sdrv (that is, the frequency of the sensor signal S10).
  • the multiplier circuit 102 multiplies the reference clock CKref and generates an operation clock CKa having a frequency higher than that of the reference clock CKref.
  • the multiplier circuit 102 is configured by a PLL (Phase Locked Loop).
  • the phase adjustment circuit 100 includes a shift register 100R and a selector 100S.
  • the shift register 100R sequentially shifts the reference clock CKref from the waveform shaping circuit 101 in synchronization with the operation clock CKa from the multiplication circuit 102, thereby shifting the phase by n by a predetermined amount (n is an integer of 2 or more).
  • Delay clocks CK1, CK2,... CKn For example, the shift register 100R includes a plurality of cascaded flip-flops.
  • the selector 100S selects any one of the delay clocks CK1, CK2,..., CKn according to the set value SET set by external control, and outputs the selected delay clock as the selected clock SSS.
  • the set value SET is a value for setting the delay time of the phase adjustment circuit 100, and indicates the number of pulses of the operation clock CKa. For example, when the set value SET is set to “3”, the selector 100S selects the third delay clock CK3. Thereby, the delay time of the phase adjustment circuit 100 is set to a time corresponding to three pulses of the operation clock CKa.
  • the input amplifier 103 converts the sensor signal S10 from the physical quantity sensor 10 into a voltage and outputs it as an analog sensor signal Ssnc.
  • the synchronous detection circuit 104 detects a physical quantity signal (a signal corresponding to the physical quantity detected by the physical quantity sensor 10) from the analog sensor signal Ssnc obtained by the input amplifier 103 using the selected clock SSS from the phase adjustment circuit 100.
  • the low-pass filter 105 passes only the low frequency component of the physical quantity signal detected by the synchronous detection circuit 104 for noise removal or the like.
  • the output amplifier 106 amplifies the physical quantity signal processed by the low-pass filter 105 and outputs it as an analog detection signal Sphy.
  • the waveform shaping circuit 101 converts the drive signal Sdrv into the reference clock CKref, the multiplication circuit 102 generates the operation clock CKa based on the reference clock CKref, and the shift register 100R includes a plurality of delay clocks CK1, CK2,. ., CKn (five in FIG. 2) are generated.
  • the selector 100S selects the third delay clock CK3 as the selection clock SSS.
  • the phase of the selected clock SSS can be matched with the phase of the analog sensor signal Ssnc.
  • the synchronous detection circuit 104 multiplies the analog sensor signal Ssnc by the selected clock SSS from the phase adjustment circuit 100 as it is, and a physical quantity signal (analog value). Is detected.
  • the synchronous detection circuit 104 starts detection of the physical quantity signal with reference to the transition edge (here, the rising edge) of the selected clock SSS.
  • the transition edge of the selected clock SSS is delayed by “3t” from the transition edge of the reference clock CKref. That is, the phase adjustment circuit 100 delays the transition edge of the reference clock CKref by a time corresponding to three pulses of the operation clock CKa.
  • the phase of the detection signal (selected clock SSS) can be set in units of the cycle of the operation clock CKa. Further, the higher the frequency of the operation clock CKa, the more precisely the phase of the selected clock SSS can be set. As a result, the phase relationship between the sensor signal and the detection signal can be adjusted more precisely than before, and the detection accuracy can be improved.
  • phase adjustment circuit 100 by configuring the phase adjustment circuit 100 with a digital circuit, it is possible to enhance resistance to manufacturing variations and changes in the surrounding environment (for example, power supply voltage fluctuations and temperature changes). That is, it is possible to reduce errors in delay time (delay time of the phase adjustment circuit 100) due to manufacturing variations and changes in the surrounding environment.
  • the phase adjustment circuit 100 can also be applied to a digitized physical quantity detection circuit.
  • the physical quantity detection circuit 12a illustrated in FIG. 3 includes an input amplifier 111, an analog / digital converter (A / D) 112, a detection signal generator 113, a multiplier 114, a digital filter 115, and the configuration illustrated in FIG. Waveform shaping circuit 101, multiplication circuit 102, and phase adjustment circuit 100.
  • the input amplifier 111 converts the sensor signal S10 from the physical quantity sensor 10 into a voltage and outputs it as an analog sensor signal Ssnc.
  • the analog / digital converter 112 samples the analog sensor signal Ssnc in synchronization with the operation clock CKa, and converts the sampled analog value (amplitude value) into a digital value. Thereby, the analog sensor signal Ssnc is converted into a digital sensor signal Dsnc constituted by a plurality of digital values.
  • the detection signal generator 113 generates a digital detection signal Ddet corresponding to the sine wave signal in response to a transition edge (in this case, a rising edge) of the selected clock SSS from the phase adjustment circuit 100.
  • the digital detection signal Ddet is composed of a plurality of sine wave data.
  • Each of the plurality of sine wave data is a plurality of analog values (amplitude values) obtained by sampling a sine wave signal (for example, drive signal Sdrv) having a predetermined frequency in synchronization with a predetermined clock (for example, operation clock CKa). (See FIG. 4B).
  • the plurality of sine wave data indicate ideal amplitude values expressed by a sine function.
  • the multiplier 114 multiplies the digital signal Dsnc obtained by the analog / digital converter 112 by the digital detection signal Ddet generated by the detection signal generator 113. Thereby, the physical quantity signal (digital value) is detected.
  • the digital filter 115 operates in synchronization with the operation clock CKa, and passes only the low frequency component of the physical quantity signal detected by the multiplier 114 for noise removal or the like as the digital detection signal Dphy.
  • the detection signal generator 113 includes a ring counter 121, a data storage unit 122, and a data reading unit 123.
  • the ring counter 121 and the data reading unit 123 operate in synchronization with the operation clock CKa.
  • the ring counter 121 starts incrementing the count value CNT in response to the transition edge of the selected clock SSS, and resets the count value CNT to “0” when the count value CNT reaches a predetermined maximum value.
  • the data storage unit 122 stores a plurality of sine wave data DATA that is a source of the digital detection signal Ddet.
  • the data reading unit 123 reads and outputs the sine wave data DATA corresponding to the count value CNT of the ring counter 121 based on the correspondence relationship (FIG. 4B) between the preset count value CNT and the sine wave data DATA. In this manner, the digital detection signal Ddet corresponding to the sine wave signal is generated by sequentially outputting the sine wave data D0, D1, D2,..., D15.
  • the analog / digital converter 112 converts the analog sensor signal Ssnc into digital values P0, P1, P2,... In synchronization with the operation clock CKa.
  • the phase adjustment circuit 100 delays the reference clock CKref by a time “3t” corresponding to three pulses of the operation clock CKa, and outputs it as the selected clock SSS.
  • the detection signal generator 113 sequentially outputs the sine wave data D0, D1, D2,... In response to the transition edge of the selected clock SSS from the phase adjustment circuit 100. Thereby, the phase of the digital detection signal Ddet can be matched with the phase of the analog sensor signal Ssnc.
  • the multiplier 114 multiplies the digital values P0, P1, P2,...
  • the phase of the digital detection signal Ddet is defined by the transition edge of the selected clock SSS. That is, the multiplier 114 starts detecting the physical quantity signal with reference to the transition edge of the selected clock SSS.
  • phase adjustment circuit 100 can also be applied to a digitized physical quantity detection circuit.
  • digitizing the physical quantity detection circuit it is possible to enhance resistance to manufacturing variations and changes in the surrounding environment, and detection accuracy can be further improved.
  • the ring counter 121 may be configured to start incrementing the count value CNT in response to the transition edge of the reference clock CKref.
  • the correspondence between the count value CNT and the sine wave data DATA in the data reading unit 123 can be set by the external control CTRL.
  • the data reading unit 123 starts reading the sine wave data DATA corresponding to the count value CNT.
  • the detection signal generator 113 can sequentially output the sine wave data D0, D1, D2,... In response to the transition edge of the selected clock SSS.
  • FIG. 7 shows a configuration example of a physical quantity sensor device according to Embodiment 2 of the present invention.
  • This physical quantity sensor device includes a physical quantity detection circuit 22 instead of the physical quantity detection circuit 12 shown in FIG.
  • the physical quantity detection circuit 22 includes a phase adjustment circuit 200 instead of the phase adjustment circuit 100 shown in FIG.
  • Other configurations are the same as those in FIG.
  • the phase adjustment circuit 200 includes a phase adjustment counter 201 and a frequency dividing circuit 202.
  • the phase adjustment counter 201 starts counting the number of generated pulses of the operation clock CKa in response to the transition edge (here, the rising edge) of the reference clock CKref, and the count value is set to the set value SET set by the external control. When it arrives, it outputs a timing signal TTT.
  • the phase adjustment counter 201 includes a plurality of flip-flops and logic operation elements.
  • the frequency dividing circuit 202 starts frequency dividing processing in response to the transition edge of the timing signal TTT from the phase adjustment counter 201 (for example, the output of the frequency dividing circuit 202 is reset to the initial state).
  • the frequency dividing circuit 202 divides the operation clock CKa and generates an analog detection signal Sdet having the same frequency as that of the reference clock CKref. For example, when the frequency of the operation clock CKa is 16 times the frequency of the reference clock CKref, the frequency dividing circuit 202 divides the frequency to 1/16 of the frequency of the operation clock CKa.
  • the phase of the analog sensor signal Ssnc is assumed to be delayed by “3t” from the phase of the reference clock CKref.
  • the frequency dividing circuit 202 is constituted by a 5-bit counter, and an output corresponding to the MSB (Most Significant Bit) among the five outputs of the 5-bit counter. Assume that the analog detection signal Sdet is supplied.
  • the phase adjustment counter 201 starts counting the number of generated pulses of the operation clock CKa in response to the transition edge of the reference clock CKref.
  • the phase adjustment counter 201 outputs a timing signal TTT when the count value reaches “3”.
  • the frequency dividing circuit 202 starts counting from a preset initial value (here, 8), and the count value is the maximum value (here, When reaching 15), the count value is reset to “0”.
  • the MSB output of the frequency dividing circuit 202 is “1” when the count value of the frequency dividing circuit 202 is any of 8 to 15, and the count value of the frequency dividing circuit 202 is any of 0 to 7.
  • the phase of the analog detection signal Sdet can be matched with the phase of the analog sensor signal Ssnc.
  • the phase of the analog detection signal Sdet is defined by the transition edge of the timing signal TTT. That is, the synchronous detection circuit 104 starts detection of the physical quantity signal with reference to the transition edge of the timing signal TTT.
  • the phase of the analog detection signal Sdet can be set with the period of the operation clock CKa as a unit. Further, the higher the frequency of the operation clock CKa, the more precisely the phase of the analog detection signal Sdet can be set. As a result, the phase relationship between the sensor signal S10 and the detection signal can be adjusted more precisely than before, and the detection accuracy can be improved.
  • phase adjustment circuit 200 by configuring the phase adjustment circuit 200 with a digital circuit, it is possible to enhance the tolerance to manufacturing variations and changes in the surrounding environment as compared with the prior art.
  • the frequency dividing circuit 202 may divide another operation clock having a frequency higher than the frequency of the reference clock CKref (a clock having a frequency different from that of the operation clock CKa) to generate the analog detection signal Sdet. .
  • the phase adjustment counter 201 can also be applied to a digitized physical quantity detection circuit.
  • the physical quantity detection circuit 22a illustrated in FIG. 9 includes the phase adjustment counter 201 illustrated in FIG. 7 instead of the phase adjustment circuit 100 illustrated in FIG.
  • the detection signal generator 113 starts generating the digital detection signal Ddet in response to the transition edge of the timing signal TTT from the phase adjustment counter 201.
  • Other configurations are the same as those in FIG.
  • the phase adjustment counter 201 detects the timing signal after elapse of time “3t” corresponding to three pulses of the operation clock CKa from the transition edge of the reference clock CKref. Output TTT.
  • the detection signal generator 113 In response to the transition edge of the timing signal TTT from the phase adjustment counter 201, the detection signal generator 113 sequentially outputs the sine wave data D0, D1, D2,. Thereby, the phase of the digital detection signal Ddet can be matched with the phase of the analog sensor signal Ssnc.
  • phase adjustment counter 201 may operate in synchronization with another operation clock having a frequency higher than that of the reference clock CKref (a clock having a frequency different from that of the operation clock CKa).
  • the physical quantity detection circuit 22b illustrated in FIG. 11 includes a frequency dividing circuit 202p (clock generation circuit) and a decimation filter 116 in addition to the configuration illustrated in FIG.
  • the frequency dividing circuit 202p starts frequency division processing in response to the transition edge of the timing signal TTT from the phase adjustment counter 201, divides the operation clock CKa, and has an operation clock having a frequency lower than the frequency of the operation clock CKa. CKp is generated. Thereby, the phase of the operation clock CKp can be matched with the analog sensor signal Ssnc.
  • the analog / digital converter 112, the decimation filter 116, and the phase adjustment counter 201 operate in synchronization with the operation clock CKa from the multiplication circuit 102, while the detection signal generator 113 and the digital filter 115 are supplied from the frequency dividing circuit 202p. Operates in synchronization with the operation clock CKp.
  • the operating frequency differs before and after the decimation filter 116.
  • the decimation filter 116 performs a decimation process (sampling frequency conversion, digital value thinning, etc.) on the digital sensor signal Dsnc, thereby converting the digital sensor signal Dsnc corresponding to the operation clock CKa to the digital sensor signal corresponding to the operation clock CKp. Convert to Ddc.
  • the phase of the digital detection signal Ddet can be adjusted in units of the cycle of the operation clock CKa. .
  • FIG. 12 shows a configuration example of a physical quantity sensor device according to Embodiment 3 of the present invention.
  • the physical quantity sensor device includes a physical quantity detection circuit 32 instead of the physical quantity detection circuit 12a shown in FIG.
  • the physical quantity detection circuit 32 includes a phase adjustment circuit 300 for adjusting the phase of the digital sensor signal Dsnc instead of the phase adjustment circuit 100 shown in FIG.
  • Other configurations are the same as those in FIG.
  • the phase adjustment circuit 300 includes a shift register 300R and a selector 300S.
  • the shift register 300R sequentially shifts the digital sensor signal Dsnc in synchronization with the operation clock CKa from the multiplier circuit 102, so that m delay signals D1, whose phases are shifted by a predetermined amount (m is an integer of 2 or more). D2,..., Dm are generated.
  • the shift register 300R includes a plurality of cascaded flip-flops.
  • the selector 300S selects any one of the delay signals D1, D2,..., Dm according to the set value SET1 set by the external control, and outputs the selected delay signal as the delayed digital sensor signal DDsnc.
  • the set value SET1 is a value for setting the delay time of the phase adjustment circuit 300, and indicates the number of pulses of the operation clock CKa.
  • the detection signal generator 113 starts generating the digital detection signal Ddet in response to the transition edge of the reference clock CKref.
  • Multiplier 114 multiplies delayed digital sensor signal DDsnc from phase adjustment circuit 300 by digital detection signal Ddet from detection signal generator 113.
  • the analog / digital converter 112 converts the analog sensor signal Ssnc into a digital sensor signal Dsnc.
  • the shift register 300R selects the third delayed signal D3 as the delayed digital sensor signal DDsnc. That is, the phase adjustment circuit 300 delays the digital sensor signal Dsnc by a time “3t” corresponding to three pulses of the operation clock CKa. Thereby, the phase of the delayed digital sensor signal DDsnc can be matched with the phase of the reference clock CKref (that is, the phase of the digital detection signal Ddet).
  • the phase of the sensor signal (delayed digital sensor signal DDsnc) can be set in units of the cycle of the operation clock CKa. Further, the higher the frequency of the operation clock CKa, the more precisely the phase of the delayed digital sensor signal DDsnc can be set. As a result, the phase relationship between the sensor signal and the detection signal can be adjusted more precisely than before, so that the detection accuracy can be improved.
  • phase adjustment circuit 300 by configuring the phase adjustment circuit 300 with a digital circuit, it is possible to enhance resistance to manufacturing variations and fluctuations in the surrounding environment as compared with the related art.
  • phase adjustment circuit 300 may operate in synchronization with another clock having a higher frequency than the reference clock CKref (a clock having a frequency different from the operation clock CKa).
  • the phase of the sensor signal (digital sensor signal DDsnc) and the phase of the detection signal (digital detection signal Ddet) may be adjusted using two phase adjustment circuits.
  • the physical quantity detection circuit 32a illustrated in FIG. 14 includes a frequency dividing circuit 311b, a decimation filter 116, and the phase adjustment circuit 100 illustrated in FIG. 3 in addition to the configuration illustrated in FIG.
  • the frequency dividing circuit 311b divides the operation clock CKa from the multiplication circuit 102 and generates an operation clock CKb having a frequency lower than the frequency of the operation clock CKa.
  • the analog / digital converter 112, the phase adjustment circuit 300, and the decimation filter 116 operate in synchronization with the operation clock CKa from the multiplication circuit 102, while the phase adjustment circuit 100, the detection signal generator 113, and the digital filter 115 It operates in synchronization with the operation clock CKb from the peripheral circuit 311b.
  • the operating frequency differs before and after the decimation filter 116.
  • the decimation filter 116 converts the delayed digital sensor signal DDsnc corresponding to the operation clock CKa into a digital sensor signal Ddc corresponding to the operation clock CKb.
  • the phase adjustment circuit 300 delays the digital sensor signal Dsnc by a time “t” corresponding to one pulse of the operation clock CKa. As a result, the phase difference between the reference clock CKref and the delayed digital sensor signal DDsnc becomes “6t”. The phase difference between the reference clock CKref and the digital sensor signal Ddc obtained by the decimation filter 116 is also “6t”.
  • the set value SET of the phase adjustment circuit 100 is set to “3”
  • the phase adjustment circuit 100 delays the reference clock CKref by a time “6t” corresponding to three pulses of the operation clock CKb to select the selected clock. Output as SSS.
  • the phase difference between the reference clock CKref and the digital detection signal Ddet becomes “6t”, so that the phase of the digital sensor signal Ddc and the phase of the digital detection signal Ddet can be matched with each other.
  • the phase adjustment accuracy of the phase adjustment circuit 100 is lower than the phase adjustment accuracy of the phase adjustment circuit 300.
  • the circuit scale and power consumption required for the phase adjustment processing can be reduced. For example, when the maximum delay time can be set to “16t” with the period “t” of the operation clock CKa as a unit, the physical quantity detection circuit 12a shown in FIG. Although it is necessary to provide four flip-flops in the phase adjustment circuits 100 and 300 in the physical quantity detection circuit 32a shown in FIG.
  • phase adjustment circuit 100 shown in FIG. 14 may be replaced with the phase adjustment counter 201 shown in FIG.
  • the phase adjustment counter 201 operates in synchronization with the operation clock CKb whose frequency is lower than that of the operation clock CKa. Even in such a configuration, the same effect as in the case of FIG. 14 can be obtained.
  • the physical quantity detection circuit 32c illustrated in FIG. 17 includes a frequency dividing circuit 311a and a phase adjustment circuit 100a in addition to the configuration illustrated in FIG.
  • the multiplier circuit 102 multiplies the reference clock CKref to generate a multiplied clock CKx.
  • the frequency dividing circuit 311a divides the frequency-multiplied clock CKx from the frequency-multiplier circuit 102, and generates an operation clock CKa having the same frequency as the sampling frequency required for the analog / digital converter 112.
  • the frequency divider 311b divides the operation clock CKa from the frequency divider 311a to generate the operation clock CKb.
  • the phase adjustment circuit 100a has the same configuration as the phase adjustment circuit 100.
  • the shift register of the phase adjustment circuit 100a generates a plurality of delay clocks whose phases are shifted by a predetermined amount by sequentially shifting the operation clock CKa in synchronization with the multiplied clock CKx.
  • the selector of the phase adjustment circuit 100a selects one of a plurality of delay clocks generated by the shift register in accordance with the set value SET2 set by external control, and outputs the selected delay clock as the sampling clock CKsp.
  • the set value SET2 is a value for setting the delay time of the phase adjustment circuit 100a, and indicates the number of pulses of the multiplied clock CKx.
  • the transition edge of the operation clock CKa (sampling clock before phase adjustment) is obtained at desired sampling points SP0, SP1, SP2,... Of the analog sensor signal Ssnc (for example, sine wave data D0, D1, D2,. ⁇
  • the point corresponding to ⁇ does not match.
  • the phase adjustment circuit 100a delays the operation clock CKa by a time “3t” corresponding to three pulses of the multiplied clock CKx, thereby sampling clocks. Output as CKsp.
  • the transition edge of the sampling clock CKsp can be matched with the desired sampling points SP1, SP2,.
  • the phase adjustment circuit 300 delays the digital sensor signal Dsnc by a time “4t” corresponding to one pulse of the operation clock CKa, and the delayed digital sensor signal. Output as DDsnc.
  • the phase difference between the reference clock CKref and the digital sensor signal Ddc from the decimation filter 105 is also “16t”.
  • the phase adjustment circuit 100 delays the reference clock CKref by a time “16t” corresponding to two pulses of the operation clock CKb and outputs it as the selection clock SSS. To do. As a result, the phase difference between the reference clock CKref and the digital detection signal Ddet becomes “16t”.
  • the phase of the sampling clock CKsp of the analog / digital converter 112 can be set using the period of the multiplied clock CKx as a unit. Further, by adjusting the phase of the sampling clock CKsp, the sampling point (position of the transition edge of the sampling clock CKsp) can be moved, and as a result, the phase of the digital sensor signal Dsnc can be changed. Thereby, the accuracy of the phase adjustment can be improved while suppressing an increase in the sampling frequency of the analog / digital converter 112. Further, since the transition edge of the sampling clock can be made coincident with (or close to) the desired sampling points SP0, SP1, SP2,..., The accuracy of analog / digital conversion can be improved.
  • the frequency dividing circuit 311b may divide the sampling clock CKsp from the phase adjusting circuit 100a to generate the operation clock CKb.
  • phase adjustment counter 201a starts counting the number of generated pulses of the multiplied clock CKx in response to the transition edge of the reference clock CKref, and outputs a timing signal STR when the count value reaches a set value SET2 set by external control. To do.
  • the frequency dividing circuit 202a starts frequency dividing processing in response to the transition edge of the timing signal STR from the phase adjustment counter 201a, divides the frequency-multiplied clock CKx from the frequency multiplier 102, and has a predetermined sampling frequency. CKsp is generated. Further, when the phase adjustment circuit 100 shown in FIGS. 17 and 19 is replaced with the phase adjustment counter 201 shown in FIG. 9, the same effect as in the case of FIG. 17 can be obtained.
  • the physical sensor 10 in each of the above embodiments is not limited to the tuning fork type, but may be a cylindrical type, a regular triangular prism type, a regular quadrangular prism type, a ring type, or other shapes.
  • the physical quantity sensor 10 may be a capacitive acceleration sensor.
  • the physical quantity sensor 10 includes a fixed portion 10b, a movable portion 10c, movable electrodes Pma and Pmb, detection electrodes Pfa and Pfb, and a differential amplifier 10d.
  • the movable part 10c is connected to the fixed part 10b so as to be displaced according to the acceleration.
  • the movable electrodes Pma and Pmb are disposed on the movable portion 10c.
  • the detection electrodes Pfa and Pfb are disposed on the fixed portion 10b so as to face the movable electrodes Pma and Pmb, respectively. That is, the capacitive element Ca is configured by the movable electrode Pma and the detection electrode Pfa, and the capacitive element Cb is configured by the movable electrode Pmb and the detection electrode Pfb. Further, the drive signals Sdrv from the oscillation circuit 11d are supplied to the capacitive elements Ca and Cb, respectively.
  • the differential amplifier 10d outputs a sensor signal S10 corresponding to the difference in the amount of charge generated at each of the detection electrodes Pfa and Pfb.
  • the setting values SET, SET1, and SET2 have been described as changeable values.
  • the setting values SET, SET1, and SET2 may be fixed values.
  • the phase relationship between the sensor signal and the detection signal can be precisely adjusted, so that a physical quantity sensor (for example, a tuning fork type angular velocity sensor or a capacitance type acceleration used in a mobile body, a mobile phone, a digital camera, a game machine, etc.) Suitable for sensors, etc.).
  • a physical quantity sensor for example, a tuning fork type angular velocity sensor or a capacitance type acceleration used in a mobile body, a mobile phone, a digital camera, a game machine, etc.

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Abstract

　物理量検出回路(12)は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサ(10)に用いられる。位相調整回路(100)は、基準クロック(CKref)が供給されるとともに動作クロック(CKa)に同期して動作し、基準クロックの遷移エッジを動作クロックの所定のパルス数だけ遅延させる。検波回路(104)は、位相調整回路(100)からのクロック(SSS)の遷移エッジを基準としてセンサ信号(Ssnc)から物理量信号を検波する。

Description

物理量検出回路、物理量センサ装置、物理量検出方法
　この発明は、外部から与えられた物理量を検知する物理量センサに用いられる物理量検出回路およびそれを備える物理量センサ装置に関し、さらに詳しくは、センサ信号と検波信号との位相関係を調整する技術に関する。
　従来より、物理量（例えば、角速度や加速度など）を検出可能な物理量センサ装置は、デジタルカメラの手ぶれ検出，移動体（航空機，自動車，ロボット，船舶など）の姿勢制御，ミサイルや宇宙船の誘導などの多種多様な技術分野において利用されている。一般的に、物理量センサ装置は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサと、検波信号（センサ信号の周波数に対応する周波数を有する信号）を用いてセンサ信号から物理量信号（物理量に対応する信号）を検波する物理量検出回路とを備える。このような物理量検出回路では、製造ばらつき（抵抗やコンデンサの拡散ばらつき等）や周辺環境の変動（例えば、温度変化など）が原因となって、センサ信号と検波信号との間に意図しない位相ずれが発生することもある。そのため、センサ信号と検波信号とが同期するようにセンサ信号と検波信号との位相関係を調整することが重要である。
　そこで、特許文献１には、感温素子（所定の温度特性を有する素子）を含む位相補正回路を備えることにより、温度変化に起因する位相ずれを補正する振動ジャイロが開示されている。
特開平８－１４９１６号公報
　しかしながら、製造ばらつきにより位相補正回路の温度特性が所望の温度特性になるとは限らないので、位相調整回路における位相補正量を精密に設定することが困難であった。このように、従来ではセンサ信号と検波信号との位相関係を精密に調整できないので、検波精度を向上させることが困難であった。
　そこで、この発明は、センサ信号と検波信号との位相関係を精密に調整することを目的とする。
　この発明の１つの局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、上記センサ信号の周波数に対応する周波数を有する基準クロックが供給されるとともに上記基準クロックの周波数よりも高い周波数を有する第１の動作クロックに同期して動作し、上記基準クロックの遷移エッジを上記第１の動作クロックの所定のパルス数だけ遅延させる第１の位相調整回路と、上記第１の位相調整回路によって遅延された基準クロックの遷移エッジを基準として上記センサ信号から上記物理量に対応する物理量信号を検波する検波回路とを備える。上記物理量検出回路では、第１の動作クロックの周期を単位として基準クロックの遷移エッジの位相（すなわち、検波信号の位相）を設定できる。また、第１の動作クロックの周波数が高い程、基準クロックの遷移エッジの位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
　上記第１の位相調整回路は、上記第１の動作クロックに同期して上記基準クロックを順次シフトさせることにより複数の遅延クロックを生成するシフトレジスタと、上記シフトレジスタによって生成された複数の遅延クロックのうちいずれか１つを選択するセレクタとを含んでいても良い。上記検波回路は、上記セレクタによって選択された遅延クロックの遷移エッジを基準として上記センサ信号から上記物理量信号を検波しても良い。このように構成することにより、基準クロックの遷移エッジを第１の動作クロックの所定のパルス数だけ遅延させることができる。
　上記検波回路は、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記セレクタによって選択された遅延信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量信号を検波する乗算回路とを含んでいても良い。このように物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変動（例えば、電源電圧の変動や温度変化など）に対する耐性を強化することができる。
　また、上記第１の位相調整回路は、上記基準クロックの遷移エッジに応答して上記第１の動作クロックの発生パルス数の計数を開始し、発生パルス数が所定値に到達するとタイミング信号を生成する位相調整カウンタを含んでいても良い。上記検波回路は、上記位相調整カウンタによって生成されたタイミング信号の遷移エッジを基準として上記センサ信号から上記物理量信号を検波しても良い。このように構成することにより、基準クロックの遷移エッジを第１の動作クロックの所定のパルス数だけ遅延させることができる。
　上記検波回路は、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量信号を検波する乗算回路とを含んでいても良い。このように物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変動に対する耐性を強化することができる。
　好ましくは、上記物理量検出回路は、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに上記基準クロックの周波数よりも高い周波数を有する第２の動作クロックに同期して動作し、上記デジタルセンサ信号を上記第２の動作クロックの所定のパルス数だけ遅延させる第２の位相調整回路をさらに備える。上記乗算回路は、上記第２の位相調整回路によって遅延されたデジタルセンサ信号に上記デジタル検波信号を乗算する。上記物理量検出回路では、センサ信号および検波信号の両方の位相を設定可能にすることにより、センサ信号の位相遅れおよび検波信号の位相遅れの両方を補正できる。
　好ましくは、上記第１の動作クロックの周波数は、上記第２の動作クロックの周波数よりも低い。このように設定することにより、第１の位相調整回路の位相調整の精度は、第２の位相調整回路の位相調整の精度よりも低くなる。このように、位相調整の精度が異なる第１および第２の位相調整回路に位相調整処理を分担させることにより、位相調整処理に要する回路規模および消費電力を低減することができる。
　この発明の別の局面に従うと、物理量検出回路は、外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、上記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、上記センサ信号の周波数に対応する周波数を有する基準クロックの遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、上記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに上記基準クロックの周波数よりも高い周波数を有するクロックに同期して動作し、上記デジタルセンサ信号を上記クロックの所定のパルス数だけ遅延させる位相調整回路と、上記位相調整回路によって遅延されたデジタルセンサ信号に上記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって上記物理量に対応する物理量信号を検波する乗算回路とを備える。上記物理量検出回路では、基準クロックの周波数よりも高い周波数を有するクロックの周期を単位としてセンサ信号（デジタルセンサ信号）の位相を設定できる。また、そのクロックの周波数が高い程、デジタルセンサ信号の位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
　この発明のさらに別の局面に従うと、物理量検出方法は、外部から与えられた物理量を検知する物理量センサのセンサ信号から上記物理量に対応する物理量信号を検波する方法であって、上記センサ信号の周波数よりも高い周波数を有する動作クロックの所定のパルス数だけ上記センサ信号および上記センサ信号に対応する検波信号のうち少なくとも一方を遅延させ、少なくとも一方が遅延された上記センサ信号および上記検波信号を用いて上記物理量信号を検波する。上記物理量検出方法では、基準クロックの周波数よりも高い周波数を有する信号の周期を単位としてセンサ信号と検波信号との位相関係を調整できる。
　以上のように、センサ信号と検波信号との位相関係を精密に調整できる。
図１は、実施形態１による物理量センサ装置の構成例を示す図である。 図２は、図１に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図３は、図１に示した物理量検出回路の変形例を示す図である。 図４Ａは、図３に示した検波信号生成器の構成例を示す図である。図４Ｂは、図４Ａの検波信号生成器におけるカウント値と正弦波データとの対応関係の例を示す図である。 図５は、図３に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図６Ａは、図３に示した検波信号生成器の別の構成例を示す図である。図６Ｂは、図６Ａの検波信号生成器におけるカウント値と正弦波データとの対応関係の例を示す図である。 図７は、実施形態２による物理量センサ装置の構成例を示す図である。 図８は、図７に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図９は、図７に示した物理量検出回路の変形例１を示す図である。 図１０は、図９に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図１１は、図７に示した物理量検出回路の変形例２を示す図である。 図１２は、実施形態３による物理量センサ装置の構成例を示す図である。 図１３は、図１２に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図１４は、図１２に示した物理量検出回路の変形例１を示す図である。 図１５は、図１４に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図１６は、図１２に示した物理量検出回路の変形例２を示す図である。 図１７は、図１２に示した物理量検出回路の変形例３を示す図である。 図１８は、図１７に示した物理量検出回路による動作について説明するためのタイミングチャートである。 図１９は、図１２に示した物理量検出回路の変形例４を示す図である。 図２０は、物理量センサの変形例について説明するための図である。
符号の説明
　１０　　物理量センサ
　１１　　駆動回路
　１２，１２ａ，２２，２２ａ，２２ｂ，３２，３２ａ～３２ｄ　　物理量検出回路
　１０１　　波形整形回路
　１０２　　逓倍回路
　１０３　　入力アンプ
　１０４　　同期検波回路
　１０５　　ローパスフィルタ
　１０６　　出力アンプ
　１００，２００，３００，１００ａ　　位相調整回路
　１００Ｒ，３００Ｒ　　シフトレジスタ
　１００Ｓ，３００Ｓ　　セレクタ
　１１１　　入力アンプ
　１１２　　アナログ／デジタル変換器
　１１３　　デジタル信号生成器
　１１４　　乗算器
　１１５　　デジタルフィルタ
　１１６　　デシメーションフィルタ
　１２１　　リングカウンタ
　１２２　　データ格納部
　１２３　　データ読出部
　２０１，２０１ａ　　位相調整カウンタ
　２０２，２０２ｐ，３１１ａ，３１１ｂ　　分周回路
　以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（実施形態１）
　図１は、この発明の実施形態１による物理量センサ装置の構成例を示す。物理量センサ装置は、物理量センサ１０と、駆動回路１１と、物理量検出回路１２とを備える。
　　〔物理量センサ〕
　物理量センサ１０は、所定周波数を有する駆動信号Ｓｄｒｖが駆動回路１１から供給されるとともに、外部から与えられた物理量（例えば、角速度，加速度など）に応じてセンサ信号Ｓ１０を出力する。センサ信号Ｓ１０の周波数は、駆動信号Ｓｄｒｖの周波数に対応する。例えば、センサ信号Ｓ１０の中心周波数（搬送周波数）は、駆動信号Ｓｄｒｖの周波数に相当する。なお、ここでは、物理量センサ１０は、音叉型角速度センサであるものとする。物理量センサ１０は、音叉本体１０ａと、駆動圧電素子Ｐｄｒｖと、振動検出圧電素子Ｐｏｓｃと、角速度検出圧電素子ＰＤａ，ＰＤｂとを有する。音叉本体１０ａは、それぞれが中央部で直角にねじられた一対の音叉片と、音叉片の各々の一端を連結する連結部と、回転軸となるように連結部に設けられた支持ピンとを有する。駆動圧電素子Ｐｄｒｖは、駆動回路１１からの駆動信号Ｓｄｒｖの周波数および振幅に応じて一方の音叉片を振動させる。これにより、２つの音叉片が互いに共振する。この音叉振動によって、振動検出圧電素子Ｐｏｓｃには電荷が発生する（すなわち、振動信号Ｓｏｓｃが発生する）。また、回転角速度が発生すると、角速度検出圧電素子ＰＤａ，ＰＤｂには回転角速度（コリオリ力）に応じた電荷が発生する（すなわち、センサ信号Ｓ１０が発生する）。
　　〔駆動回路〕
　駆動回路１１は、駆動信号Ｓｄｒｖを物理量センサ１０に供給する。また、駆動回路１１は、物理量センサ１０からの振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖの周波数および振幅を調整する。駆動回路１１では、モニタアンプ１１ａは、物理量センサ１０からの振動信号Ｓｏｓｃを電圧に変換し、自動利得制御増幅器（ＡＧＣ）１１ｂは、モニタアンプ１１ａの出力を増幅または減衰させるものであり、駆動アンプ１１ｃに供給される電圧が一定値になるように、自己の増幅利得を変化させる。駆動アンプ１１ｃは、自動利得制御増幅器１１ｂの出力に応じて駆動信号Ｓｄｒｖの周波数および振幅を制御する。このように、振動信号Ｓｏｓｃに応じて駆動信号Ｓｄｒｖが調整されることにより、物理量センサ１０の最大振動振幅および振動周波数が一定に保たれる。
　　〔物理量検出回路〕
　物理量検出回路１２は、物理量センサ１０からのセンサ信号Ｓ１０に基づいて物理量を検出する。物理量検出回路１２は、波形整形回路１０１と、逓倍回路１０２と、位相調整回路１００と、入力アンプ１０３と、同期検波回路１０４と、ローパスフィルタ１０５と、出力アンプ１０６とを含む。
　波形整形回路１０１は、駆動信号Ｓｄｒｖを方形波に変換し、基準クロックＣＫｒｅｆとして出力する。例えば、波形整形回路１０１は、コンパレータやインバータによって構成される。基準クロックＣＫｒｅｆの周波数は、駆動信号Ｓｄｒｖの周波数（すなわち、センサ信号Ｓ１０の周波数）と実質的に同一である。逓倍回路１０２は、基準クロックＣＫｒｅｆを逓倍し、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する動作クロックＣＫａを生成する。例えば、逓倍回路１０２はＰＬＬ（Phase Locked Loop）によって構成される。
　位相調整回路１００は、シフトレジスタ１００Ｒと、セレクタ１００Ｓとを含む。シフトレジスタ１００Ｒは、逓倍回路１０２からの動作クロックＣＫａに同期して波形整形回路１０１からの基準クロックＣＫｒｅｆを順次シフトさせることにより、位相が所定量ずつずれたｎ個（ｎは２以上の整数）の遅延クロックＣＫ１，ＣＫ２，・・ＣＫｎを生成する。例えば、シフトレジスタ１００Ｒは、縦続接続された複数のフリップフロップによって構成される。セレクタ１００Ｓは、外部制御により設定された設定値ＳＥＴに応じて、遅延クロックＣＫ１，ＣＫ２，・・・，ＣＫｎのいずれか１つを選択し、選択した遅延クロックを選択クロックＳＳＳとして出力する。設定値ＳＥＴは、位相調整回路１００の遅延時間を設定するための値であり、動作クロックＣＫａのパルス数を示す。例えば、設定値ＳＥＴが“３”に設定されると、セレクタ１００Ｓは、第３番目の遅延クロックＣＫ３を選択する。これにより、位相調整回路１００の遅延時間は、動作クロックＣＫａの３パルスに対応する時間に設定される。
　入力アンプ１０３は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。同期検波回路１０４は、位相調整回路１００からの選択クロックＳＳＳを用いて入力アンプ１０３によって得られたアナログセンサ信号Ｓｓｎｃから物理量信号（物理量センサ１０によって検知された物理量に対応する信号）を検波する。ローパスフィルタ１０５は、ノイズ除去等のために同期検波回路１０４によって検波された物理量信号のうち低周波数成分のみを通過させる。出力アンプ１０６は、ローパスフィルタ１０５によって処理された物理量信号を増幅し、アナログ検出信号Ｓｐｈｙとして出力する。
　　〔動作〕
　次に、図２を参照しつつ、図１に示した物理量検出回路１２による動作について説明する。なお、ここでは、動作クロックＣＫａの周期を“ｔ”とし、アナログセンサ信号Ｓｓｎｃの位相は、駆動信号Ｓｄｒｖの位相（すなわち、基準クロックＣＫｒｅｆの位相）よりも“３ｔ”だけ遅れているものとする。
　波形整形回路１０１は、駆動信号Ｓｄｒｖを基準クロックＣＫｒｅｆに変換し、逓倍回路１０２は、基準クロックＣＫｒｅｆに基づいて動作クロックＣＫａを生成し、シフトレジスタ１００Ｒは、複数の遅延クロックＣＫ１，ＣＫ２，・・・，ＣＫｎ（図２では５個）を生成する。ここで、設定値ＳＥＴが「３」に設定されると、セレクタ１００Ｓは、３番目の遅延クロックＣＫ３を選択クロックＳＳＳとして選択する。これにより、選択クロックＳＳＳの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。また、選択クロックＳＳＳの周波数は基準クロックＣＫｒｅｆの周波数と同一であるので、同期検波回路１０４は、位相調整回路１００からの選択クロックＳＳＳをそのままアナログセンサ信号Ｓｓｎｃに乗算して物理量信号（アナログ値）を検出する。このように、同期検波回路１０４は、選択クロックＳＳＳの遷移エッジ（ここでは、立ち上がりエッジ）を基準として物理量信号の検波を開始する。また、選択クロックＳＳＳの遷移エッジは、基準クロックＣＫｒｅｆの遷移エッジよりも“３ｔ”だけ遅延している。すなわち、位相調整回路１００は、基準クロックＣＫｒｅｆの遷移エッジを動作クロックＣＫａの３パルスに対応する時間だけ遅延させる。
　以上のように、動作クロックＣＫａの周期を単位として検波信号（選択クロックＳＳＳ）の位相を設定できる。また、動作クロックＣＫａの周波数が高い程、選択クロックＳＳＳの位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
　また、位相調整回路１００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変動（例えば、電源電圧の変動や温度変化など）に対する耐性を強化することができる。すなわち、製造ばらつきや周辺環境の変動に起因する遅延時間（位相調整回路１００の遅延時間）の誤差を少なくすることができる。
　（実施形態１の変形例）
　また、図３のように、位相調整回路１００は、デジタル化された物理量検出回路にも適用可能である。図３に示した物理量検出回路１２ａは、入力アンプ１１１と、アナログ／デジタル変換器（Ａ／Ｄ）１１２と、検波信号生成器１１３と、乗算器１１４と、デジタルフィルタ１１５と、図１に示した波形整形回路１０１，逓倍回路１０２，位相調整回路１００とを含む。
　入力アンプ１１１は、物理量センサ１０からのセンサ信号Ｓ１０を電圧に変換し、アナログセンサ信号Ｓｓｎｃとして出力する。アナログ／デジタル変換器１１２は、動作クロックＣＫａに同期してアナログセンサ信号Ｓｓｎｃをサンプリングし、サンプリングしたアナログ値（振幅値）をデジタル値に変換する。これにより、アナログセンサ信号Ｓｓｎｃは、複数のデジタル値によって構成されたデジタルセンサ信号Ｄｓｎｃに変換される。
　検波信号生成器１１３は、位相調整回路１００からの選択クロックＳＳＳの遷移エッジ（ここでは、立ち上がりエッジ）に応答して、正弦波信号に対応するデジタル検波信号Ｄｄｅｔを生成する。デジタル検波信号Ｄｄｅｔは、複数の正弦波データによって構成される。複数の正弦波データは、それぞれ、所定クロック（例えば、動作クロックＣＫａ）に同期して所定周波数の正弦波信号（例えば、駆動信号Ｓｄｒｖ）をサンプリングすることによって得られる複数のアナログ値（振幅値）に対応する（図４Ｂ参照）。例えば、複数の正弦波データは、正弦関数で表現される理想的な振幅値を示す。
　乗算器１１４は、アナログ／デジタル変換器１１２によって得られたデジタル信号Ｄｓｎｃに検波信号生成器１１３によって生成されたデジタル検波信号Ｄｄｅｔを乗算する。これにより、物理量信号（デジタル値）が検波される。デジタルフィルタ１１５は、動作クロックＣＫａに同期して動作し、ノイズ除去等のために乗算器１１４によって検波された物理量信号のうち低周波数成分のみをデジタル検出信号Ｄｐｈｙとして通過させる。
　　〔検波信号生成器〕
　図４Ａのように、検波信号生成器１１３は、リングカウンタ１２１と、データ格納部１２２と、データ読出部１２３とを含む。リングカウンタ１２１，データ読出部１２３は、動作クロックＣＫａに同期して動作する。リングカウンタ１２１は、選択クロックＳＳＳの遷移エッジに応答してカウント値ＣＮＴのインクリメントを開始し、カウント値ＣＮＴが所定の最大値に到達するとカウント値ＣＮＴを“０”にリセットする。データ格納部１２２は、デジタル検波信号Ｄｄｅｔの元となる複数の正弦波データＤＡＴＡを格納する。データ読出部１２３は、予め設定されたカウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係（図４Ｂ）に基づいて、リングカウンタ１２１のカウント値ＣＮＴに対応する正弦波データＤＡＴＡを読み出して出力する。このようにして、正弦波データＤ０，Ｄ１，Ｄ２，・・・，Ｄ１５を順番に出力するによって、正弦波信号に対応するデジタル検波信号Ｄｄｅｔが生成される。
　　〔動作〕
　次に、図５を参照しつつ、図３に示した物理量検出回路１２ａによる動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ遅れているものとする。
　アナログ／デジタル変換器１１２は、動作クロックＣＫａに同期してアナログセンサ信号Ｓｓｎｃをデジタル値Ｐ０，Ｐ１，Ｐ２，・・・・に変換する。ここで、設定値ＳＥＴが“３”に設定されると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫａの３パルスに対応する時間“３ｔ”だけ遅延させ、選択クロックＳＳＳとして出力する。検波信号生成器１１３は、位相調整回路１００からの選択クロックＳＳＳの遷移エッジに応答して正弦波データＤ０，Ｄ１，Ｄ２・・・を順番に出力する。これにより、デジタル検波信号Ｄｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。乗算器１１４は、アナログ／デジタル変換器１１２によって得られたデジタル値Ｐ０，Ｐ１，Ｐ２，・・・に検波信号生成器１１３からの正弦波データＤ０，Ｄ１，Ｄ２，・・・をそれぞれ乗算する。このように、デジタル検波信号Ｄｄｅｔの位相は、選択クロックＳＳＳの遷移エッジによって規定される。すなわち、乗算器１１４は、選択クロックＳＳＳの遷移エッジを基準として物理量信号の検波を開始する。
　以上のように、位相調整回路１００は、デジタル化された物理量検出回路にも適用可能である。また、物理量検出回路をデジタル化することにより、製造ばらつきや周辺環境の変化に対する耐性を強化することができ、検波精度をさらに向上させることができる。
　なお、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有するクロック）を位相調整回路１００に供給しても良い。
　　〔検波信号生成器の変形例〕
　また、図６Ａのように、リングカウンタ１２１が基準クロックＣＫｒｅｆの遷移エッジに応答してカウント値ＣＮＴのインクリメントを開始するように構成しても良い。この場合、データ読出部１２３におけるカウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係は、外部制御ＣＴＲＬによって設定可能である。データ読出部１２３は、選択クロックＳＳＳの遷移エッジに応答して、カウント値ＣＮＴに対応する正弦波データＤＡＴＡの読み出しを開始する。例えば、位相調整回路１００の設定値ＳＥＴが“３”に設定されると、カウント値ＣＮＴと正弦波データＤＡＴＡとの対応関係は、図６Ｂのように設定される。このように設定することにより、検波信号生成器１１３は、選択クロックＳＳＳの遷移エッジに応答して正弦波データＤ０，Ｄ１，Ｄ２，・・・を順番に出力することができる。
　（実施形態２）
　図７は、この発明の実施形態２による物理量センサ装置の構成例を示す。この物理量センサ装置は、図１に示した物理量検出回路１２に代えて、物理量検出回路２２を備える。物理量検出回路２２は、図１に示した位相調整回路１００に代えて、位相調整回路２００を含む。その他の構成は、図１と同様である。
　位相調整回路２００は、位相調整カウンタ２０１と、分周回路２０２とを含む。位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジ（ここでは、立ち上がりエッジ）に応答して動作クロックＣＫａの発生パルス数の計数を開始し、そのカウント値が外部制御によって設定された設定値ＳＥＴに到達するとタイミング信号ＴＴＴを出力する。例えば、位相調整カウンタ２０１は、複数のフリップフロップや論理演算素子によって構成される。分周回路２０２は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して分周処理を開始する（例えば、分周回路２０２の出力が初期状態にリセットされる。）。そして、分周回路２０２は、動作クロックＣＫａを分周し、基準クロックＣＫｒｅｆの周波数と同一の周波数を有するアナログ検波信号Ｓｄｅｔを生成する。例えば、動作クロックＣＫａの周波数が基準クロックＣＫｒｅｆの周波数の１６倍である場合、分周回路２０２は、動作クロックＣＫａの周波数の１／１６に分周する。
　　〔動作〕
　次に、図８を参照しつつ、図７に示した物理量検出回路２２による動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ遅れているものとする。また、動作クロックＣＫａの周波数を１／１６に分周するために、分周回路２０２を５ビットカウンタによって構成し、その５ビットカウンタの５出力のうちＭＳＢ（Most Significant Bit）に対応する出力をアナログ検波信号Ｓｄｅｔとして供給するものとする。
　位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジに応答して動作クロックＣＫａの発生パルス数の計数を開始する。ここで、設定値ＳＥＴが“３”に設定されると、位相調整カウンタ２０１は、カウント値が“３”に到達するとタイミング信号ＴＴＴを出力する。分周回路２０２は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、予め設定された初期値（ここでは、８）からカウントを開始し、カウント値が最大値（ここでは、１５）に到達するとカウント値を“０”にリセットする。分周回路２０２のＭＳＢ出力は、分周回路２０２のカウント値が８～１５のいずれかである場合には“１”になり、分周回路２０２のカウント値が０～７のいずれかである場合には“０”になる。これにより、アナログ検波信号Ｓｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。このように、アナログ検波信号Ｓｄｅｔの位相は、タイミング信号ＴＴＴの遷移エッジによって規定される。すなわち、同期検波回路１０４は、タイミング信号ＴＴＴの遷移エッジを基準として物理量信号の検波を開始する。
　以上のように、動作クロックＣＫａの周期を単位としてアナログ検波信号Ｓｄｅｔの位相を設定できる。また、動作クロックＣＫａの周波数が高い程、アナログ検波信号Ｓｄｅｔの位相を精密に設定できる。これにより、従来よりもセンサ信号Ｓ１０と検波信号との位相関係を精密に調整でき、検波精度を向上させることができる。
　また、位相調整回路２００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変化に対する耐性を強化することができる。
　なお、分周回路２０２は、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有するクロック）を分周し、アナログ検波信号Ｓｄｅｔを生成しても良い。
　（実施形態２の変形例１）
　また、図９のように、位相調整カウンタ２０１は、デジタル化された物理量検出回路にも適用可能である。図９に示した物理量検出回路２２ａは、図３に示した位相調整回路１００に代えて、図７に示した位相調整カウンタ２０１を含む。検波信号生成器１１３は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答してデジタル検波信号Ｄｄｅｔの生成を開始する。その他の構成は、図３と同様である。
　図１０のように、設定値ＳＥＴが“３”に設定されると、位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの遷移エッジから動作クロックＣＫａの３パルスに対応する時間“３ｔ”の経過後にタイミング信号ＴＴＴを出力する。検波信号生成器１１３は、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、正弦波データＤ０，Ｄ１，Ｄ２，・・・を順番に出力する。これにより、デジタル検波信号Ｄｄｅｔの位相をアナログセンサ信号Ｓｓｎｃの位相に一致させることができる。
　なお、位相調整カウンタ２０１は、基準クロックＣＫｒｅｆの周波数よりも高い周波数を有する別の動作クロック（動作クロックＣＫａとは異なる周波数を有するクロック）に同期して動作しても良い。
　（実施形態２の変形例２）
　なお、図１１のように、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して、別の動作クロックＣＫｐを生成しても良い。図１１に示した物理量検出回路２２ｂは、図９に示した構成に加えて、分周回路２０２ｐ（クロック生成回路）と、デシメーションフィルタ１１６とを備える。
　分周回路２０２ｐは、位相調整カウンタ２０１からのタイミング信号ＴＴＴの遷移エッジに応答して分周処理を開始し、動作クロックＣＫａを分周して動作クロックＣＫａの周波数よりも低い周波数を有する動作クロックＣＫｐを生成する。これにより、動作クロックＣＫｐの位相をアナログセンサ信号Ｓｓｎｃに一致させることができる。アナログ／デジタル変換器１１２，デシメーションフィルタ１１６，位相調整カウンタ２０１は、逓倍回路１０２からの動作クロックＣＫａに同期して動作する一方、検波信号生成器１１３，デジタルフィルタ１１５は、分周回路２０２ｐからの動作クロックＣＫｐに同期して動作する。このように、デシメーションフィルタ１１６の前後で動作周波数が異なる。デシメーションフィルタ１１６は、デジタルセンサ信号Ｄｓｎｃにデシメーション処理（サンプリング周波数の変換やデジタル値の間引き等）を実行することにより、動作クロックＣＫａに対応するデジタルセンサ信号Ｄｓｎｃを動作クロックＣＫｐに対応するデジタルセンサ信号Ｄｄｃに変換する。
　このように構成することにより、位相調整カウンタ２０１の動作クロックＣＫａが検波信号生成器１１３の動作クロックＣＫｐと異なっている場合でも、動作クロックＣＫａの周期を単位としてデジタル検波信号Ｄｄｅｔの位相を調整できる。
　（実施形態３）
　図１２は、この発明の実施形態３による物理量センサ装置の構成例を示す。この物理量センサ装置は、図３に示した物理量検出回路１２ａに代えて、物理量検出回路３２を備える。物理量検出回路３２は、図３に示した位相調整回路１００に代えて、デジタルセンサ信号Ｄｓｎｃの位相を調整するための位相調整回路３００を備える。その他の構成は、図３と同様である。
　位相調整回路３００は、シフトレジスタ３００Ｒと、セレクタ３００Ｓとを含む。シフトレジスタ３００Ｒは、逓倍回路１０２からの動作クロックＣＫａに同期してデジタルセンサ信号Ｄｓｎｃを順次シフトさせることにより、位相が所定量ずつずれたｍ個（ｍは２以上の整数）の遅延信号Ｄ１，Ｄ２，・・・，Ｄｍを生成する。例えば、シフトレジスタ３００Ｒは、縦続接続された複数のフリップフロップによって構成される。セレクタ３００Ｓは、外部制御により設定された設定値ＳＥＴ１に応じて遅延信号Ｄ１，Ｄ２，・・・，Ｄｍのいずれか１つを選択し、選択した遅延信号を遅延デジタルセンサ信号ＤＤｓｎｃとして出力する。設定値ＳＥＴ１は、位相調整回路３００の遅延時間を設定するための値であり、動作クロックＣＫａのパルス数を示す。検波信号生成器１１３は、基準クロックＣＫｒｅｆの遷移エッジに応答してデジタル検波信号Ｄｄｅｔの生成を開始する。乗算器１１４は、位相調整回路３００からの遅延デジタルセンサ信号ＤＤｓｎｃに検波信号生成器１１３からのデジタル検波信号Ｄｄｅｔを乗算する。
　　〔動作〕
　次に、図１３を参照しつつ、図１２に示した物理量検出回路３２による動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“３ｔ”だけ進んでいるものとする。
　アナログ／デジタル変換器１１２は、アナログセンサ信号Ｓｓｎｃをデジタルセンサ信号Ｄｓｎｃに変換する。ここで、設定値ＳＥＴ１が“３”に設定されると、シフトレジスタ３００Ｒは、３番目の遅延信号Ｄ３を遅延デジタルセンサ信号ＤＤｓｎｃとして選択する。すなわち、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの３パルスに対応する時間“３ｔ”だけ遅延させる。これにより、遅延デジタルセンサ信号ＤＤｓｎｃの位相を基準クロックＣＫｒｅｆの位相（すなわち、デジタル検波信号Ｄｄｅｔの位相）に一致させることができる。
　以上のように、動作クロックＣＫａの周期を単位としてセンサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）の位相を設定できる。また、動作クロックＣＫａの周波数が高い程、遅延デジタルセンサ信号ＤＤｓｎｃの位相を精密に設定できる。これにより、従来よりもセンサ信号と検波信号との位相関係を精密に調整できるので、検波精度を向上させることができる。
　また、位相調整回路３００をデジタル回路によって構成することにより、従来よりも製造ばらつきや周辺環境の変動に対する耐性を強化することができる。
　なお、位相調整回路３００は、基準クロックＣＫｒｅｆよりも高い周波数を有する別のクロック（動作クロックＣＫａとは異なる周波数を有するクロック）に同期して動作しても良い。
　（実施形態３の変形例１）
　また、図１４のように、２つの位相調整回路を用いて、センサ信号（デジタルセンサ信号ＤＤｓｎｃ）の位相および検波信号（デジタル検波信号Ｄｄｅｔ）の位相をそれぞれ調整しても良い。図１４に示した物理量検出回路３２ａは、図１２に示した構成に加えて、分周回路３１１ｂと、デシメーションフィルタ１１６と、図３に示した位相調整回路１００を含む。
　分周回路３１１ｂは、逓倍回路１０２からの動作クロックＣＫａを分周し、動作クロックＣＫａの周波数よりも低い周波数を有する動作クロックＣＫｂを生成する。アナログ／デジタル変換器１１２，位相調整回路３００，デシメーションフィルタ１１６は、逓倍回路１０２からの動作クロックＣＫａに同期して動作する一方、位相調整回路１００，検波信号生成器１１３，デジタルフィルタ１１５は、分周回路３１１ｂからの動作クロックＣＫｂに同期して動作する。このように、デシメーションフィルタ１１６の前後で動作周波数が異なる。デシメーションフィルタ１１６は、動作クロックＣＫａに対応する遅延デジタルセンサ信号ＤＤｓｎｃを動作クロックＣＫｂに対応するデジタルセンサ信号Ｄｄｃに変換する。
　　〔動作〕
　次に、図１５を参照しつつ、図１４に示した物理量検出回路３２ａによる動作について説明する。なお、ここでは、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“５ｔ”だけ遅れているものとする。また、デシメーションフィルタ１１６は、遅延デジタルセンサ信号ＤＤｓｎｃを動作クロックＣＫｂの周波数（動作クロックＣＫａの周波数の１／２）に対応させるために、遅延デジタルセンサ信号ＤＤｓｎｃからデジタル値を１つおきに間引くものとする。
　位相調整回路３００の設定値ＳＥＴ１が“１”に設定されると、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの１パルスに対応する時間“ｔ“だけ遅延させる。これにより、基準クロックＣＫｒｅｆと遅延デジタルセンサ信号ＤＤｓｎｃとの位相差は“６ｔ”になる。また、基準クロックＣＫｒｅｆとデシメーションフィルタ１１６によって得られたデジタルセンサ信号Ｄｄｃとの位相差も“６ｔ”になる。一方、位相調整回路１００の設定値ＳＥＴが“３”に設定されると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫｂの３パルスに対応する時間“６ｔ”だけ遅延させて、選択クロックＳＳＳとして出力する。これにより、基準クロックＣＫｒｅｆとデジタル検波信号Ｄｄｅｔとの位相差は“６ｔ”になるので、デジタルセンサ信号Ｄｄｃの位相とデジタル検波信号Ｄｄｅｔの位相とを互いに一致させることができる。
　以上のように、センサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）および検波信号（デジタル検波信号Ｄｄｅｔ）の両方の位相を設定可能にすることにより、センサ信号の位相遅れおよび検波信号の位相遅れの両方を補正できる。
　また、動作クロックＣＫｂは動作クロックＣＫａよりも周波数が低いので、位相調整回路１００の位相調整の精度は、位相調整回路３００の位相調整の精度よりも低い。このように、位相調整の精度がそれぞれ異なる位相調整回路１００，３００に位相調整処理を分担させることにより、位相調整処理に要する回路規模および消費電力を低減することができる。例えば、動作クロックＣＫａの周期“ｔ”を単位として最大遅延時間を“１６ｔ”に設定できるように構成する場合、図３に示した物理量検出回路１２ａでは位相調整回路１００に１６個のフリップフロップを設ける必要があるが、図１４に示した物理量検出回路３２ａでは位相調整回路１００，３００にフリップフロップを４個ずつ設ければ良い。
　（実施形態３の変形例２）
　また、図１６に示した物理量検出回路３２ｂのように、図１４に示した位相調整回路１００を図９に示した位相調整カウンタ２０１に置き換えても良い。位相調整カウンタ２０１は、動作クロックＣＫａよりも周波数が低い動作クロックＣＫｂに同期して動作する。このように構成した場合も、図１４の場合と同様の効果を得ることができる。
　（実施形態３の変形例３）
　さらに、図１７のように、３つの位相調整回路を用いて、アナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相，センサ信号（遅延デジタルセンサ信号ＤＤｓｎｃ）の位相，検波信号（デジタル検波信号Ｄｄｅｔ）の位相をそれぞれ調整しても良い。図１７に示した物理量検出回路３２ｃは、図１４に示した構成に加えて、分周回路３１１ａ，位相調整回路１００ａを含む。
　逓倍回路１０２は、基準クロックＣＫｒｅｆを逓倍し、逓倍クロックＣＫｘを生成する。分周回路３１１ａは、逓倍回路１０２からの逓倍クロックＣＫｘを分周し、アナログ／デジタル変換器１１２に要求されるサンプリング周波数を同一の周波数を有する動作クロックＣＫａを生成する。分周回路３１１ｂは、分周回路３１１ａからの動作クロックＣＫａを分周し、動作クロックＣＫｂを生成する。
　位相調整回路１００ａは、位相調整回路１００と同様の構成である。位相調整回路１００ａのシフトレジスタは、逓倍クロックＣＫｘに同期して動作クロックＣＫａを順次シフトさせることにより、位相が所定量ずつずれた複数の遅延クロックを生成する。位相調整回路１００ａのセレクタは、外部制御により設定された設定値ＳＥＴ２に応じてシフトレジスタによって生成された複数の遅延クロックのいずれか１つを選択し、選択した遅延クロックをサンプリングクロックＣＫｓｐとして出力する。設定値ＳＥＴ２は、位相調整回路１００ａの遅延時間を設定するための値であり、逓倍クロックＣＫｘのパルス数を示す。
　　〔動作〕
　次に、図１８を参照しつつ、図１７に示した物理量検出回路３２ｃによる動作について説明する。なお、ここでは、逓倍クロックＣＫｘの周期を“ｔ”とし、アナログセンサ信号Ｓｓｎｃの位相は、基準クロックＣＫｒｅｆの位相よりも“１１ｔ”だけ遅れているものとする。また、動作クロックＣＫａ（サンプリングクロックＣＫｓｐ）の周波数，動作クロックＣＫｂの周波数は、それぞれ、逓倍クロックＣＫｘの周波数の“１／４”，“１／８”であるものとする。
　動作クロックＣＫａ（位相調整される前のサンプリングクロック）の遷移エッジは、アナログセンサ信号Ｓｓｎｃの所望のサンプリングポイントＳＰ０，ＳＰ１，ＳＰ２，・・・・（例えば、正弦波データＤ０，Ｄ１，Ｄ２，・・・に対応するポイント）に一致していない。ここで、位相調整回路１００ａの設定値ＳＥＴ２が“３”に設定されると、位相調整回路１００ａは、動作クロックＣＫａを逓倍クロックＣＫｘの３パルスに対応する時間“３ｔ”だけ遅延させてサンプリングクロックＣＫｓｐとして出力する。これにより、サンプリングクロックＣＫｓｐの遷移エッジを所望サンプリングポイントＳＰ１，ＳＰ２，・・・・にそれぞれ一致させることができる。
　また、位相調整回路３００の設定値ＳＥＴ１を“１”に設定すると、位相調整回路３００は、デジタルセンサ信号Ｄｓｎｃを動作クロックＣＫａの１パルスに対応する時間“４ｔ”だけ遅延させ、遅延デジタルセンサ信号ＤＤｓｎｃとして出力する。ここでは、動作クロックＣＫａはサンプリングクロックＣＫｓｐに対して位相が“ｔ”だけずれているので、基準クロックＣＫｒｅｆと遅延デジタルセンサ信号ＤＤｓｎｃとの位相差は“１６ｔ（＝３ｔ＋８ｔ＋ｔ＋４ｔ）”になる。また、基準クロックＣＫｒｅｆとデシメーションフィルタ１０５からのデジタルセンサ信号Ｄｄｃとの位相差も“１６ｔ”になる。
　さらに、位相調整回路１００の設定値ＳＥＴを“２”に設定すると、位相調整回路１００は、基準クロックＣＫｒｅｆを動作クロックＣＫｂの２パルスに対応する時間“１６ｔ”だけ遅延させ、選択クロックＳＳＳとして出力する。これにより、基準クロックＣＫｒｅｆとデジタル検波信号Ｄｄｅｔとの位相差は“１６ｔ”になる。
　以上のように、逓倍クロックＣＫｘの周期を単位としてアナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相を設定することができる。また、サンプリングクロックＣＫｓｐの位相を調整することにより、サンプリングポイント（サンプリングクロックＣＫｓｐの遷移エッジの位置）を移動させることができ、その結果、デジタルセンサ信号Ｄｓｎｃの位相を変更することができる。これにより、アナログ／デジタル変換器１１２のサンプリング周波数の増大を抑制しつつ位相調整の精度を向上させることができる。また、サンプリングクロックの遷移エッジを所望サンプリングポイントＳＰ０，ＳＰ１，ＳＰ２，・・・・に一致させる（または近づける）ことができるので、アナログ／デジタル変換の精度を向上させることができる。
　なお、分周回路３１１ｂは、位相調整回路１００ａからのサンプリングクロックＣＫｓｐを分周して動作クロックＣＫｂを生成しても良い。
　（実施形態３の変形例４）
　また、図１９のように、位相調整カウンタを用いて、アナログ／デジタル変換器１１２のサンプリングクロックＣＫｓｐの位相を調整しても良い。図１９に示した物理量検出回路３２ｄは、図１７に示した位相調整回路１００ａに代えて、位相調整カウンタ２０１ａ，分周回路２０２ａを含む。その他の構成は、図１７と同様である。位相調整カウンタ２０１ａは、基準クロックＣＫｒｅｆの遷移エッジに応答して逓倍クロックＣＫｘの発生パルス数の計数を開始し、そのカウント値が外部制御によって設定された設定値ＳＥＴ２に到達するとタイミング信号ＳＴＲを出力する。分周回路２０２ａは、位相調整カウンタ２０１ａからのタイミング信号ＳＴＲの遷移エッジに応答して分周処理を開始し、逓倍回路１０２からの逓倍クロックＣＫｘを分周して所定のサンプリング周波数を有するサンプリングクロックＣＫｓｐを生成する。また、図１７，図１９に示した位相調整回路１００を図９に示した位相調整カウンタ２０１に置き換えた場合も、図１７の場合と同様の効果を得ることができる。
　（その他の実施形態）
　なお、以上の各実施形態における物理センサ１０は、音叉型に限らず、円柱型，正三角柱型，正四角柱型，リング型や、その他の形状であっても良い。また、図２０のように、物理量センサ１０は、静電容量式加速度センサであっても良い。物理量センサ１０は、固定部１０ｂと、可動部１０ｃと、可動電極Ｐｍａ，Ｐｍｂと、検出電極Ｐｆａ，Ｐｆｂと、差動増幅器１０ｄとを有する。可動部１０ｃは、加速度に応じて変位するように固定部１０ｂに連結される。可動電極Ｐｍａ，Ｐｍｂは、可動部１０ｃに配置される。検出電極Ｐｆａ，Ｐｆｂは、それぞれ、可動電極Ｐｍａ，Ｐｍｂに対向するように、固定部１０ｂに配置される。すなわち、可動電極Ｐｍａ，検出電極Ｐｆａによって容量素子Ｃａが構成され、可動電極Ｐｍｂ，検出電極Ｐｆｂによって容量素子Ｃｂが構成される。また、容量素子Ｃａ，Ｃｂには、それぞれ、発振回路１１ｄからの駆動信号Ｓｄｒｖが供給される。差動増幅器１０ｄは、検出電極Ｐｆａ，Ｐｆｂのそれぞれに発生する電荷量の差に対応するセンサ信号Ｓ１０を出力する。加速度が発生すると、可動部１０ｃの変位に起因して容量素子Ｃａの静電容量および容量素子Ｃｂの静電容量のうち一方が増加し他方が減少する。これにより、検出電極Ｐｆａ，Ｐｆｂのそれぞれにおける電荷量に差が生じ、この差に対応するセンサ信号Ｓ１０が出力される。
　また、以上の各実施形態において設定値ＳＥＴ，ＳＥＴ１，ＳＥＴ２は変更可能な値として説明したが、設定値ＳＥＴ，ＳＥＴ１，ＳＥＴ２は固定値であっても良い。
　この発明は、センサ信号と検波信号との位相関係を精密に調整できるので、移動体，携帯電話，デジタルカメラ，ゲーム機などに用いられる物理量センサ（例えば、音叉型角速度センサや静電容量式加速度センサなど）に好適である。

Claims (15)

  1. 　外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
    　前記センサ信号の周波数に対応する周波数を有する基準クロックが供給されるとともに前記基準クロックの周波数よりも高い周波数を有する第１の動作クロックに同期して動作し、前記基準クロックの遷移エッジを前記第１の動作クロックの所定のパルス数だけ遅延させる第１の位相調整回路と、
    　前記第１の位相調整回路によって遅延された基準クロックの遷移エッジを基準として前記センサ信号から前記物理量に対応する物理量信号を検波する検波回路とを備える
    ことを特徴とする物理量検出回路。
  2. 　請求項１において、
    　前記第１の位相調整回路は、
    　　前記第１の動作クロックに同期して前記基準クロックを順次シフトさせることにより複数の遅延クロックを生成するシフトレジスタと、
    　　前記シフトレジスタによって生成された複数の遅延クロックのうちいずれか１つを選択するセレクタとを含み、
    　前記検波回路は、前記セレクタによって選択された遅延クロックの遷移エッジを基準として前記センサ信号から前記物理量信号を検波する
    ことを特徴とする物理量検出回路。
  3. 　請求項２において、
    　前記検波回路は、
    　　前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
    　　前記セレクタによって選択された遅延信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
    　　前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量信号を検波する乗算回路とを含む
    ことを特徴とする物理量検出回路。
  4. 　請求項２において、
    　前記検波回路は、前記セレクタによって選択された遅延クロックを用いて前記センサ信号から前記物理量信号を検波する
    ことを特徴とする物理量検出回路。
  5. 　請求項１において、
    　前記第１の位相調整回路は、
    　　前記基準クロックの遷移エッジに応答して前記第１の動作クロックの発生パルス数の計数を開始し、発生パルス数が所定値に到達するとタイミング信号を生成する位相調整カウンタを含み、
    　前記検波回路は、前記位相調整カウンタによって生成されたタイミング信号の遷移エッジを基準として前記センサ信号から前記物理量信号を検波する
    ことを特徴とする物理量検出回路。
  6. 　請求項５において、
    　前記検波回路は、
    　　前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
    　　前記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
    　　前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量信号を検波する乗算回路とを含む
    ことを特徴とする物理量検出回路。
  7. 　請求項６において、
    　前記第１の位相調整回路は、
    　　前記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して前記検波信号生成回路の動作クロックを生成するクロック生成回路をさらに含む
    ことを特徴とする物理量検出回路。
  8. 　請求項５において、
    　前記第１の位相調整回路は、
    　　前記位相調整カウンタによって生成されたタイミング信号の遷移エッジに応答して前記第１の動作クロックを分周することによってアナログ検波信号を生成する分周回路をさらに含み、
    　前記検波回路は、前記分周回路によって生成されたアナログ検波信号を用いて前記センサ信号から前記物理量信号を検波する
    ことを特徴とする物理量検出回路。
  9. 　請求項３，６，７のいずれか１項において、
    　前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに前記基準クロックの周波数よりも高い周波数を有する第２の動作クロックに同期して動作し、前記デジタルセンサ信号を前記第２の動作クロックの所定のパルス数だけ遅延させる第２の位相調整回路をさらに備え、
    　前記乗算回路は、前記第２の位相調整回路によって遅延されたデジタルセンサ信号に前記デジタル検波信号を乗算する
    ことを特徴とする物理量検出回路。
  10. 　請求項９において、
    　前記第１の動作クロックの周波数は、前記第２の動作クロックの周波数よりも低い
    ことを特徴とする物理量検出回路。
  11. 　請求項９において、
    　前記第２の位相調整回路における遅延時間を定める第２の動作クロックのパルス数は、変更可能である
    ことを特徴とする物理量検出回路。
  12. 　請求項１において、
    　前記第１の位相調整回路における遅延時間を定める第１の動作クロックのパルス数は、変更可能である
    ことを特徴とする物理量検出回路。
  13. 　外部から与えられた物理量に応じてセンサ信号を出力する物理量センサに用いられる物理量検出回路であって、
    　前記センサ信号をデジタルセンサ信号に変換するアナログ／デジタル変換回路と、
    　前記センサ信号の周波数に対応する周波数を有する基準クロックの遷移エッジに応答して正弦波信号に対応するデジタル検波信号を生成する検波信号生成回路と、
    　前記アナログ／デジタル変換回路によって得られたデジタルセンサ信号が供給されるとともに前記基準クロックの周波数よりも高い周波数を有する動作クロックに同期して動作し、前記デジタルセンサ信号を前記動作クロックの所定のパルス数だけ遅延させる位相調整回路と、
    　前記位相調整回路によって遅延されたデジタルセンサ信号に前記検波信号生成回路によって生成されたデジタル検波信号を乗算することによって前記物理量に対応する物理量信号を検波する乗算回路とを備える
    ことを特徴とする物理量検出回路。
  14. 　請求項１または１３に記載の物理量検出回路と、
    　前記物理量センサと、
    　所定周波数を有する駆動信号を前記物理量センサに供給する駆動回路とを備え、
    　前記センサ信号の周波数および前記基準クロックの周波数は、前記駆動信号の周波数に対応する
    ことを特徴とする物理量センサ装置。
  15. 　外部から与えられた物理量を検知する物理量センサのセンサ信号から前記物理量に対応する物理量信号を検波する方法であって、
    　前記センサ信号の周波数よりも高い周波数を有する動作クロックの所定のパルス数だけ前記センサ信号および前記センサ信号に対応する検波信号のうち少なくとも一方を遅延させ、
    　少なくとも一方が遅延された前記センサ信号および前記検波信号を用いて前記物理量信号を検波する
    ことを特徴とする物理量検出方法。
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