JP7356454B2 - 測距撮像装置 - Google Patents

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Description

本発明は、測距撮像装置に関する。
被写体まで光が往復する飛行時間を利用して測距を行う測距撮像装置が知られている（例えば、特許文献１参照）。
米国特許第９，５８４，１０５号明細書
精度よく測距することができる測距撮像装置を提供する。
本開示の一態様に係る測距撮像装置は、１以上のタイミング信号を出力するタイミング制御部と、光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、前記１以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、前記位相調整回路は、前記１以上のタイミング信号の少なくとも１つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する１以上のＤＬＬ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有する。
精度よく測距することができる測距撮像装置が提供される。
図１は、実施の形態１に係る測距撮像装置の構成の一例を示すブロック図である。 図２は、実施の形態１に係る第１エッジ分離回路の構成の一例を示すブロック図である。 図３は、実施の形態１に係る測距撮像装置の構成の一例を示すブロック図である。 図４は、実施の形態１に係る第１のＤＬＬ回路と第２のＤＬＬ回路との動作の一例を示すタイミングチャートである。 図５は、実施の形態１に係る第１のＤＬＬ回路における、位相比較回路とチャージポンプとループフィルタとの接続関係を示すブロック図である。 図６は、実施の形態１に係るマスク信号生成回路の動作の一例を示すタイミングチャートである。 図７Ａは、実施の形態１に係る位相調整回路の構成の一例を示すブロック図である。 図７Ｂは、実施の形態１に係る可変遅延素子の構成の一例を示すブロック図である。 図７Ｃは、実施の形態１に係る固定遅延素子の構成の一例を示すブロック図である。 図８は、実施の形態２に係る測距撮像装置の構成の一例を示すブロック図である。 図９は、実施の形態３に係る測距撮像装置の構成の一例を示すブロック図である。 図１０は、被写体までの距離の算出を行う際における、発光タイミングと露光タイミングとの関係を示すタイミング図である。 図１１は、実施の形態３に係る測距撮像装置の構成の一例を示すブロック図である。
（本開示の一態様を得るに至った経緯）
被写体まで光が往復する飛行時間を利用して測距を行う測距撮像装置において、精度よく測距するためには、光を発光する発光タイミング及び光を露光する露光タイミングを精度よく決定する必要がある。
一般に、発光タイミング又は露光タイミングは、測距撮像装置の周囲環境（例えば、温度）の変化、経時劣化等により変動する。
このため、精度よく測距するためには、発光タイミング又は露光タイミングの変動を、精度よく抑制する必要がある。
特許文献１には、発光タイミング又は露光タイミングの変動を、デジタル回路を利用して抑制する技術について記載されている。しかしながら、特許文献１に記載された技術では、デジタル回路を利用して、発光タイミング又は露光タイミングの変動を抑制するため、変動を離散的な値でしか抑制することができない。このため、特許文献１に記載された技術を利用した従来の測距撮像装置では、測距の精度には、一定程度の限界がある。
発明者は、上記問題に鑑み、鋭意検討、実験を行った。その結果、発明者は、発光タイミング又は露光タイミングの変動を、ＤＬＬ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を利用してアナログ的にシームレスに抑制することで、精度よく測距することができるという知見を得た。
発明者は、上記知見に基づいて、下記本開示の一態様に係る測距撮像装置に想到した。
本開示の一態様に係る測距撮像装置は、１以上のタイミング信号を出力するタイミング制御部と、光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、前記１以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、前記位相調整回路は、前記１以上のタイミング信号の少なくとも１つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する１以上のＤＬＬ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有する。
上記構成の測距撮像装置は、１以上のＤＬＬ回路を利用して、発光タイミング又は露光タイミングの変動をアナログ的にシームレスに抑制することができる。従って、上記構成の測距撮像装置によると、精度よく測距することができる。
また、前記１以上のＤＬＬ回路には、前記少なくとも一方の信号の立ち上がりエッジの位相を決定する第１のＤＬＬ回路と、前記少なくとも一方の信号の立ち下がりエッジの位相を決定する第２のＤＬＬ回路と、が含まれ、前記位相調整回路は、更に、前記第１のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第２のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記少なくとも一方の信号を出力する第１のエッジ統合回路を含むとしてもよい。
また、前記第１のＤＬＬ回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、前記第２のＤＬＬ回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、前記１以上のＤＬＬ回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第３のＤＬＬ回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第４のＤＬＬ回路と、が含まれ、前記１以上のタイミング信号には、第１タイミング信号と第２タイミング信号と第３タイミング信号と第４タイミング信号とが含まれ、前記位相調整回路は、更に、前記光源を駆動する光源駆動部から出力される第１フィードバック信号を、当該第１フィードバック信号の立ち上がりエッジに同期した第１エッジ分離信号と、当該第１フィードバック信号の立ち下がりエッジに同期した第２エッジ分離信号とに分離する第１のエッジ分離回路と、前記受光部を駆動する露光駆動部から出力される第２フィードバック信号を、当該第２フィードバック信号の立ち上がりエッジに同期した第３エッジ分離信号と、当該第２フィードバック信号の立ち下がりエッジに同期した第４エッジ分離信号とに分離する第２のエッジ分離回路と、を有し、前記第１のＤＬＬ回路は、前記第１タイミング信号と前記第１エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、前記第２のＤＬＬ回路は、前記第２タイミング信号と前記第２エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、前記第３のＤＬＬ回路は、前記第３タイミング信号と前記第３エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、前記第４のＤＬＬ回路は、前記第４タイミング信号と前記第４エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、前記第１のエッジ統合回路は、前記発光制御信号を出力し、前記位相調整回路は、更に、前記第３のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第４のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第２のエッジ統合回路を含むとしてもよい。
また、前記光源駆動部と前記露光駆動部とを備えるとしてもよい。
また、前記第１のＤＬＬ回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、前記第２のＤＬＬ回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、前記１以上のＤＬＬ回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第３のＤＬＬ回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第４のＤＬＬ回路と、が含まれ、前記１以上のタイミング信号には、第１タイミング信号と第２タイミング信号と第３タイミング信号と第４タイミング信号とが含まれ、前記位相調整回路は、更に、前記光源から発せられた光を直接受光する光電変換部から出力される第１フィードバック信号を、当該第１フィードバック信号の立ち上がりエッジに同期した第１エッジ分離信号と、当該第１フィードバック信号の立ち下がりエッジに同期した第２エッジ分離信号とに分離する第１のエッジ分離回路と、前記受光部を駆動する露光駆動部から出力される第２フィードバック信号を、当該第２フィードバック信号の立ち上がりエッジに同期した第３エッジ分離信号と、当該第２フィードバック信号の立ち下がりエッジに同期した第４エッジ分離信号とに分離する第２のエッジ分離回路と、を有し、前記第１のＤＬＬ回路は、前記第１タイミング信号と前記第１エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、前記第２のＤＬＬ回路は、前記第２タイミング信号と前記第２エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、前記第３のＤＬＬ回路は、前記第３タイミング信号と前記第３エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、前記第４のＤＬＬ回路は、前記第４タイミング信号と前記第４エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、前記第１のエッジ統合回路は、前記発光制御信号を出力し、前記位相調整回路は、更に、前記第３のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第４のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第２のエッジ統合回路を含むとしてもよい。
また、前記光電変換部と前記露光駆動部とを備えるとしてもよい。
また、前記１以上のＤＬＬ回路の少なくとも１つは、前記１以上のタイミング信号の少なくとも１つのタイミング信号を遅延させるシフトレジスタを有し、当該シフトレジスタにより遅延された前記少なくとも１つのタイミング信号に基づいて、前記前記少なくとも一方の信号を出力するとしてもよい。
また、前記１以上のＤＬＬ回路の少なくとも１つは、ループフィルタと、前記ループフィルタに電圧を供給するチャージポンプと、前記ループフィルタと前記チャージポンプとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える遮断スイッチと、を有するとしてもよい。
また、前記１以上のＤＬＬ回路の少なくとも１つは、可変遅延素子と、前記可変遅延素子に入力される信号が入力される固定遅延素子と、前記可変遅延素子の出力と前記固定遅延素子の出力とを比較して、前記可変遅延素子の出力と前記固定遅延素子の出力との位相差が所定の条件を満たす場合に所定の信号を出力する位相比較回路と、を有するとしてもよい。
また、前記タイミング制御部と前記受光部と前記位相調整回路とが１つの半導体チップに含まれるとしてもよい。
以下、本開示の一態様に係る測距撮影装置の具体例について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。従って、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置及び接続形態、並びに、ステップ（工程）及びステップの順序等は、一例であって本開示を限定するものではない。また、各図は、模式図であり、必ずしも厳密に図示されたものではない。
（実施の形態１）
図１は、実施の形態１に係る測距撮像装置１の構成の一例を示すブロック図である。
図１に示すように、測距撮像装置１は、タイミング制御部１００と、位相調整回路２と、光源駆動部２０１と、露光駆動部２０２と、光源２０３と、受光部２０４とを備える。
光源２０３は、光源駆動部２０１により駆動されることで光を発する。光源２０３は、例えば、発光ダイオードによって実現される。
受光部２０４は、光源２０３より発せられた光の、被写体による反射光を受光し、被写体までの測距に用いられる信号を出力する。ここでは、受光部２０４は、露光量に応じた電気信号を出力する複数の画素が行列状に配列されて構成される画素アレイであるとして説明する。
タイミング制御部１００は、光源２０３から被写体に光を発するために用いる発光制御信号１０４の立ち上がりエッジのタイミングを規定する第１タイミング信号１０１Ａと、発光制御信号１０４の立ち下がりエッジのタイミングを規定する第２タイミング信号１０１Ｂと、受光部２０４による露光を開始させるために用いる露光制御信号１０６の立ち上がりエッジのタイミングを規定する第３タイミング信号１０２Ａと、露光制御信号１０６の立ち下がりエッジのタイミングを規定する第４タイミング信号１０２Ｂとを出力する。
光源駆動部２０１は、発光制御信号１０４に基づいて、光源２０３に対して、光源２０３を駆動する信号を出力する。
露光駆動部２０２は、露光制御信号１０６に基づいて、受光部２０４に対して、受光部２０４を駆動する信号を出力する。
位相調整回路２は、タイミング制御部１００から出力される第１タイミング信号１０１Ａと第２タイミング信号１０１Ｂとに基づいて、発光制御信号１０４を出力する。また、位相調整回路２は、第３タイミング信号１０２Ａと第４タイミング信号１０２Ｂとに基づいて露光制御信号１０６を出力する。
位相調整回路２は、光源駆動部２０１から出力される光源２０３を駆動する信号を、第１フィードバック信号１０３として取得し、取得した第１フィードバック信号１０３を発光制御信号１０４にフィードバックする。また、位相調整回路２は、露光駆動部２０２から出力される受光部２０４を駆動する信号を、第２フィードバック信号１０５として取得し、取得した第２フィードバック信号１０５を露光制御信号１０６にフィードバックする。
位相調整回路２は、第１のＤＬＬ回路５Ａと、第２のＤＬＬ回路５Ｂと、第３のＤＬＬ回路８Ａと、第４のＤＬＬ回路８Ｂと、第１のエッジ分離回路４と、第２のエッジ分離回路７と、第１のエッジ統合回路３と、第２のエッジ統合回路６とを有する。
第１のエッジ分離回路４は、第１フィードバック信号１０３を、第１フィードバック信号１０３の立ち上がりエッジに同期した第１エッジ分離信号１１１Ａと、第１フィードバック信号１０３の立ち下がりエッジに同期した第２エッジ分離信号１１１Ｂとに分離する。
図２は、第１エッジ分離回路４の構成の一例を示すブロック図である。
図２に示すように、第１エッジ分離回路４は、インバータを含み、入力される第１フィードバック信号１０３を、第１エッジ分離信号１１１Ａとしてそのまま出力し、入力される第１フィードバック信号１０３の反転信号を、第２エッジ分離信号１１１Ｂとして出力する。
再び、図１に戻って、測距撮像装置１の説明を続ける。
第２のエッジ分離回路７は、第２フィードバック信号１０５を、第２フィードバック信号１０５の立ち上がりエッジに同期した第３エッジ分離信号１１２Ａと、第２フィードバック信号１０５の立ち下がりエッジに同期した第４エッジ分離信号１１２Ｂとに分離する。
第２エッジ分離回路７は、例えば、図２に例示される第１エッジ分離回路４と同様の構成である。
第１のＤＬＬ回路５Ａは、第１タイミング信号１０１Ａと第１エッジ分離信号１１１Ａとを比較して、発光制御信号１０４の立ち上がりエッジの位相を決定する。
第２のＤＬＬ回路５Ｂは、第２タイミング信号１０１Ｂと第２エッジ分離信号１１１Ｂとを比較して、発光制御信号１０４の立ち下がりエッジの位相を決定する。
第３のＤＬＬ回路８Ａは、第３タイミング信号１０２Ａと第３エッジ分離信号１１２Ａとを比較して、露光制御信号１０６の立ち上がりエッジの位相を決定する。
第４のＤＬＬ回路８Ｂは、第４タイミング信号１０２Ｂと第４エッジ分離信号１１２Ｂとを比較して、露光制御信号１０６の立ち下がりエッジの位相を決定する。
第１のエッジ統合回路３は、第１のＤＬＬ回路５Ａにより位相が決定された立ち上がりエッジと、第２のＤＬＬ回路５Ｂにより位相が決定された立ち下がりエッジとを合成して、発光制御信号１０４を出力する。
第２のエッジ統合回路６は、第３のＤＬＬ回路８Ａにより位相が決定された立ち上がりエッジと、第４のＤＬＬ回路８Ｂにより位相が決定された立ち下がりエッジとを合成して、露光制御信号１０６を出力する。
図３は、測距撮像装置１の構成の一例を、図１よりもより詳細に示すブロック図である。図３では、図１に示された構成要素の一部についての図示が省略されている。
図３に示すように、第１のＤＬＬ回路５Ａは、シフトレジスタ２２Ａと、位相比較回路２３Ａと、チャージポンプ２４Ａと、ループフィルタ２５Ａと、遅延調整回路２６Ａとを含んで構成される。また、第２のＤＬＬ回路５Ｂは、シフトレジスタ２２Ｂと、位相比較回路２３Ｂと、チャージポンプ２４Ｂと、ループフィルタ２５Ｂと、遅延調整回路２６Ｂとを含んで構成される。
シフトレジスタ２２Ａとシフトレジスタ２２Ｂとは同様の回路であり、チャージポンプ２４Ａとチャージポンプ２４Ｂとは同様の回路であり、ループフィルタ２５Ａとループフィルタ２５Ｂとは同様の回路であり、遅延調整回路２６Ａと遅延調整回路２６Ｂとは同様の回路である。すなわち、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとは同様の回路である。また、図３には図示していないが、第３のＤＬＬ回路８Ａと第４のＤＬＬ回路８Ｂとも、第１のＤＬＬ回路５Ａと同様の回路である。
タイミング制御部１００は、第１タイミング信号１０１Ａと、第２タイミング信号１０１Ｂと、第３タイミング信号１０２Ａと、第４タイミング信号１０２Ｂとに加えて、更に、クロック信号である第１位相参照信号１０７Ａと、第１位相参照信号１０７Ａと同じクロック期間のクロック信号である第２位相参照信号１０７Ｂと、クロック信号である第３位相参照信号（図示されず）と、第３位相参照信号と同じクロック期間のクロック信号である第４位相参照信号（図示されず）とを出力する。
シフトレジスタ２２Ａは、第１タイミング信号１０１Ａと、第１位相参照信号１０７Ａとが入力され、第１タイミング信号１０１Ａを、第１位相参照信号１０７Ａのクロック期間のｋ（ｋは１以上の整数）倍遅延させて、第１位相参照信号１０７Ａと同期する第１遅延タイミング信号１１３Ａを出力する。シフトレジスタ２２Ａは、例えば、図３に図示するように、直列接続されるｋ個のフリップフロップ（ＦＦ）によって実現される。
位相比較回路２３Ａは、第１エッジ分離信号１１１Ａと、第１遅延タイミング信号１１３Ａとの位相を比較する。位相比較回路２３Ａは、第１エッジ分離信号１１１Ａの位相の方が第１遅延タイミング信号１１３Ａの位相よりも遅れている場合には、チャージポンプ２４Ａに、第１エッジ分離信号１１１Ａの位相の方が第１遅延タイミング信号１１３Ａの位相よりも遅れている旨を示すＵＰ信号を出力し、第１エッジ分離信号１１１Ａの位相の方が第１遅延タイミング信号１１３Ａの位相よりも進んでいる場合には、チャージポンプ２４Ａに、第１エッジ分離信号１１１Ａの位相の方が第１遅延タイミング信号１１３Ａの位相よりも進んでいる旨を示すＤＯＷＮ信号を出力する。
チャージポンプ２４Ａは、位相比較回路２３ＡからＵＰ信号が出力される場合には、出力電圧を上昇させ、位相比較回路２３ＡからＤＯＷＮ信号が出力される場合には、出力電圧を下降させる。
ループフィルタ２５Ａは、チャージポンプ２４Ａから出力される出力電圧を平準化して、遅延調整回路２６Ａに供給する。
遅延調整回路２６Ａは、供給される電圧に応じて、供給される電圧がより高い方がより遅延時間が小さくなり、供給される電圧がより低い方がより遅延時間が大きくなるように、第１タイミング信号１０１Ａを遅延させる。
上記構成により、第１のＤＬＬ回路５Ａは、第１エッジ分離信号１１１Ａと、第１遅延タイミング信号１１３Ａとの位相が揃うように第１タイミング信号１０１Ａを遅延させる。すなわち、第１のＤＬＬ回路５Ａは、第１タイミング信号１０１Ａと、第１遅延タイミング信号１１３Ａとの位相が揃うように、発光制御信号１０４の立ち上がりエッジのタイミングを決定する。
上述したように、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとは同様の回路である。このため、第２のＤＬＬ回路５Ｂは、第１のＤＬＬ回路５Ａの場合と同様に、第２エッジ分離信号１１１Ｂと、第２遅延タイミング信号１１３Ｂとの位相が揃うように第２タイミング信号１０１Ｂを遅延させる。すなわち、第２のＤＬＬ回路５Ｂは、第２タイミング信号１０１Ｂと、第２遅延タイミング信号１１３Ｂとの位相が揃うように、発光制御信号１０４の立ち下がりエッジのタイミングを決定する。
図４は、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとの動作の一例を示すタイミングチャートである。図４は、第１位相参照信号１０７Ａが、クロック期間の６４分の１位相のうち１番目の位相ｐ１であり、第２位相参照信号１０７Ｂが、２３番目の位相ｐ２３である場合の図となっている。
図４に示すように、第１のＤＬＬ回路５Ａは、第１フィードバック信号１０３の立ち上がりエッジのタイミングが、第１遅延タイミング信号１１３Ａの立ち上がりエッジのタイミングとなるように、第１タイミング信号１０１Ａを遅延させる。
これにより、位相調整回路２は、測距撮像装置１の周囲環境（例えば、温度）の変化、経時劣化等により、光源駆動部２０１における、発光制御信号１０４の立ち上がりエッジが入力されてから、光源２０３を駆動する信号の立ち上がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部１００が第１タイミング信号１０１Ａを出力してから、光源駆動部２０１が光源２０３を駆動する信号の立ち上がりエッジを出力するまでの遅延時間の変動を、第１のＤＬＬ回路５Ａを利用して、アナログ的にシームレスに抑制することができる。
ここで、光源２０３を駆動する信号の立ち上がりエッジのタイミングは、光源２０３が発光を開始するタイミングに対応する。
従って、測距撮像装置１によると、発光タイミングの変動、特に、発光開始のタイミングの変動を、精度よく抑制することができる。
また、図４に示すように、第２のＤＬＬ回路５Ｂは、第１フィードバック信号１０３の立ち下がりエッジのタイミングが、第２遅延タイミング信号１１３Ｂの立ち上がりエッジのタイミングとなるように、第２タイミング信号１０１Ｂを遅延させる。
これにより、位相調整回路２は、測距撮像装置１の周囲環境（例えば、温度）の変化、経時劣化等により、光源駆動部２０１における、発光制御信号１０４の立ち下がりエッジが入力されてから、光源２０３を駆動する信号の立ち下がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部１００が第２タイミング信号１０１Ｂを出力してから、光源駆動部２０１が光源２０３を駆動する信号の立ち下がりエッジを出力するまでの遅延時間の変動を、第２のＤＬＬ回路５Ｂを利用して、アナログ的にシームレスに抑制することができる。
ここで、光源２０３を駆動する信号の立ち下がりエッジのタイミングは、光源２０３が発光を終了するタイミングに相当する。
従って、測距撮像装置１によると、発光タイミングの変動、特に発光終了のタイミングの変動を、精度よく抑制することができる。
図４には図示していないが、第３のＤＬＬ回路８Ａは、第１のＤＬＬ回路５Ａと同様に、第２フィードバック信号１０５の立ち上がりエッジのタイミングが、第３遅延タイミング信号の立ち上がりエッジのタイミングとなるように、第３タイミング信号１０２Ａを遅延させる。
これにより、位相調整回路２は、測距撮像装置１の周囲環境（例えば、温度）の変化、経時劣化等により、露光駆動部２０２における、露光制御信号１０６の立ち上がりエッジが入力されてから、受光部２０４を駆動する信号の立ち上がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部１００が第３タイミング信号１０２Ａを出力してから、露光駆動部２０２が受光部２０４を駆動する信号の立ち上がりエッジを出力するまでの遅延時間の変動を、第３のＤＬＬ回路８Ａを利用して、アナログ的にシームレスに抑制することができる。
ここで、受光部２０４を駆動する信号の立ち上がりエッジのタイミングは、受光部２０４が露光を開始するタイミングに対応する。
従って、測距撮像装置１によると、露光タイミングの変動、特に、露光開始のタイミングの変動を、精度よく抑制することができる。
図４には図示していないが、第４のＤＬＬ回路８Ｂは、第２のＤＬＬ回路５Ｂと同様に、第２フィードバック信号１０５の立ち下がりエッジのタイミングが、第４遅延タイミング信号の立ち上がりエッジのタイミングとなるように、第４タイミング信号１０２Ｂを遅延させる。
これにより、位相調整回路２は、測距撮像装置１の周囲環境（例えば、温度）の変化、経時劣化等により、露光駆動部２０２における、露光制御信号１０６の立ち下がりエッジが入力されてから、受光部２０４を駆動する信号の立ち下がりエッジを出力するまでの遅延時間が変動したとしても、タイミング制御部１００が第４タイミング信号１０２Ｂを出力してから、露光駆動部２０２が受光部２０４を駆動する信号の立ち下がりエッジを出力するまでの遅延時間の変動を、第４のＤＬＬ回路８Ｂを利用して、アナログ的にシームレスに抑制することができる。
ここで、受光部２０４を駆動する信号の立ち下がりエッジのタイミングは、受光部２０４が露光を終了するタイミングに対応する。
従って、測距撮像装置１によると、露光タイミングの変動、特に、露光終了のタイミングの変動を、精度よく抑制することができる。
上述したように、上記構成の測距撮像装置１によると、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置１によると、精度よく測距することができる。
図５は、第１のＤＬＬ回路５Ａにおける、位相比較回路２３Ａと、チャージポンプ２４Ａと、ループフィルタ２５Ａとの接続関係を示すブロック図である。
図５に示すように、第１のＤＬＬ回路５Ａは、更に、図３では図示を省略していた遮断スイッチ２８Ａと、マスク信号生成回路２７Ａとを備え、チャージポンプ２４Ａとループフィルタ２５Ａとが、遮断スイッチ２８Ａを介して接続される。
遮断スイッチ２８Ａは、ループフィルタ２５Ａとチャージポンプ２４Ａとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える。より具体的には、遮断スイッチ２８Ａは、マスク信号生成回路２７Ａから出力されるマスク信号がローレベルの期間にオン状態となることで、ループフィルタ２５Ａとチャージポンプ２４Ａとの間の電気的接続を接続状態とし、マスク信号がハイレベルの期間にオフ状態となることで、ループフィルタ２５Ａとチャージポンプ２４Ａとの間の電気的接続を非接続状態とする。
ループフィルタ２５Ａとチャージポンプ２４Ａとの間の電気的接続が非接続状態となることで、チャージポンプ２４Ａによるループフィルタ２５Ａの電荷のリークが抑制される。従って、ループフィルタ２５Ａとチャージポンプ２４Ａとの間の電気的接続が非接続状態となることで、ループフィルタ２５Ａの保持電圧が高精度に維持される。
図６は、マスク信号生成回路２７Ａの動作の一例を示すタイミングチャートである。
図６に示すように、マスク信号生成回路２７Ａは、発光制御信号１０４が連続して出力されない期間に、マスク信号をハイレベルとする。
これにより、第１のＤＬＬ回路５Ａは、ディレイをロックしている状態において、第１エッジ分離信号１１１Ａの入力がない場合に、ループフィルタ２５Ａから遅延調整回路２６Ａに供給される出力電圧を一定に保つことができる。このため、第１のＤＬＬ回路５Ａは、第１エッジ分離信号１１１Ａの入力がないスタンバイ期間において、発光制御信号１０４の立ち上がりエッジの位相の変動を抑制することができる。
上述したように、第２のＤＬＬ回路５Ｂは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第２のＤＬＬ回路５Ｂは、第１のＤＬＬ回路５Ａの場合と同様に、第２エッジ分離信号１１１Ｂの入力がないスタンバイ期間において、発光制御信号１０４の立ち下がりエッジの位相の変動を抑制することができる。
上述したように、第３のＤＬＬ回路８Ａは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第３のＤＬＬ回路８Ａは、第１のＤＬＬ回路５Ａの場合と同様に、第３エッジ分離信号１１２Ａの入力がないスタンバイ期間において、露光制御信号１０６の立ち上がりエッジの位相の変動を抑制することができる。
上述したように、第４のＤＬＬ回路８Ｂは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第４のＤＬＬ回路８Ｂは、第１のＤＬＬ回路５Ａの場合と同様に、第４エッジ分離信号１１２Ｂの入力がないスタンバイ期間において、露光制御信号１０６の立ち下がりエッジの位相の変動を抑制することができる。
図７Ａは、遅延調整回路２６Ａの構成の一例を示すブロック図である。
図７Ａに示すように、遅延調整回路２６Ａは、可変遅延素子３１Ａと、固定遅延素子３２Ａと、位相比較回路３３Ａとを有する。
図７Ｂは、可変遅延素子３１Ａの構成の一例を示すブロック図である。
図７Ｂに示すように、可変遅延素子３１Ａは、バッファ３４と、可変電流源３５と、可変電流源３６とから構成される。
可変電流源３５は、ループフィルタ２５Ａから供給される電圧に応じて、バッファ３４に流れ込む電流を制御する。より具体的には、ループフィルタ２５Ａから供給される電圧がより高い程、より電流が大きくなり、電圧がより低い程、より電流が小さくなるように、バッファ３４に流れ込む電流を制御する。
可変電流源３６は、ループフィルタ２５Ａから供給される電圧に応じて、バッファ３４から流れ出す電流を制御する。より具体的には、ループフィルタ２５Ａから供給される電圧がより高い程、より電流が大きくなり、電圧がより低い程、より電流が小さくなるように、バッファ３４から流れ出す電流を制御する。
バッファ３４は、流れ込む電流及び流れ出す電流がより大きい程、より遅延時間が小さくなり、流れ込む電流及び流れ出す電流がより小さい程、より遅延時間が大きくなるバッファである。
図７Ｃは、固定遅延素子３２Ａの構成を示すブロック図である。
図７Ｃに示すように、固定遅延素子３２Ａは、バッファ３４と、固定電流源３７と、固定電流源３８とから構成される。
固定電流源３７は、可変電流源３５のレプリカ回路である。より具体的には、固定電流源３７は、バッファ３４に流れ込む電流が最大となる状態又は最小となる状態で、バッファ３４に流れ込む電流が固定された、可変電流源３５のレプリカ回路である。
固定電流源３８は、可変電流源３６のレプリカ回路である。より具体的には、固定電流源３８は、バッファ３４から流れ出す電流が最大となる状態又は最小となる状態で、バッファ３４に流れ出す電流が固定された、可変電流源３５のレプリカ回路である。
固定遅延素子３２Ａは、上記構成により、遅延時間が最小となる状態又は最大となる状態で固定された、可変遅延素子３１Ａのレプリカ回路となっている。
再び、図７Ａに戻って、遅延調整回路２６Ａの説明を続ける。
図７Ａに示すように、固定遅延素子３２Ａは、可変遅延素子３１Ａに入力される信号が入力される。
位相比較回路３３Ａは、可変遅延素子３１Ａの出力と、固定遅延素子３２Ａの出力とを比較して、可変遅延素子３１Ａの出力と固定遅延素子３２Ａの出力との位相差が所定の条件を満たす場合に所定の信号を出力する。より具体的には、位相比較回路３３Ａは、可変遅延素子３１Ａの出力と固定遅延素子３２Ａの出力との位相差がない場合に、第１のＤＬＬ回路５Ａにおける、発光制御信号１０４の立ち上がりエッジの位相の決定を初期化する旨の第１初期化信号を出力する。
位相比較回路３３Ａから第１初期化信号が出力されると、第１のＤＬＬ回路５Ａは、例えば、チャージポンプ２４Ａに、出力電圧の初期値（例えば、最大出力電圧と最小出力電圧との中間値）を出力させることで、発光制御信号１０４の立ち上がりエッジの位相の決定を初期化する。
一般に、ＤＬＬ回路は、入力信号へのノイズの混入、電源へのノイズの混入等の外乱により、ディレイロックが外れてしまうことがある。また、一般に、ＤＬＬ回路を構成する可変遅延素子の遅延時間が最小となる状態又は最大となる状態は、ＤＬＬ回路のディレイロックが外れている状態である。
これに対して、上記構成の第１のＤＬＬ回路５Ａは、可変遅延素子３１Ａの遅延時間が最小となる状態又は最大となる状態、すなわち、第１のＤＬＬ回路５Ａのディレイロックが外れている状態となると、発光制御信号１０４の立ち上がりエッジの位相の決定を初期化する。このため、第１のＤＬＬ回路５Ａによると、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
上述したように、第２のＤＬＬ回路５Ｂは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第２のＤＬＬ回路５Ｂによると、第１のＤＬＬ回路５Ａの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
上述したように、第３のＤＬＬ回路８Ａは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第３のＤＬＬ回路８Ａによると、第１のＤＬＬ回路５Ａの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
上述したように、第４のＤＬＬ回路８Ｂは、第１のＤＬＬ回路５Ａと同様の回路である。このため、第４のＤＬＬ回路８Ｂによると、第１のＤＬＬ回路５Ａの場合と同様に、何らかの要因によりディレイロックが外れた場合に、速やかにディレイロック動作のスイープをやり直すことができるようになる。
（実施の形態２）
以下、実施の形態１に係る測距撮像装置１から、その一部の構成が変更されて構成される実施の形態２に係る測距撮像装置について説明する。以下の説明において、実施の形態２に係る測距撮像装置の構成要素のうち、実施の形態１に係る測距撮像装置１の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。また、以下の説明において、実施の形態２に係る測距撮像装置について、実施の形態１に係る測距撮像装置１との相違点を中心に説明する。
図８は、実施の形態２に係る測距撮像装置１Ａの構成の一例を示すブロック図である。
図８に示すように、測距撮像装置１Ａは、実施の形態１に係る測距撮像装置１に対して、光電変換部２０５が追加されて構成され、また、位相調整回路２が、光電変換部２０５から出力される発光検知信号（後述）を、第１フィードバック信号１０３として取得するよう構成される。
光電変換部２０５は、光源２０３が光を発すると、光源２０３から発せられた光を直接受光し、光源２０３が発光したことを検知した旨を示す発光検知信号を出力する。ここで、発光検知信号は、光電変換部２０５が、光源２０３から発せられた光を直接受光している期間ハイレベルとなり、それ以外の期間ローレベルとなる信号である。光電変換部２０５は、例えばフォトダイオードによって実現される。
位相調整回路２は、光電変換部２０５から出力される発光検知信号を、第１フィードバック信号１０３として取得する。
位相調整回路２は、発光検知信号を第１フィードバック信号１０３として取得することで、測距撮像装置１Ａの周囲環境（例えば、温度）の変化、経時劣化等により、光源駆動部２０１及び光源２０３における、発光制御信号１０４の立ち上がりエッジが入力されてから、光源２０３が発光を開始するまでの遅延時間が変動したとしても、タイミング制御部１００が第１タイミング信号１０１Ａを出力してから、光源２０３が発光を開始するまでの遅延時間の変動を、第１のＤＬＬ回路５Ａを利用して、アナログ的にシームレスに抑制することができる。また、位相調整回路２は、測距撮像装置１Ａの周囲環境の変化、経時劣化等により、光源駆動部２０１及び光源２０３における、発光制御信号１０４の立ち下がりエッジが入力されてから、光源２０３が発光を終了するまでの遅延時間が変動したとしても、タイミング制御部１００が第２タイミング信号１０１Ｂを出力してから、光源２０３が発光を終了するまでの遅延時間の変動を、第２のＤＬＬ回路５Ｂを利用して、アナログ的にシームレスに抑制することができる。
従って、測距撮像装置１Ａによると、発光タイミングの変動を、精度よく抑制することができる。
また、測距撮像装置１Ａによると、実施の形態１に係る測距撮像装置１の場合と同様に、露光タイミングの変動を、精度よく抑制することができる。
このように、上記構成の測距撮像装置１Ａによると、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置１Ａによると、精度よく測距することができる。
（実施の形態３）
以下、実施の形態１に係る測距撮像装置１から、その一部の構成が変更されて構成される実施の形態３に係る測距撮像装置について説明する。以下の説明において、実施の形態３に係る測距撮像装置の構成要素のうち、実施の形態１に係る測距撮像装置１の構成要素と同様の構成要素については、既に説明済であるとして同じ符号を振って、その詳細な説明を省略する。また、以下の説明において、実施の形態３に係る測距撮像装置について、実施の形態１に係る測距撮像装置１との相違点を中心に説明する。
図９は、実施の形態３に係る測距撮像装置１Ｂの構成の一例を示すブロック図である。
図９に示すように、測距撮像装置１Ｂは、光源２０３と、光源駆動部２０１と、露光駆動部２０２と、半導体チップ３００とを含んで構成される。
半導体チップ３００には、位相調整回路２と、タイミング制御部１００Ａと、受光部２０４と、垂直走査部２１０と、列処理部２２０と、信号処理部２３０と、出力インターフェース部２４０と、ＰＬＬ（Phase Locked Loop）２５０とが集積される。
タイミング制御部１００Ａは、実施の形態１に係るタイミング制御部１００から、撮像制御部１１０が追加されるように変更されて構成される。
撮像制御部１１０は、垂直走査部２１０と、列処理部２２０と、信号処理部２３０と、出力インターフェース部２４０とを制御する撮像制御信号を生成する。
垂直走査部２１０は、受光部２０４を構成する複数の画素から電気信号を列毎に読み出して、読み出した電気信号を列処理部２２０に順次送る動作を制御する。
列処理部２２０は、受光部２０４から列毎に送られてくる電気信号を受けて撮像信号を生成する。
信号処理部２３０は、列処理部２２０により生成された撮像信号に基づく演算処理を行い、被写体までの距離を示す距離信号と、被写体の輝度を示す輝度信号とを生成する。ここでは、信号処理部２３０は、ＴＯＦ測距方式を利用して被写体までの距離を算出するとする。
以下、図面を参照しながら、信号処理部２３０が行うＴＯＦ測距方式による被写体までの距離の算出について説明する。
図１０は、信号処理部２３０が、ＴＯＦ測距方式を用いて行う被写体までの距離の算出を行う際における、光源２０３の発光タイミングと、受光部２０４の露光タイミングとの関係を示すタイミング図である。
図１０において、Ｔｐは光源２０３が被写体を照射する照射光を発光する発光期間であり、Ｔｄは、光源２０３が照射光を発光してから、その照射光が被写体により反射した反射光が、受光部２０４に戻ってくるまでの遅延時間である。そして、第１露光期間は、光源２０３が照射光を発光する発光期間と同じタイミングとなっており、第２露光期間は、第１露光期間の終了時点から、発光期間Ｔｐが経過するまでのタイミングとなっている。
図１０において、ｑ１は、第１露光期間内における反射光による、受光部２０４を構成する一の画素における露光量を示し、ｑ２は、第２露光期間内における反射光による、その一の画素における露光量を示す。
光源２０３による照射光の発光と、受光部２０４による露光とを、図１０に示されるタイミングで行うことで、受光部２０４を構成する各画素における被写体までの距離ｄは、光速をｃとして、次式（式１）で表すことができる。
ｄ＝ｃ×Ｔｐ／２×ｑ１／（ｑ１＋ｑ２） …式１
このため、信号処理部２３０は、式１を利用することで、列処理部２２０により生成された撮像信号に基づいて、被写体までの距離を算出することができる。
再び図９に戻って、測距撮像装置１Ｂの構成についての説明を続ける。
出力インターフェース部２４０は、信号処理部２３０により生成された距離信号と輝度信号とを外部に出力する。
ＰＬＬ２５０は、外部から入力されるクロックを、適宜逓倍、分周して、タイミング制御部１００Ａに供給する。
上記構成の測距撮像装置１Ｃによると、実施の形態１に係る測距撮像装置１の場合と同様に、発光タイミング及び露光タイミングの変動を、精度よく抑制することができる。このため、上記構成の測距撮像装置１Ｃによると、精度よく測距することができる。
なお、測距撮像装置１Ｃは、図９に示すように、半導体チップ３００の外部に露光駆動部２０２を備える構成であるとして説明した。これに対して、測距撮像装置１Ｃは、例えば、図１１に示すように、露光駆動部２０２が半導体チップ３００に集積される構成であっても構わない。
（補足）
以上、本開示に係る測距撮像装置について、実施の形態１～実施の形態３に基づいて説明したが、本開示は、これら実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれる。
（１）実施の形態１において、測距撮像装置１は、タイミング制御部１００と、位相調整回路２と、光源駆動部２０１と、露光駆動部２０２と、光源２０３と、受光部２０４とを備えるとして説明した。しかしながら、測距撮像装置１は、これら構成要素全てを内部に含む構成に限定されない。測距撮像装置１は、少なくとも、タイミング制御部１００と、受光部２０４と、位相調整回路２とを内部に含む構成であれば、光源２０３と光源駆動部２０１とを、外部に備える構成であっても構わない。
（２）実施の形態１において、測距撮像装置１は、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとを備え、発光開始のタイミングの変動と、発光停止のタイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置１は、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとのいずれか一方を備え、発光開始のタイミングの変動と、発光停止のタイミングの変動とのいずれか一方を精度よく抑制する構成であっても構わない。
また、実施の形態１において、測距撮像装置１は、第３のＤＬＬ回路８Ａと第４のＤＬＬ回路８Ｂとを備え、露光開始のタイミングの変動と、露光停止のタイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置１は、第３のＤＬＬ回路８Ａと第４のＤＬＬ回路８Ｂとのいずれか一方を備え、露光開始のタイミングの変動と、露光停止のタイミングの変動とのいずれか一方を精度よく抑制する構成であっても構わない。
また、実施の形態１において、測距撮像装置１は、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂと第３のＤＬＬ回路８Ａと第４のＤＬＬ回路８Ｂとを備え、発光タイミングの変動と、露光タイミングの変動とを精度よく抑制するとして説明した。これに対して他の一例として、測距撮像装置１は、第１のＤＬＬ回路５Ａと第２のＤＬＬ回路５Ｂとを備え、発光タイミングの変動を精度よく抑制する構成であっても構わないし、第３のＤＬＬ回路８Ａと第４のＤＬＬ回路８Ｂとを備え、露光タイミングの変動を精度よく抑制する構成であっても構わない。
（３）実施の形態１において、固定遅延素子３２Ａは、可変遅延素子３１Ａのレプリカ回路であるとして説明した。しかしながら、固定遅延素子３２Ａは、遅延時間が、可変遅延素子３１Ａの最小の遅延時間又は最大の遅延時間で固定された遅延素子であれば、必ずしも、可変遅延素子３１Ａのレプリカ回路に限定される必要はない。
本開示に係る測距撮像装置は、被写体までの距離を計測する装置等に広く利用可能である。
１、１Ａ、１Ｂ 測距撮像装置
２ 位相調整回路
３ 第１のエッジ統合回路
４ 第１のエッジ分離回路
５Ａ 第１のＤＬＬ回路
５Ｂ 第２のＤＬＬ回路
６ 第２のエッジ統合回路
７ 第２のエッジ分離回路
８Ａ 第３のＤＬＬ回路
８Ｂ 第４のＤＬＬ回路
２２Ａ シフトレジスタ
２３Ａ、２３Ｂ、３３Ａ 位相比較回路
２４Ａ、２４Ｂ チャージポンプ
２５Ａ、２５Ｂ ループフィルタ
２６Ａ、２６Ｂ 遅延調整回路
２７Ａ マスク信号生成回路
２８Ａ 遮断スイッチ
３１Ａ 可変遅延素子
３２Ａ 固定遅延素子
３４ バッファ
３５、３６ 可変電流源
３７、３８ 固定電流源
１００、１００Ａ タイミング制御部
１０１Ａ 第１タイミング信号
１０１Ｂ 第２タイミング信号
１０２Ａ 第３タイミング信号
１０２Ｂ 第４タイミング信号
１０３ 第１フィードバック信号
１０４ 発光制御信号
１０５ 第２フィードバック信号
１０６ 露光制御信号
１０７Ａ 第１位相参照信号
１０７Ｂ 第２位相参照信号
１１０ 撮像制御部
１１１Ａ 第１エッジ分離信号
１１１Ｂ 第２エッジ分離信号
１１２Ａ 第３エッジ分離信号
１１２Ｂ 第４エッジ分離信号
２０１ 光源駆動部
２０２ 露光駆動部
２０３ 光源
２０４ 受光部
２０５ 光電変換部
２１０ 垂直走査部
２２０ 列処理部
２３０ 信号処理部
２４０ 出力インターフェース部
２５０ ＰＬＬ部

Claims (10)

  1. １以上のタイミング信号を出力するタイミング制御部と、
    光源から発せられた光の、被写体による反射光を受光し、前記被写体までの測距に用いられる信号を出力する受光部と、
    前記１以上のタイミング信号に基づいて、前記光源から前記被写体に光を発するために用いる発光制御信号と、前記受光部による露光を開始させるために用いる露光制御信号との少なくとも一方の信号を出力する位相調整回路と、を備え、
    前記位相調整回路は、前記１以上のタイミング信号の少なくとも１つに対する、前記少なくとも一方の信号の立ち上がりエッジと立ち下がりエッジとの少なくとも一方の位相を決定する１以上のＤＬＬ（Ｄｅｌａｙ－Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を有する
    測距撮像装置。
  2. 前記１以上のＤＬＬ回路には、前記少なくとも一方の信号の立ち上がりエッジの位相を決定する第１のＤＬＬ回路と、前記少なくとも一方の信号の立ち下がりエッジの位相を決定する第２のＤＬＬ回路と、が含まれ、
    前記位相調整回路は、更に、前記第１のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第２のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記少なくとも一方の信号を出力する第１のエッジ統合回路を含む
    請求項１に記載の測距撮像装置。
  3. 前記第１のＤＬＬ回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、
    前記第２のＤＬＬ回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、
    前記１以上のＤＬＬ回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第３のＤＬＬ回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第４のＤＬＬ回路と、が含まれ、
    前記１以上のタイミング信号には、第１タイミング信号と第２タイミング信号と第３タイミング信号と第４タイミング信号とが含まれ、
    前記位相調整回路は、更に、
    前記光源を駆動する光源駆動部から出力される第１フィードバック信号を、当該第１フィードバック信号の立ち上がりエッジに同期した第１エッジ分離信号と、当該第１フィードバック信号の立ち下がりエッジに同期した第２エッジ分離信号とに分離する第１のエッジ分離回路と、
    前記受光部を駆動する露光駆動部から出力される第２フィードバック信号を、当該第２フィードバック信号の立ち上がりエッジに同期した第３エッジ分離信号と、当該第２フィードバック信号の立ち下がりエッジに同期した第４エッジ分離信号とに分離する第２のエッジ分離回路と、を有し、
    前記第１のＤＬＬ回路は、前記第１タイミング信号と前記第１エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、
    前記第２のＤＬＬ回路は、前記第２タイミング信号と前記第２エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、
    前記第３のＤＬＬ回路は、前記第３タイミング信号と前記第３エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、
    前記第４のＤＬＬ回路は、前記第４タイミング信号と前記第４エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、
    前記第１のエッジ統合回路は、前記発光制御信号を出力し、
    前記位相調整回路は、更に、前記第３のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第４のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第２のエッジ統合回路を含む
    請求項２に記載の測距撮像装置。
  4. 前記光源駆動部と前記露光駆動部とを備える
    請求項３に記載の測距撮像装置。
  5. 前記第１のＤＬＬ回路は、前記発光制御信号の立ち上がりエッジの位相を決定し、
    前記第２のＤＬＬ回路は、前記発光制御信号の立ち下がりエッジの位相を決定し、
    前記１以上のＤＬＬ回路には、更に、前記露光制御信号の立ち上がりエッジの位相を決定する第３のＤＬＬ回路と、前記露光制御信号の立ち下がりエッジの位相を決定する第４のＤＬＬ回路と、が含まれ、
    前記１以上のタイミング信号には、第１タイミング信号と第２タイミング信号と第３タイミング信号と第４タイミング信号とが含まれ、
    前記位相調整回路は、更に、
    前記光源から発せられた光を直接受光する光電変換部から出力される第１フィードバック信号を、当該第１フィードバック信号の立ち上がりエッジに同期した第１エッジ分離信号と、当該第１フィードバック信号の立ち下がりエッジに同期した第２エッジ分離信号とに分離する第１のエッジ分離回路と、
    前記受光部を駆動する露光駆動部から出力される第２フィードバック信号を、当該第２フィードバック信号の立ち上がりエッジに同期した第３エッジ分離信号と、当該第２フィードバック信号の立ち下がりエッジに同期した第４エッジ分離信号とに分離する第２のエッジ分離回路と、を有し、
    前記第１のＤＬＬ回路は、前記第１タイミング信号と前記第１エッジ分離信号とを比較して前記発光制御信号の立ち上がりエッジの位相を決定し、
    前記第２のＤＬＬ回路は、前記第２タイミング信号と前記第２エッジ分離信号とを比較して前記発光制御信号の立ち下がりエッジの位相を決定し、
    前記第３のＤＬＬ回路は、前記第３タイミング信号と前記第３エッジ分離信号とを比較して前記露光制御信号の立ち上がりエッジの位相を決定し、
    前記第４のＤＬＬ回路は、前記第４タイミング信号と前記第４エッジ分離信号とを比較して前記露光制御信号の立ち下がりエッジの位相を決定し、
    前記第１のエッジ統合回路は、前記発光制御信号を出力し、
    前記位相調整回路は、更に、前記第３のＤＬＬ回路により位相が決定された立ち上がりエッジと、前記第４のＤＬＬ回路により位相が決定された立ち下がりエッジとを合成して、前記露光制御信号を出力する第２のエッジ統合回路を含む
    請求項２に記載の測距撮像装置。
  6. 前記光電変換部と前記露光駆動部とを備える
    請求項５に記載の測距撮像装置。
  7. 前記１以上のＤＬＬ回路の少なくとも１つは、
    前記１以上のタイミング信号の少なくとも１つのタイミング信号を遅延させるシフトレジスタを有し、当該シフトレジスタにより遅延された前記少なくとも１つのタイミング信号に基づいて、前記前記少なくとも一方の信号を出力する
    請求項１から請求項６のいずれか１項に記載の測距撮像装置。
  8. 前記１以上のＤＬＬ回路の少なくとも１つは、
    ループフィルタと、
    前記ループフィルタに電圧を供給するチャージポンプと、
    前記ループフィルタと前記チャージポンプとの間の電気的接続を、接続状態と非接続状態とのいずれかに切り替える遮断スイッチと、を有する
    請求項１から請求項７のいずれか１項に記載の測距撮像装置。
  9. 前記１以上のＤＬＬ回路の少なくとも１つは、
    可変遅延素子と、
    前記可変遅延素子に入力される信号が入力される固定遅延素子と、
    前記可変遅延素子の出力と前記固定遅延素子の出力とを比較して、前記可変遅延素子の出力と前記固定遅延素子の出力との位相差が所定の条件を満たす場合に所定の信号を出力する位相比較回路と、を有する
    請求項１から請求項８のいずれか１項に記載の測距撮像装置。
  10. 前記タイミング制御部と前記受光部と前記位相調整回路とが１つの半導体チップに含まれる
    請求項１から請求項９のいずれか１項に記載の測距撮像装置。
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