JP6912912B2 - 出力信号状態変更装置 - Google Patents
出力信号状態変更装置 Download PDFInfo
- Publication number
- JP6912912B2 JP6912912B2 JP2017056078A JP2017056078A JP6912912B2 JP 6912912 B2 JP6912912 B2 JP 6912912B2 JP 2017056078 A JP2017056078 A JP 2017056078A JP 2017056078 A JP2017056078 A JP 2017056078A JP 6912912 B2 JP6912912 B2 JP 6912912B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- clock
- count value
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000000737 periodic effect Effects 0.000 claims description 42
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 description 21
- 230000004048 modification Effects 0.000 description 19
- 238000012986 modification Methods 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 17
- 238000003786 synthesis reaction Methods 0.000 description 17
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Landscapes
- Pulse Circuits (AREA)
Description
クロック信号出力部は、前記第1の周期より短い第2の周期でクロック信号を出力すると共に、前記クロック信号を出力するタイミングを変更することができ且つ前記タイミングが変更された場合、変更されたタイミングから前記第2の周期で前記クロック信号を出力する。
請求項5に記載の出力信号状態変更装置は、請求項6のように、前記複数の第1の周期の各々で、複数の前記比較器の各々から出力される前記一致信号の中から、各第1の周期に対応する前記比較器から出力される前記一致信号のみが通過する通過回路を備え、前記変更部は、前記通過回路から前記一致信号が通過した時に、前記出力信号の状態を他方の状態に変更するようにしてもよい。
(第1の実施の形態)
図1には、出力信号状態変更装置の1例であるパルス生成装置のブロック図が示されている。図2には、詳細には後述するパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートが示されている。
クロック生成部18は、スイッチング周期TSWの開始時から原クロック信号を順に一定期間遅延させた複数のタイミングの各々で信号を出力する複数の遅延素子18N1、18N2、18N3・・・と、原クロック信号と、複数の遅延素子18N1、18N2、18N3・・・の各々から出力された信号との中から信号を選択し、選択した信号の出力されたタイミングから、第2の周期Taでクロック信号を出力する選択出力器18Mとを備えている。
なお、所望のパルス幅は、所定時間の1例であり、パルス幅指令値kは、時間指示信号の1例である。
演算部14は、パルス幅指令値kが入力されると、パルス幅指令値kに基づいて、所望のパルス幅を第2の周期Ta(図2(C)も参照)で除し、商と余りとを求める。演算部14は、商に対応するカウント値(第2のカウント値)を比較器22に出力する。
図2(A)〜図2(G)にはそれぞれ、原クロック信号、周期パルス生成部12から周期パルス、クロック生成部18からのクロック信号、位相量指令値が定める時間φ、カウンタ20からのカウント値の信号、比較器22からの立ち下げ指示信号、合成回路24からの生成パルスのタイミングを示すタイミングチャートが示されている。
以上説明したように本実施の形態では、位相同期回路ではなく、スイッチング周期TSWより短い第2の周期Taでクロック信号を出力すると共に、クロック信号を出力するタイミングを変更することができるクロック生成部18を備えている。所望のパルス幅を指示するパルス幅指令値kに基づいて、クロック信号のカウント値が、スイッチング周期TSWの開始時から所望のパルス幅の時間が経過した時に、所望のパルス幅の時間に基づくカウント値となるように、クロック信号が出力されるタイミングが変更されるようにクロック生成部18を制御する。そして、クロック信号のカウント値が所望のパルス幅の時間に基づくカウント値となった時に、立ち上がりの状態の生成パルスを立ち下りの状態に変更する。よって、所望のパルス幅の時に、生成パルスを精度よく立ち下りの状態にすることができる。従って、安定しデューティ比の生成パルスを生成することができる。よって、緻密で複雑にモータを制御することが可能になる。
次に、本発明の第2の実施の形態を説明する。第2の実施の形態の構成は、第1の実施の形態の構成と同様な部分であるので、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。
次に、本発明の第3の実施の形態を説明する。第3の実施の形態の構成は、第2の実施の形態の構成と同様な部分であるので、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。
これに対し、本実施の形態の第1クロックカウンタ20A及び第2クロックカウンタ20Bは、200個までカウントすると、カウント値を0にリセットする。第1クロックカウンタ20A及び第2クロックカウンタ20Bは互いに、1スイッチング周期ずれて0からカウントし始めるように設定されている。なお、パルス数指令値は、0〜100の何れかである点は、第2の実施の形態と同じである。
(第1の変形例)
次に、本発明の第1の変形例を説明する。本変形例の構成は、第3の実施の形態の構成とほぼ同様であり、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。
クロック生成部(18、18A、18B)では、位相量指令値が入力された選択出力器18Mが、位相量指令値が定める時間φ(図2(D参照)分、スイッチング周期の開始時から経過する時に出力される信号として、原クロック信号と、複数の遅延素子18N1、18N2、18N3・・・の各々から出力された信号との中から選択し、選択した信号の選択出力器18Mに出力されたタイミングから、第2の周期Taでクロック信号を、カウンタ20に出力する。本発明はこれに限定されない。例えば、クロックの位相量の変更には、FPGAデバイスのクロックジェネレータに搭載されている位相調整機能を用いて行うようにしてもよい。位相調整機能は、クロック生成部(18、18A、18B)の内部周波数に応じた位相ステップごとのシーケンスによって位相を変更し、目標の位相指令値になるまで、位相ステップのシーケンスを繰り返すことにより、行う。これによって、クロック生成部(18、18A、18B)では、目標の周期と位相を有するクロックを生成することができる。
第2の実施の形態、第3の実施の形態、及び第1の変形例では、第1クロック信号用の第1クロック生成部18A、第1クロックカウンタ20A、及び第1クロック比較器22Aと、第2クロック信号用の第2クロック生成部18B、第2クロックカウンタ20B、及び第2クロック比較器22Bとを備えている。第2の実施の形態、第3の実施の形態、及び第1の変形例では、第1のスイッチング周期N1(N11、N12,N13・・・)用のパルス幅指令値k1(k11、k12、k13・・・)と第2のスイッチング周期N2(N21,N22,N23・・・)用のパルス幅指令値k2(k21、k22、k23・・・)とがスイッチング周期で入力される。本発明はこれに限定されない。
例えば、あるスイッチング周期の開始時に、第1クロックカウンタが1からカウントし始める場合には、第2クロックカウンタは、101からカウントし始め、第3クロックカウンタは、201からカウントし始めるように、設定されている。なお、パルス数指令値は、0〜100の何れかである点は、第2の実施の形態と同じである。
各例のカウンタは、所定値になった時に自身でリセットするようにしているが、原クロック信号等に基づいて所定のタイミングでリセットをカウンタに出力するようにしてもよい。
14 演算部
16 位相調整制御部
18 クロック生成部
18A クロック生成部
18B クロック生成部
18M 選択出力器
18N1〜N3 遅延素子
20 カウンタ
20A 第1クロックカウンタ
20B 第2クロックカウンタ
22 比較器
22A 第1クロック比較器
22B 第2クロック比較器
24 合成回路
42 同期パルスカウンタ
Claims (7)
- 原クロック信号の第1の周期で周期信号を出力する周期信号出力部と、
前記第1の周期より短い第2の周期でクロック信号を出力すると共に、前記クロック信号を出力するタイミングを変更することができ且つ前記タイミングが変更された場合、変更されたタイミングから前記第2の周期で前記クロック信号を出力するクロック信号出力部と、
前記第2の周期で出力された前記クロック信号をカウントするカウンタと、
前記カウンタによる前記クロック信号の第1のカウント値と、前記第1の周期よりも短い所定時間を指示する時間指示信号に基づいて定められる前記所定時間に基づく前記クロック信号の第2のカウント値とを比較する比較器と、
前記周期信号が出力されたタイミングで、出力信号の状態を、立ち上がり状態及び立ち下がり状態の一方の状態に変更し、前記比較器により前記第1のカウント値と前記第2のカウント値とが一致するとの比較結果が生じた時に、前記出力信号の状態を他方の状態に変更する変更部と、
を備える出力信号状態変更装置。 - 前記第2のカウント値として、前記所定時間を前記第2の周期の時間で除して得た商を使用するように、前記比較器を制御する制御部を更に備える、
請求項1に記載の出力信号状態変更装置。 - 前記制御部は、前記所定時間を前記第2の周期の時間で除して余りが生ずる場合に、前記第1の周期の開始時後の最初の前記クロック信号が、前記余りに対応する時間分、前記第1の周期の開始時から遅延するように、前記クロック信号出力部を制御する、
請求項2に記載の出力信号状態変更装置。 - 前記クロック信号出力部は、
前記第1の周期の開始時から前記原クロック信号を順に一定期間遅延させた複数のタイミングの各々で信号を出力する複数の遅延素子と、
前記原クロック信号と、前記複数の遅延素子の各々から出力された信号との中から信号を選択し、選択した信号の出力されたタイミングから、前記第2の周期で前記クロック信号を出力する選択出力器と、
を備え、
前記制御部は、前記比較器を制御する演算部と、前記選択出力器を制御する位相調整制御部とを備え、
前記制御部の前記位相調整制御部は、前記選択出力器に接続され、
前記選択出力器は、第1の入力端子と複数の第2の入力端子とを備え、
前記複数の遅延素子の中の前記原クロック信号が入力される遅延素子の入力端子は、前記選択出力器の前記第1の入力端子に、前記原クロック信号が入力されるための信号線を介して、接続され、
前記複数の遅延素子の各々の出力端子と前記選択出力器の前記複数の第2の入力端子の各々とは、前記信号の各々の信号線を介して、接続されている、
請求項3に記載の出力信号状態変更装置。 - 複数の前記第1の周期の各々に対応する、複数の前記クロック信号出力部、複数の前記カウンタ、及び複数の前記比較器を備え、
前記時間指示信号は、複数の前記第1の周期の各々での前記所定時間を指示し、
複数の前記比較器の各々は、前記第1のカウント値と、自身に対応する前記所定時間に基づく前記第2のカウント値とを比較し、前記第1のカウント値と前記第2のカウント値とが一致する時に、前記第1のカウント値と前記第2のカウント値とが一致することを示す一致信号を出力し、
前記変更部は、前記複数の第1の周期の各々で、各第1の周期に対応する前記比較器により前記一致信号が出力された時に、前記出力信号の状態を他方の状態に変更する、
請求項1〜請求項4の何れか1項に記載の出力信号状態変更装置。 - 前記複数の第1の周期の各々で、複数の前記比較器の各々から出力される前記一致信号の中から、各第1の周期に対応する前記比較器から出力される前記一致信号のみが通過する通過回路を備え、
前記変更部は、前記通過回路から前記一致信号が通過した時に、前記出力信号の状態を他方の状態に変更する、
請求項5に記載の出力信号状態変更装置。 - 複数の前記カウンタの各々は、自身に対応する第1の周期の開始時にカウント値をリセットし、次の自身に対応する第1の周期の開始時まで前記クロック信号をカウントし、
前記第2のカウント値は、前記第1の周期における前記第1のカウント値の最大値以下の値である、
請求項5に記載の出力信号状態変更装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017056078A JP6912912B2 (ja) | 2017-03-22 | 2017-03-22 | 出力信号状態変更装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017056078A JP6912912B2 (ja) | 2017-03-22 | 2017-03-22 | 出力信号状態変更装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018160754A JP2018160754A (ja) | 2018-10-11 |
JP6912912B2 true JP6912912B2 (ja) | 2021-08-04 |
Family
ID=63796864
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017056078A Active JP6912912B2 (ja) | 2017-03-22 | 2017-03-22 | 出力信号状態変更装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6912912B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3817958B2 (ja) * | 1999-03-16 | 2006-09-06 | セイコーエプソン株式会社 | Pwm制御回路、マイクロコンピュータ、及び電子機器 |
US7288977B2 (en) * | 2005-01-21 | 2007-10-30 | Freescale Semiconductor, Inc. | High resolution pulse width modulator |
JP5165463B2 (ja) * | 2008-05-28 | 2013-03-21 | ルネサスエレクトロニクス株式会社 | Pwm制御装置及びパルス波形制御方法 |
-
2017
- 2017-03-22 JP JP2017056078A patent/JP6912912B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018160754A (ja) | 2018-10-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4536610B2 (ja) | 半導体試験装置 | |
US20090141774A1 (en) | Spread spectrum clock generator capable of frequency modulation with high accuracy | |
US9647642B2 (en) | Clock phase adjustment mechanism of a ring oscillator using a phase control signal | |
US9490788B2 (en) | Semiconductor device | |
US8400103B2 (en) | Clock signal generator | |
JP6826612B2 (ja) | パルス周波数制御回路、マイコン、dcdcコンバータ、及びパルス周波数制御方法 | |
JP3039781B1 (ja) | タイマ回路 | |
JP6912912B2 (ja) | 出力信号状態変更装置 | |
CN111106826B (zh) | 时脉产生电路及其时脉调整方法 | |
JP2004032586A (ja) | 逓倍pll回路 | |
JP4050303B2 (ja) | フェイズ・ロックド・ループ(pll)回路及びその位相同期方法及びその動作解析方法 | |
JP6317550B2 (ja) | Emi対策回路 | |
JP4520380B2 (ja) | クロック生成回路 | |
JP2002280881A (ja) | 逓倍クロック発生回路 | |
JP2022052823A (ja) | Dll回路及び測距センサ | |
JP6950172B2 (ja) | スペクトラム拡散クロック発生回路 | |
JP7113788B2 (ja) | 位相同期回路 | |
JP2006303794A (ja) | デジタル制御型位相合成回路システム | |
KR100705514B1 (ko) | 고리형 가변 지연기를 이용한 디엘엘 기반 주파수 합성장치 및 방법 | |
JP4750739B2 (ja) | 位相同期回路 | |
JP2018007033A (ja) | パルス生成装置及び方法 | |
JP2009089407A (ja) | クロック発生回路 | |
JP2003029964A (ja) | 乱数発生装置 | |
JP2011049877A (ja) | クロック信号制御回路及びクロック信号制御方法 | |
JP2007110762A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210127 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20210402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20210629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20210709 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6912912 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |