JP2007110762A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2007110762A JP2007110762A JP2007005932A JP2007005932A JP2007110762A JP 2007110762 A JP2007110762 A JP 2007110762A JP 2007005932 A JP2007005932 A JP 2007005932A JP 2007005932 A JP2007005932 A JP 2007005932A JP 2007110762 A JP2007110762 A JP 2007110762A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- delay
- phase
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【解決手段】外部入力信号の入力に対して入力信号と位相同期した出力信号を出力する入力−出力間での信号位相調整機能を備えた半導体装置において、外部からの入力信号である第1信号と入力信号を所定の遅延量で遅延させてなる第2信号との間で位相の同期をとる位相調整手段と、装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を設ける。
【選択図】図1
Description
また、入力信号を上記制御信号に基づき決定される遅延量で遅延させる遅延手段と、第1信号と遅延手段を経由した第2信号とが入力され、両信号間の位相を比較する位相比較手段と、該位相比較手段による比較結果に基づき、上記遅延手段へ供給する制御信号を生成する制御信号生成手段とが設けられ、上記制御信号生成手段により生成された制御信号に基づき、装置内部から外部への出力信号に対して付与される遅延量を調整するため、遅延手段で設定される遅延量をあらわす制御信号を用いて、出力信号に対する遅延調整を容易かつ正確に行うことができる。
更に、遅延手段の出力側と上記位相比較手段の入力側との間に、入力される信号に対して所定の遅延量を付与する遅延素子が交換可能に取り付けられ、第2信号に対して付与される遅延量が可変であるため、上記遅延手段にて設定される遅延量が、遅延設定素子により任意に設定可能となる。
なお、これら「可変遅延線回路」,「位相比較器」,「可変遅延線制御回路」は、それぞれ、特許請求の範囲に記載の「遅延手段」,「位相比較手段」,「制御信号生成手段」に該当する。
また、選択器3cは、可変遅延線制御回路5から送られてくる制御信号に基づき、遅延線のうちの1本を選択し、信号を遅延させずに若しくは所定時間だけ遅延させた上で出力する。
同様にして、外部遅延設定素子20による遅延時間をT3に変更すると、外部入力信号と出力信号との間で位相が一致した時点での可変遅延線回路3による遅延時間は、R−T3となり、また、このときの可変遅延線制御回路5から可変遅延線回路3へ送信される制御信号の状態は、S[R‐T3]となる。
なお、この「出力データ用可変遅延線回路」は、特許請求の範囲に記載の「出力信号遅延手段」に該当する。
なお、図1では、出力データ用可変遅延線回路12の出力側で、外部端子k1に接続する出力信号ラインが1本のみ示されているが、これに限定されることなく、必要に応じて、複数の出力信号ラインを備えた出力データ用可変遅延線回路を用いてもよい。
なお、この「入力データ用可変遅延線回路」は、特許請求の範囲に記載の「入力信号遅延手段」に該当する。
なお、図6では、入力データ用可変遅延線回路32の入力側で、外部端子a2に接続する入力データラインが1本のみ示されているが、これに限定されることなく、必要に応じて、複数の入力データラインを備えた入力データ用可変遅延線回路を用いてもよい。
3a…遅延線
3b…遅延素子
3c…選択器
4…位相比較器
5…可変遅延線制御回路
10,30…半導体装置
11…内部回路
12…出力データ用可変遅延線回路
20…遅延設定素子
32…入力データ用可変遅延線回路
Claims (3)
- 外部入力信号の入力に対して該入力信号と位相同期した出力信号を出力する入力―出力間での信号位相調整機能を備えた半導体装置において、
外部からの入力信号である第1信号と該入力信号を所定の遅延量で遅延させてなる第2信号との間で位相の同期をとる位相調整手段と、
装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を有しており、
上記位相調整手段が、入力信号を上記制御信号に基づき決定される遅延量で遅延させる遅延手段と、上記第1信号と遅延手段を経由した第2信号とが入力され、両信号間の位相を比較する位相比較手段と、該位相比較手段による比較結果に基づき、上記遅延手段へ供給する制御信号を生成する制御信号生成手段とを有するとともに、
上記出力信号遅延手段が、上記制御信号生成手段により生成された制御信号に基づき、装置内部から外部への上記出力信号に対して付与される遅延量を調整し、
更に、上記遅延手段の出力側と上記位相比較手段の入力側との間に、入力される信号に対して所定の遅延量を付与する遅延素子が交換可能に取り付けられ、上記第2信号に対して付与される遅延量が可変であることを特徴とする半導体装置。 - 上記出力信号遅延手段が、上記位相調整手段における遅延手段と同じ構成を備えた遅延手段を有しており、該遅延手段は、上記制御信号生成手段により生成された制御信号に基づき、外部への出力信号に対して付加する遅延量を調整することを特徴とする請求項1記載の半導体装置。
- 更に、装置外部から内部への入力信号を遅延させる入力信号遅延手段であって、上記位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、上記入力信号に対して付与される遅延量を調整する入力信号遅延手段を有していることを特徴とする請求項1又は2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007005932A JP2007110762A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007005932A JP2007110762A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002070027A Division JP2003273728A (ja) | 2002-03-14 | 2002-03-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007110762A true JP2007110762A (ja) | 2007-04-26 |
Family
ID=38036179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007005932A Pending JP2007110762A (ja) | 2007-01-15 | 2007-01-15 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2007110762A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010011140A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Microelectronics Ltd | デジタルdll回路及び半導体装置 |
Citations (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59161715U (ja) * | 1984-03-01 | 1984-10-30 | 株式会社東芝 | Fm−mpx復調器用集積回路 |
JPS60113515A (ja) * | 1983-11-24 | 1985-06-20 | Mitsubishi Electric Corp | リセツト信号発生装置 |
JPS61234103A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electric Ind Co Ltd | 発振回路 |
JPS6369314A (ja) * | 1986-09-11 | 1988-03-29 | Sony Corp | Cmos回路を用いた可変遅延装置 |
JPS63125424U (ja) * | 1987-02-05 | 1988-08-16 | ||
JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
JPH0446196A (ja) * | 1990-06-13 | 1992-02-17 | Kuraray Co Ltd | 抗原蛋白質およびそれをコードしているdna断片 |
JPH0946197A (ja) * | 1995-07-28 | 1997-02-14 | Ando Electric Co Ltd | 可変遅延回路 |
JPH0946196A (ja) * | 1995-07-28 | 1997-02-14 | Ando Electric Co Ltd | 可変遅延回路 |
JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
JPH10145191A (ja) * | 1996-11-11 | 1998-05-29 | Toshiba Microelectron Corp | 逓倍回路及び半導体集積回路装置 |
JPH10269773A (ja) * | 1997-03-21 | 1998-10-09 | Fujitsu Ltd | 半導体集積回路 |
JPH1165699A (ja) * | 1997-06-13 | 1999-03-09 | Toshiba Microelectron Corp | 半導体集積回路装置 |
JPH1188153A (ja) * | 1997-09-03 | 1999-03-30 | Nec Corp | ディジタルdll回路 |
JPH11261408A (ja) * | 1998-01-08 | 1999-09-24 | Fujitsu Ltd | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
JP2000091896A (ja) * | 1998-09-17 | 2000-03-31 | Nec Corp | 遅延調整装置 |
JP2000183172A (ja) * | 1998-12-16 | 2000-06-30 | Oki Micro Design Co Ltd | 半導体装置 |
JP2000307347A (ja) * | 1990-06-07 | 2000-11-02 | Oki Electric Ind Co Ltd | 半導体回路 |
JP2001060391A (ja) * | 1999-08-20 | 2001-03-06 | Mitsubishi Electric Corp | 半導体装置 |
-
2007
- 2007-01-15 JP JP2007005932A patent/JP2007110762A/ja active Pending
Patent Citations (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60113515A (ja) * | 1983-11-24 | 1985-06-20 | Mitsubishi Electric Corp | リセツト信号発生装置 |
JPS59161715U (ja) * | 1984-03-01 | 1984-10-30 | 株式会社東芝 | Fm−mpx復調器用集積回路 |
JPS61234103A (ja) * | 1985-04-10 | 1986-10-18 | Matsushita Electric Ind Co Ltd | 発振回路 |
JPS6369314A (ja) * | 1986-09-11 | 1988-03-29 | Sony Corp | Cmos回路を用いた可変遅延装置 |
JPS63125424U (ja) * | 1987-02-05 | 1988-08-16 | ||
JPH02296410A (ja) * | 1989-05-11 | 1990-12-07 | Mitsubishi Electric Corp | 遅延回路 |
JP2000307347A (ja) * | 1990-06-07 | 2000-11-02 | Oki Electric Ind Co Ltd | 半導体回路 |
JPH0446196A (ja) * | 1990-06-13 | 1992-02-17 | Kuraray Co Ltd | 抗原蛋白質およびそれをコードしているdna断片 |
JPH0946196A (ja) * | 1995-07-28 | 1997-02-14 | Ando Electric Co Ltd | 可変遅延回路 |
JPH0946197A (ja) * | 1995-07-28 | 1997-02-14 | Ando Electric Co Ltd | 可変遅延回路 |
JPH10117142A (ja) * | 1996-10-11 | 1998-05-06 | Fujitsu Ltd | 位相同期ループ回路および半導体集積回路 |
JPH10145191A (ja) * | 1996-11-11 | 1998-05-29 | Toshiba Microelectron Corp | 逓倍回路及び半導体集積回路装置 |
JPH10269773A (ja) * | 1997-03-21 | 1998-10-09 | Fujitsu Ltd | 半導体集積回路 |
JPH1165699A (ja) * | 1997-06-13 | 1999-03-09 | Toshiba Microelectron Corp | 半導体集積回路装置 |
JPH1188153A (ja) * | 1997-09-03 | 1999-03-30 | Nec Corp | ディジタルdll回路 |
JPH11261408A (ja) * | 1998-01-08 | 1999-09-24 | Fujitsu Ltd | 位相インターポレータ、タイミング信号発生回路、および、該タイミング信号発生回路が適用される半導体集積回路装置並びに半導体集積回路システム |
JP2000091896A (ja) * | 1998-09-17 | 2000-03-31 | Nec Corp | 遅延調整装置 |
JP2000183172A (ja) * | 1998-12-16 | 2000-06-30 | Oki Micro Design Co Ltd | 半導体装置 |
JP2001060391A (ja) * | 1999-08-20 | 2001-03-06 | Mitsubishi Electric Corp | 半導体装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010011140A (ja) * | 2008-06-27 | 2010-01-14 | Fujitsu Microelectronics Ltd | デジタルdll回路及び半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4416580B2 (ja) | 遅延制御装置 | |
US7535270B2 (en) | Semiconductor memory device | |
KR100937949B1 (ko) | 지연 고정 루프 회로 | |
US6882196B2 (en) | Duty cycle corrector | |
JP6242228B2 (ja) | クロック生成方法およびクロック生成回路 | |
US20140002156A1 (en) | Duty cycle correction within an integrated circuit | |
JP6990313B2 (ja) | 半導体集積回路 | |
JP4247008B2 (ja) | 半導体メモリ装置 | |
EP2122625B1 (en) | Digital data buffer | |
KR100408727B1 (ko) | 클럭 동기 장치 | |
JP2008217947A (ja) | 半導体記憶装置 | |
JP2005018739A (ja) | 遅延固定ループ及び遅延固定ループにおけるクロック遅延固定方法 | |
KR100839499B1 (ko) | 딜레이 제어 장치 및 방법 | |
JP2010273132A (ja) | タイミング調整回路、タイミング調整方法及び補正値算出方法 | |
JP7393079B2 (ja) | 半導体装置 | |
JP2015162052A (ja) | デューティ補正装置ならびにデューティ補正方法 | |
JP2008172574A (ja) | クロック位相シフト回路 | |
JP2007110762A (ja) | 半導体装置 | |
US8139697B2 (en) | Sampling method and data recovery circuit using the same | |
JP2003273728A (ja) | 半導体装置 | |
WO2010021131A1 (ja) | 試験装置および試験方法 | |
JP4940726B2 (ja) | クロック遅延補正回路 | |
KR20090121469A (ko) | 반도체 메모리 장치 | |
JP2007193658A (ja) | 半導体装置 | |
JP2005094597A (ja) | 遅延制御装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090310 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090508 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100204 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20101005 |