JPH10269773A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH10269773A
JPH10269773A JP9068804A JP6880497A JPH10269773A JP H10269773 A JPH10269773 A JP H10269773A JP 9068804 A JP9068804 A JP 9068804A JP 6880497 A JP6880497 A JP 6880497A JP H10269773 A JPH10269773 A JP H10269773A
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Abstract

(57)【要約】 【課題】出力データの出力タイミングを外部から供給さ
れる外部クロックに制御される半導体集積回路に関し、
データホールド時間のターゲットスペックを満足するこ
とができるようにする。 【解決手段】ＤＬＬ回路３１６による可変遅延回路９６
の制御により、データ出力回路１３からの出力データＤ
Ｑの出力タイミングをアクセスクロックＣＬＫ−Ａの立
ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ遅
延したタイミングとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データの出力タイ
ミングを外部から供給される外部クロックに制御される
半導体集積回路に関する。
【０００２】
【従来の技術】図１９はデータの出力タイミングを外部
から供給される外部クロックに制御される半導体集積回
路の一種である従来のシンクロナス・ダイナミック・ラ
ンダム・アクセス・メモリ（以下、ＳＤＲＡＭという）
の一例の要部を示す回路図である。
【０００３】図１９中、１はメモリセルが配列されてな
るセルアレイ部、２は外部から与えられるアドレス信号
を入力するためのアドレス信号入力端子群である。
【０００４】また、３はアドレス信号入力端子群２を介
して入力されるロウアドレス信号を増幅して相補化する
ロウアドレスバッファ、４はロウアドレスバッファ３か
ら出力される相補化されたロウアドレス信号をデコード
してセルアレイ部１のワード線の選択を行うロウデコー
ダである。
【０００５】また、５はアドレス信号入力端子群２を介
して入力されるコラムアドレス信号を増幅して相補化す
るコラムアドレスバッファ、６はコラムアドレスバッフ
ァ５から出力されたコラムアドレス信号をデコードして
コラム選択信号を出力するコラムデコーダである。
【０００６】また、７はセルアレイ部１から読み出され
たデータを増幅するセンスアンプが配列されてなるセン
スアンプ列、８はコラムデコーダ６から出力されるコラ
ム選択信号に基づいてコラムの選択を行うコラム選択回
路である。
【０００７】また、ＤＢ、／ＤＢはコラム選択回路８を
介して出力されるデータを伝送するデータバス、９はデ
ータバスＤＢ、／ＤＢ上のデータを増幅するデータバス
アンプ、１０はスイッチ回路（ＳＷ）である。
【０００８】また、１１はデータバスアンプからパイプ
ライン動作で出力されるデータを保持するデータ保持回
路、１２はスイッチ回路（ＳＷ）、１３はデータバス保
持回路１１に保持されたデータを順に出力するデータ出
力回路、１４はデータ入出力端子である。
【０００９】また、１５は外部クロックＣＬＫが印加さ
れる外部クロック入力端子、１６は外部クロック入力端
子１５を介して外部クロックＣＬＫを入力して内部クロ
ックi-clkを出力するクロック入力回路である。
【００１０】また、１７はクロック入力回路１６から出
力される内部クロックi-clkを入力してデータ出力回路
１３に供給すべき出力制御クロックo-clkを生成する出
力制御クロック生成回路、１８は出力制御クロックo-cl
kをデータ出力回路１３に伝送する出力制御クロック用
配線である。
【００１１】また、１９はクロックイネーブル信号ＣＫ
Ｅが印加されるクロックイネーブル信号入力端子、２０
はクロックイネーブル信号入力端子１９を介して入力さ
れるクロックイネーブル信号ＣＫＥを取り込み、クロッ
クサスペンド信号csuzを出力制御クロック生成回路１７
に対して出力するクロックイネーブル信号入力回路であ
る。
【００１２】図２０はデータ出力回路１３の構成を示す
回路図であり、図２０中、２３は出力制御クロックo-cl
kを反転するインバータ、２４はインバータ２３の出力
を反転するインバータである。
【００１３】また、ＤＡＴＡ１、ＤＡＴＡ２はデータ保
持回路１１から出力されるセルアレイ部１から読み出さ
れたデータを示す対をなすデータである。
【００１４】また、２５はＤＡＴＡ１の通過を制御する
伝送ゲート回路であり、２６はインバータ２３の出力に
よりオン、オフが制御されるｐＭＯＳトランジスタ、２
７はインバータ２４の出力によりオン、オフが制御され
るｎＭＯＳトランジスタである。
【００１５】また、２８はインバータ２９、３０をクロ
ス接続してなる、ＤＡＴＡ１をラッチするラッチ回路、
３１はラッチ回路２８の出力を反転するインバータ、３
２はインバータ３１の出力によりオン、オフが制御され
る出力用のｐＭＯＳトランジスタ、ＶＣＣＱはデータ出
力回路用の電源電圧である。
【００１６】また、３３はＤＡＴＡ２の通過を制御する
伝送ゲート回路であり、３４はインバータ２３の出力に
よりオン、オフが制御されるｐＭＯＳトランジスタ、３
５はインバータ２４の出力によりオン、オフが制御され
るｎＭＯＳトランジスタである。
【００１７】また、３６はインバータ３７、３８をクロ
ス接続してなる、ＤＡＴＡ２をラッチするラッチ回路、
３９はラッチ回路３６の出力を反転するインバータ、４
０はインバータ３９の出力によりオン、オフが制御され
る出力用のｎＭＯＳトランジスタである。
【００１８】このデータ出力回路１３においては、出力
制御クロックo-clk＝低電位（以下、Ｌレベルという）
の場合には伝送ゲート回路２５＝ＯＦＦ、伝送ゲート回
路３３＝ＯＦＦとなり、ＤＡＴＡ１、ＤＡＴＡ２の入力
は遮断される。
【００１９】この状態から、出力制御クロックo-clk＝
高電位（以下、Ｈレベルという）となると、伝送ゲート
回路２５＝ＯＮ、伝送ゲート回路３３＝ＯＮとなり、Ｄ
ＡＴＡ１、ＤＡＴＡ２が入力される。
【００２０】ここに、例えば、ＤＡＴＡ１＝Ｌレベル、
ＤＡＴＡ２＝Ｌレベルの場合には、インバータ２９の出
力＝Ｈレベル、インバータ３１の出力＝Ｌレベル、ｐＭ
ＯＳトランジスタ３２＝ＯＮ、インバータ３７の出力＝
Ｈレベル、インバータ３９の出力＝Ｌレベル、ｎＭＯＳ
トランジスタ４０＝ＯＦＦとなり、出力データＤＱとし
てＨレベルが出力される。
【００２１】これに対して、ＤＡＴＡ１＝Ｈレベル、Ｄ
ＡＴＡ２＝Ｈレベルの場合には、インバータ２９の出力
＝Ｌレベル、インバータ３１の出力＝Ｈレベル、ｐＭＯ
Ｓトランジスタ３２＝ＯＦＦ、インバータ３７の出力＝
Ｌレベル、インバータ３９の出力＝Ｈレベル、ｎＭＯＳ
トランジスタ４０＝ＯＮとなり、出力データＤＱとし
て、Ｌレベルが出力される。
【００２２】図２１はクロック入力回路１６及びクロッ
クイネーブル信号入力回路２０の構成を示す回路図であ
る。
【００２３】クロック入力回路１６において、４２は外
部クロック入力端子１５を介して外部クロックＣＬＫが
入力される差動増幅回路、４３〜４６はインバータであ
り、差動増幅回路４２は、図２２に示すように構成され
ている。
【００２４】図２２中、４８、４９はカレントミラー負
荷回路を構成するｐＭＯＳトランジスタ、５０、５１は
差動増幅動作を行うｎＭＯＳトランジスタ、５２は抵抗
素子として機能するｎＭＯＳトランジスタ、Ｖref は基
準電圧である。
【００２５】ここに、外部クロックＣＬＫ＝Ｌレベルの
場合には、差動増幅回路４２の出力＝Ｈレベル、インバ
ータ４３の出力＝Ｌレベル、インバータ４４の出力＝Ｈ
レベル、インバータ４５の出力、即ち、内部クロックi-
clk＝Ｌレベルとなる。
【００２６】これに対して、外部クロックＣＬＫ＝Ｈレ
ベルの場合には、差動増幅回路４２の出力＝Ｌレベル、
インバータ４３の出力＝Ｈレベル、インバータ４４の出
力＝Ｌレベル、内部クロックi-clk＝Ｈレベルとなる。
【００２７】したがって、このクロック入力回路１６か
ら出力される内部クロックi-clkは、外部クロックＣＬ
Ｋを差動増幅回路４２、インバータ４３〜４５の合計遅
延時間だけ遅延したものとなる。
【００２８】図２１中、クロックイネーブル信号入力回
路２０において、５３はクロックイネーブル信号入力端
子１９を介してクロックイネーブル信号ＣＫＥが入力さ
れる差動増幅回路、５４〜５９はインバータ、６０はキ
ャパシタである。
【００２９】差動増幅回路５３は、図２３に示すように
構成されており、図２３中、６１、６２はカレントミラ
ー負荷回路を構成するｐＭＯＳトランジスタ、６３、６
４は差動増幅動作を行うｎＭＯＳトランジスタ、６５は
抵抗素子として機能するｎＭＯＳトランジスタである。
【００３０】また、図２１において、６６はクロック入
力回路１６のインバータ４５から出力される反転内部ク
ロック／i-clkに同期してクロックイネーブル信号ＣＫ
Ｅを取り込むシンクロナス・フリップフロップ回路であ
り、６７〜７２はｐＭＯＳトランジスタ、７３〜８１は
ｎＭＯＳトランジスタ、８２、８３はインバータであ
る。
【００３１】また、８４はインバータ８５、８６をクロ
ス接続してなるラッチ回路であり、シンクロナス・フリ
ップフロップ回路６６の出力をラッチするものである。
【００３２】ここに、反転内部クロック／i-clk＝Ｌレ
ベルの場合、ｐＭＯＳトランジスタ６７＝ＯＮ、ｐＭＯ
Ｓトランジスタ７０＝ＯＮ、ｎＭＯＳトランジスタ７９
＝ＯＦＦとなる。
【００３３】この結果、ノードＮ１＝Ｈレベル、ノード
Ｎ２＝Ｈレベルとなり、ｐＭＯＳトランジスタ７１＝Ｏ
ＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｎＭＯＳト
ランジスタ８０＝ＯＦＦ、ｎＭＯＳトランジスタ８１＝
ＯＦＦとされる。
【００３４】この状態から、反転内部クロック／i-clk
＝Ｈレベルとなると、ｐＭＯＳトランジスタ６７＝ＯＦ
Ｆ、ｐＭＯＳトランジスタ７０＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ７９＝ＯＮとなる。
【００３５】この場合において、インバータ５８の出力
＝Ｌレベル、インバータ５９の出力＝Ｈレベルの場合、
ｎＭＯＳトランジスタ７８＝ＯＮ、ノードＮ２＝Ｌレベ
ル、ｐＭＯＳトランジスタ６８＝ＯＮ、ｎＭＯＳトラン
ジスタ７３＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳ
トランジスタ６９＝ＯＦＦとなる。
【００３６】この結果、ｐＭＯＳトランジスタ７１＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ８１＝ＯＦＦ、ｎＭＯＳト
ランジスタ８０＝ＯＮ、ｐＭＯＳトランジスタ７２＝Ｏ
Ｎとなり、インバータ８５の出力＝Ｈレベルに維持され
る。
【００３７】これに対して、インバータ５８の出力＝Ｈ
レベル、インバータ５９の出力＝Ｌレベルの場合には、
ｎＭＯＳトランジスタ７５＝ＯＮ、ノードＮ１＝Ｌレベ
ル、ｐＭＯＳトランジスタ６９＝ＯＮ、ｎＭＯＳトラン
ジスタ７４＝ＯＦＦ、ノードＮ１＝Ｈレベル、ｐＭＯＳ
トランジスタ６８＝ＯＦＦとなる。
【００３８】この結果、ｐＭＯＳトランジスタ７１＝Ｏ
Ｎ、ｎＭＯＳトランジスタ８１＝ＯＮ、ｎＭＯＳトラン
ジスタ８０＝ＯＦＦ、ｐＭＯＳトランジスタ７２＝ＯＦ
Ｆとなり、インバータ８５の出力＝Ｌレベルに維持され
る。
【００３９】また、８７はインバータ、８８、８９は伝
送ゲート回路、９０、９１はラッチ回路であり、９２〜
９５はインバータである。この例では、インバータ９４
の出力信号がクロックサスペンド信号csuzとされてい
る。
【００４０】ここに、クロック入力回路１６から出力さ
れる反転内部クロック／i-clk=Ｈレベル（内部クロック
i-clk＝Ｌレベル）となると、伝送ゲート回路８８＝Ｏ
Ｎ、伝送ゲート回路８９＝ＯＦＦとなり、インバータ８
５の出力がラッチ回路９０にラッチされる。
【００４１】そして、その後、反転内部クロック／i-cl
k=Ｌレベル（内部クロックi-clk＝Ｈレベル）となる
と、伝送ゲート回路８８＝ＯＦＦ、伝送ゲート回路８９
＝ＯＮとなり、ラッチ回路９０の出力がラッチ回路９１
にラッチされる。
【００４２】図２４は出力制御クロック生成回路１７の
構成を示す回路図であり、図２４中、９６はクロック入
力回路１６から出力される内部クロックi-clkを遅延す
る可変遅延回路である。
【００４３】図２５、図２６は可変遅延回路９６の構成
を分図して示す回路図であり、図２５、図２６におい
て、９８〜１１２はインバータ、１１３〜１２８はＮＡ
ＮＤ回路、ＴＣ１〜ＴＣ８は遅延時間制御信号、dll-cl
kは可変遅延回路９６から出力される遅延クロックであ
る。
【００４４】ここに、遅延時間制御信号ＴＣ１〜ＴＣ８
は、後述する遅延時間制御回路から出力されるものであ
り、いずれか１個がＨレベル、残りはＬレベルとされる
ものである。
【００４５】例えば、ＴＣ１＝Ｈレベル、ＴＣ２〜ＴＣ
８＝Ｌレベルとされる場合には、ＮＡＮＤ回路１２０は
インバータ１０１の出力に対してインバータとして動作
し、ＮＡＮＤ回路１１９〜１１３の出力はＨレベルに固
定される。
【００４６】この結果、インバータ１０８の出力はＨレ
ベルに固定されるので、ＮＡＮＤ回路１２８は、ＮＡＮ
Ｄ回路１２０の出力に対してインバータとして動作し、
内部クロックi-clkは、インバータ９８〜１０１、ＮＡ
ＮＤ回路１２０、１２８及びインバータ１０９〜１１２
を介して伝送され、インバータ１１２から遅延クロック
dll-clkが出力されることになる。
【００４７】即ち、この場合の遅延クロックdll-clk
は、内部クロックi-clkをインバータ９８〜１０１、Ｎ
ＡＮＤ回路１２０、１２８及びインバータ１０９〜１１
２の合計遅延時間だけ遅延させたものとなる。
【００４８】また、例えば、ＴＣ４＝Ｈレベル、ＴＣ１
〜ＴＣ３＝Ｌレベル、ＴＣ５〜ＴＣ８＝Ｌレベルとされ
る場合には、ＮＡＮＤ回路１１７はインバータ１０１の
出力に対してインバータとして動作し、ＮＡＮＤ回路１
２０〜１１８、１１６〜１１３の出力はＨレベルに固定
される。
【００４９】この結果、インバータ１０５の出力はＨレ
ベルに固定されるので、ＮＡＮＤ回路１２５は、ＮＡＮ
Ｄ回路１１７の出力に対してインバータとして動作し、
内部クロックi-clkは、インバータ９８〜１０１、ＮＡ
ＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮＤ
回路１２６、インバータ１０７、ＮＡＮＤ回路１２７、
インバータ１０８、ＮＡＮＤ回路１２８及びインバータ
１０９〜１１２を介して伝送され、インバータ１１２か
ら遅延クロックdll-clkが出力されることになる。
【００５０】即ち、この場合の遅延クロックdll-clk
は、内部クロックi-clkをインバータ９８〜１０１、Ｎ
ＡＮＤ回路１１７、１２５、インバータ１０６、ＮＡＮ
Ｄ回路１２６、インバータ１０７、ＮＡＮＤ回路１２
７、インバータ１０８、ＮＡＮＤ回路１２８及びインバ
ータ１０９〜１１２の合計遅延時間だけ遅延させたもの
となる。
【００５１】また、図２４において、１２９は可変遅延
回路９６から出力される遅延クロックdll-clkを入力し
て出力制御クロックo-clkを出力するクロック制御回路
であり、このクロック制御回路１２９は、図２７に示す
ように構成されている。
【００５２】図２７中、クロック制御回路１２９におい
て、１２９−１はクロックサスペンド信号csuzを反転す
るインバータ、１２９−２は遅延クロックdll-clkとイ
ンバータ１２９−１をＮＡＮＤ処理するＮＡＮＤ回路、
１２９−３はＮＡＮＤ回路１２９−２の出力を反転して
出力制御クロックo-clkを出力するインバータである。
【００５３】このクロック制御回路１２９においては、
クロックサスペンド信号csuzがＬレベルの場合、インバ
ータ１２９−１の出力＝Ｈレベルとなり、ＮＡＮＤ回路
１２９−２は遅延クロックdll-clkに対してインバータ
として動作し、ＮＡＮＤ回路１２９−２及びインバータ
１２９−３で遅延された遅延クロックdll-clkが出力制
御クロックo-clkとして出力される。
【００５４】これに対して、クロックサスペンド信号cs
uzがＨレベルの場合、インバータ１２９−１の出力＝Ｌ
レベルとなり、ＮＡＮＤ回路１２９−２の出力＝Ｈレベ
ル、インバータ１２９−３の出力＝Ｌレベルに固定され
る。
【００５５】また、図２４において、１３０はクロック
入力回路１６から出力される内部クロックi-clkを分周
してダミークロックd-clk及び基準クロックc-clkを出力
する分周器である。
【００５６】図２８は分周器１３０の動作を示す波形図
であり、図２８Ａは内部クロックi-clk、図２８Ｂはダ
ミークロックd-clk、図２８Ｃは基準クロックc-clkを示
している。
【００５７】ここに、ダミークロックd-clkは、内部ク
ロックi-clkを１／４に分周してなるクロック、基準ク
ロックc-clkは、ダミークロックd-clkを反転して、立ち
上がりのタイミングをダミークロックd-clkの立ち上が
りのタイミングよりも内部クロックi-clkの１周期分遅
延させるようにしたものである。
【００５８】また、図２４において、１３１は遅延同期
ループ回路（以下、ＤＬＬ回路と表現する場合もある）
であり、１３２はダミークロックd-clkを遅延してダミ
ー遅延クロックd-dll-clkを出力する可変遅延回路であ
る。
【００５９】この可変遅延回路１３２は、図２９、図３
０に示すように、可変遅延回路９６と同一の回路構成と
されており、図２９、図３０において、１３４〜１４８
はインバータ、１４９〜１６４はＮＡＮＤ回路である。
【００６０】即ち、この可変遅延回路１３２は、可変遅
延回路９６を擬制したものであり、後述する遅延時間制
御回路によって可変遅延回路９６と遅延時間が同一とな
るように制御されることになる。
【００６１】また、図２４において、１６５はクロック
制御回路１２９を擬制するダミーのクロック制御回路で
あり、このクロック制御回路１６５は、図２７に示すよ
うに構成されている。
【００６２】図２７中、クロック制御回路１６５におい
て、１６５−１はダミー遅延クロックd-dll-clkと電源
電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回路、１６５
−２はＮＡＮＤ回路１６５−１の出力を反転してダミー
出力制御クロックd-o-clkを出力するインバータであ
る。
【００６３】また、図２４において、１６６は配線１８
を擬制したダミーの配線であり、可変遅延回路１３２か
らダミー出力制御クロックd-o-clkが出力される配線、
１６７はデータ出力回路１３を擬制したダミーのデータ
出力回路であり、配線１６６を介して供給されるダミー
出力制御クロックd-o-clkを入力してダミー出力データd
-dqを出力するものである。
【００６４】図３１はデータ出力回路１６７の構成を示
す回路図である。図３１中、１６９はダミー出力制御ク
ロックd-o-clkを反転するインバータ、１７０はインバ
ータ１６９の出力を反転するインバータである。
【００６５】また、１７１は入力端を接地された伝送ゲ
ート回路であり、１７２はインバータ１６９の出力によ
りオン、オフが制御されるｐＭＯＳトランジスタ、１７
３はインバータ１７０の出力によりオン、オフが制御さ
れるｎＭＯＳトランジスタである。
【００６６】また、１７４はインバータ１７５と、一方
の入力端子に出力制御クロックd-o-clkが入力されるＮ
ＡＮＤ回路１７６とからなるラッチ回路、１７７は一方
の入力端子にインバータ１７５の出力が入力され、他方
の入力端子に電源電圧ＶＣＣが入力されるＮＡＮＤ回
路、１７８はＮＡＮＤ回路１７７の出力によりオン、オ
フが制御されるｐＭＯＳトランジスタである。
【００６７】また、１７９は入力端を接地された伝送ゲ
ート回路であり、１８０はインバータ１６９の出力によ
りオン、オフが制御されるｐＭＯＳトランジスタ、１８
１はインバータ１７０の出力によりオン、オフが制御さ
れるｎＭＯＳトランジスタである。
【００６８】また、１８２はインバータ１８３と、一方
の入力端子に出力制御クロックd-o-clkが入力されるＮ
ＡＮＤ回路１８４とからなるラッチ回路、１８５は一方
の入力端子にインバータ１８３の出力が入力され、他方
の入力端子を接地されたＮＯＲ回路、１８６はＮＯＲ回
路１８５の出力によりオン、オフが制御されるｎＭＯＳ
トランジスタである。
【００６９】このデータ出力回路１６７においては、出
力制御クロックd-o-clk＝Ｌレベルの場合、インバータ
１６９の出力＝Ｈレベル、インバータ１７０の出力＝Ｌ
レベル、伝送ゲート回路１７１＝ＯＦＦ、伝送ゲート回
路１７９＝ＯＦＦとなる。
【００７０】また、ＮＡＮＤ回路１７６の出力＝Ｈレベ
ル、インバータ１７５の出力＝Ｌレベル、ＮＡＮＤ回路
１７７の出力＝Ｈレベル、ｐＭＯＳトランジスタ１７８
＝ＯＦＦ、ＮＡＮＤ回路１８４の出力＝Ｈレベル、イン
バータ１８３の出力＝Ｌレベル、ＮＯＲ回路１８５の出
力＝Ｈレベル、ｎＭＯＳトランジスタ１８６＝ＯＮとな
り、データ出力回路１６７から出力されるダミー出力デ
ータd-dq＝Ｌレベルとなる。
【００７１】これに対して、出力制御クロックd-o-clk
＝Ｈレベルの場合、インバータ１６９の出力＝Ｌレベ
ル、インバータ１７０の出力＝Ｈレベル、伝送ゲート回
路１７１＝ＯＮ、伝送ゲート回路１７９＝ＯＮとなる。
【００７２】他方、ＮＡＮＤ回路１７６はインバータ１
７５の出力に対してインバータとして機能し、ＮＡＮＤ
回路１８４はインバータ１８３の出力に対してインバー
タとして動作する。
【００７３】この結果、インバータ１７５の出力＝Ｈレ
ベル、ＮＡＮＤ回路１７７の出力＝Ｌレベル、ｐＭＯＳ
トランジスタ１７８＝ＯＮ、インバータ１８３の出力＝
Ｈレベル、ＮＯＲ回路１８５の出力＝Ｌレベル、ｎＭＯ
Ｓトランジスタ１８６＝ＯＦＦとなり、データ出力回路
１６７から出力されるダミー出力データd-dq＝Ｈレベル
となる。
【００７４】したがって、このデータ出力回路１６７か
ら出力されるダミー出力データd-dqは、ダミー出力制御
クロックd-o-clkをデータ出力回路１３と同様の遅延時
間だけ遅延させたクロックとなる。
【００７５】また、図２４において、１８８はデータ出
力回路１６７の負荷を擬制してなるダミーの負荷回路で
あり、この負荷回路１８８は、図３２に示すように構成
されており、図３２中、１９０はキャパシタである。
【００７６】また、図２４において、１９２はデータ出
力回路１６７から出力されるダミー出力データd-dqを入
力してダミー内部クロックd-i-clkを出力するダミーの
クロック入力回路であり、このクロック入力回路１９２
は、クロック入力回路１６と同様に構成されている。
【００７７】また、１９３は基準クロックc-clkの位相
とダミー内部クロックd-i-clkの位相を比較する位相比
較器であり、この位相比較器１９３は、図３３に示すよ
うに、位相比較部１９５と遅延時間制御回路制御信号生
成部１９６とを設けて構成されている。
【００７８】位相比較部１９５は、基準クロックc-clk
の位相とダミー内部クロックd-i-clkの位相を比較して
位相比較信号φａ、φｂ、φｃ、φｄ、φｅを出力する
ものであり、図３４に示すように構成されており、図３
４中、１９８〜２１１はＮＡＮＤ回路、２１２〜２１５
はインバータ、２１６はＮＯＲ回路である。
【００７９】図３５は基準クロックc-clk及びダミー内
部クロックd-i-clkと、位相比較信号φａ、φｂ、φ
ｃ、φｄ、φｅとの関係を示す波形図であり、図３５Ａ
はダミー内部クロックd-i-clkの位相が基準クロックc-c
lkよりも進んでいる場合、図３５Ｂはダミー内部クロッ
クd-i-clkが基準クロックc-clkに同期している場合、図
３５Ｃはダミー内部クロックd-i-clkの位相が基準クロ
ックc-clkよりも遅れている場合を示している。
【００８０】また、遅延時間制御回路制御信号生成部１
９６は、位相比較信号φａ、φｂ、φｃ、φｄ、φｅを
入力して遅延時間制御回路制御信号φSO、φSE、φRO、
φREを出力するものであり、図３６に示すように構成さ
れている。
【００８１】図３６中、２１８はＪＫフリップフロップ
回路であり、２１９〜２２１はインバータ、２２２〜２
２９はＮＡＮＤ回路である。また、２３０〜２３５はＮ
ＡＮＤ回路、２３６〜２４９はインバータである。
【００８２】図３７は基準クロックc-clk及びダミー内
部クロックd-i-clkと遅延時間制御回路制御信号φSO、
φSE、φRO、φREとの関係を示す波形図であり、図３７
Ａはダミー内部クロックd-i-clkの位相が基準クロックc
-clkよりも進んでいる場合、図３７Ｂはダミー内部クロ
ックd-i-clkが基準クロックc-clkに同期している場合、
図３７Ｃはダミー内部クロックd-i-clkの位相が基準ク
ロックc-clkよりも遅れている場合を示している。
【００８３】また、図２４において、２５２は可変遅延
回路９６、１３２の遅延時間を制御する遅延時間制御回
路であり、この遅延時間制御回路２５２は、図３８、図
３９に示すように構成されている。
【００８４】図３８、図３９において、２５４〜２８５
はｎＭＯＳトランジスタ、２８６〜２９３はインバー
タ、２９４〜３０１はＮＡＮＤ回路、３０２〜３０９は
ＮＯＲ回路である。
【００８５】この遅延時間制御回路２５２においては、
遅延時間制御回路制御信号φSO、φ SEが図３７Ａに示す
ようにＨレベルとＬレベルとを繰り返す場合、即ち、ダ
ミー内部クロックd-i-clkの位相が基準クロックc-clkの
位相よりも進んでいる場合には、遅延時間制御信号ＴＣ
１〜ＴＣ８は、可変遅延回路９６、１３２の遅延時間を
大きくさせるように変化することになる。
【００８６】これに対して、遅延時間制御回路制御信号
φSO、φSE、φRO、φREが図３７Ｂに示すようにＬレベ
ルにあり変化しない場合、即ち、ダミー内部クロックd-
i-clkが基準クロックc-clkに同期している場合には、遅
延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９６、
１３２の遅延時間を変化させないように、そのレベルを
維持することになる。
【００８７】また、遅延時間制御回路制御信号φRO、φ
REが図３７Ｃに示すようにＨレベルとＬレベルとを繰り
返す場合、即ち、ダミー内部クロックd-i-clkの位相が
基準クロックc-clkの位相よりも遅れている場合には、
遅延時間制御信号ＴＣ１〜ＴＣ８は、可変遅延回路９
６、１３２の遅延時間を小さくさせるように変化するこ
とになる。
【００８８】このように構成されたＳＤＲＡＭにおいて
は、外部クロックＣＬＫに同期してロウアドレス信号及
びコラムアドレス信号が順にロウアドレスバッファ３及
びコラムアドレスバッファ５に取り込まれる。
【００８９】ロウアドレスバッファ３に取り込まれたロ
ウアドレス信号は、増幅、相補化されてロウデコーダ４
でデコードされ、セルアレイ部１のワード線の選択が行
われ、選択されたワード線に接続されているセルのデー
タが読み出され、センスアンプ列７のセンスアンプで増
幅される。
【００９０】他方、コラムアドレスバッファ５に取り込
まれたコラムアドレス信号は、増幅、相補化され、コラ
ムデコーダ６でデコードされ、コラム選択信号が出力さ
れ、コラムの選択が行われ、選択されたコラムのデータ
は、データバスＤＢ、／ＤＢにより伝送され、データバ
スアンプ９により増幅される。
【００９１】そして、データバスアンプ９から出力され
るデータは、スイッチ回路１０を介してデータ保持回路
１１に保持され、データ保持回路１１に保持されたデー
タは、ＣＡＳレイテンシで決定されるタイミングでスイ
ッチ回路１２を介してデータ出力回路１３に伝送され、
データ出力回路１３は、出力制御クロックo-clkの立ち
上がりエッジに同期して出力データＤＱを出力すること
になる。
【００９２】
【発明が解決しようとする課題】
第１の問題点 図４０は、図１９に示す従来のＳＤＲＡＭが有する第１
の問題点を説明するための波形図であり、図４０Ａは外
部クロックＣＬＫ、図４０Ｂは内部クロックi-clk、図
４０Ｃは出力制御クロックo-clk、図４０Ｄは出力デー
タＤＱを示している。
【００９３】ここに、図２４に示す出力制御クロック生
成回路１７においては、ダミー内部クロックd-i-clk
は、立ち上がりのタイミングが基準クロックc-clkのタ
イミングと同期するように遅延時間制御回路２５２によ
り可変遅延回路１３２の遅延時間が制御される。
【００９４】他方、可変遅延回路９６は、可変遅延回路
１３２と遅延時間が同一となるように制御されるので、
出力制御クロックo-clkの連続する４個の立ち上がりエ
ッジの１個は、ダミー出力制御クロックd-o-clkの立ち
上がりと同期することになり、電源電圧ＶＣＣが変動し
てしまう場合であっても、出力制御クロックo-clkを同
一のタイミングでデータ出力回路１３に供給することが
できる。
【００９５】しかし、図４０に示すように、クロック入
力回路１６の遅延時間と、可変遅延回路９６の遅延時間
と、データ出力回路１３の遅延時間との合計遅延時間が
外部クロックＣＬＫの１周期と同一時間になってしまう
と、出力データＤＱの出力タイミングは、外部クロック
ＣＬＫの立ち上がりのタイミングと一致してしまい、Ａ
Ｃスペックの１つであるデータホールドタイム（ｔＯ
Ｈ)が０ｎｓとなり、データホールドタイムのターゲッ
トスペックを満足できなくなるという問題点があった。
【００９６】第２の問題点 図４１は図１９に示す従来のＳＤＲＡＭが有する第２の
問題点を説明するための波形図であり、図４１Ａは外部
クロックＣＬＫ、図４１Ｂはダミークロックd-clk、図
４１Ｃはダミー出力制御クロックd-o-clk、図４１Ｄは
ダミー出力データd-dq、図４１Ｅはダミー内部クロック
d-i-clk、図４１Ｆは基準クロックc-clkを示している。
【００９７】即ち、図１９に示す従来のＳＤＲＡＭにお
いては、外部クロックＣＬＫの周波数が高くなってくる
と、可変遅延回路１３２の遅延時間が最小値になった場
合であっても、ダミークロックd-clkの立ち上がりエッ
ジと、ダミー内部クロックd-i-clkの立ち上がりエッジ
との時間差（ダミークロック・パス）が外部クロックＣ
ＬＫの１周期tＣＬＫよりも長くなってしまい、ダミー
内部クロックd-i-clkの立ち上がりのタイミングが基準
クロックc-clkの立ち上がりのタイミングよりも遅くな
ってしまい、ＤＬＬ回路１３１は、ロックできない状態
となってしまうという問題点があった。
【００９８】第３の問題点 図１９に示す従来のＳＤＲＡＭにおいては、ダミークロ
ックd-clkを、内部クロックi-clkを分周したものとし、
ＤＬＬ回路１３１における消費電力の低減化を図るよう
にしている。
【００９９】ここに、ＤＬＬ回路１３１における消費電
力の低減化を図るためには、ダミークロックd-clkの周
波数は低いほど良いが、同期の高速化を図るためには、
ダミークロックd-clkの周波数を余りに低くすることは
できない。
【０１００】ここに、図１９に示す従来のＳＤＲＡＭに
おいては、ＤＬＬ回路１３１がロックした後も、ダミー
クロックd-clkの周波数を不変としているので、ＤＬＬ
回路１３１がロックした後においては、ＤＬＬ回路１３
１において電力が無駄に消費されるという問題点があっ
た。
【０１０１】第４の問題点 図４２は図１９に示すＳＤＲＡＭが有する第４の問題点
を説明するための波形図であり、図４２Ａは長周期の外
部クロックＣＬＫ、図４２Ｂは内部クロックi-clk、図
４２Ｃは出力制御クロックo-clk、図４２Ｄは出力デー
タＤＱを示している。
【０１０２】即ち、図１９に示す従来のＳＤＲＡＭにお
いては、外部クロックＣＬＫの周波数が低くなると、可
変遅延回路９６の遅延時間を最大限にしても、なお、遅
延が足りなくなり、出力データＤＱの出力タイミングが
外部クロックＣＬＫの立ち上がりのタイミングの前とな
り、外部クロックＣＬＫからのアクセスが保証できなく
なるという問題点があった。
【０１０３】第５の問題点 図４３は図１９に示す従来のＳＤＲＡＭが有する第５の
問題点を説明するための波形図であり、図４３Ａは外部
クロックＣＬＫ、図４３Ｂはクロックイネーブル信号Ｃ
ＫＥ、図４３Ｃはカタログで求められる出力制御クロッ
クo-clk、図４３Ｄは内部クロックi-clk、図４３Ｅは実
際の出力制御クロックo-clk、図４３Ｆはクロックサス
ペンド信号csuzを示している。
【０１０４】即ち、図１９に示す従来のＳＤＲＡＭにお
いては、クロックイネーブル信号ＣＫＥをラッチしたと
しても、クロックサスペンド信号csuzがＨレベルとなる
タイミングは、内部クロックi-clkが発生した後とな
り、可変遅延回路９６で無駄な電力を消費してしまうと
いう問題点があった。
【０１０５】本発明は、かかる点に鑑み、データホール
ドタイムのターゲットスペックを満足することができる
ようにした半導体集積回路を提供することを第１の目的
とし、外部クロックの周波数が低い場合であっても、ク
ロックからのアクセスを可能とした半導体集積回路を提
供することを第２の目的とし、消費電力の低減化を図る
ことができるようにした半導体集積回路を提供すること
を第３の目的とする。
【０１０６】
【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体集積回路）は、出力制御クロッ
クの立ち上がりタイミング又は立ち下がりタイミングに
同期して出力動作を開始し、出力データを出力する第１
のデータ出力回路と、外部から供給される外部クロック
を増幅して内部クロックを出力する第１のクロック入力
回路と、内部クロックを入力して出力制御クロックを出
力する出力制御クロック生成回路と、出力制御クロック
を第１のデータ出力回路に伝送する出力制御クロック用
の配線とを備えてなる半導体集積回路において、出力制
御クロック生成回路は、出力制御クロックとして、外部
クロックのうち、アクセスクロックの立ち上がりタイミ
ング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣ
ＬＫ（但し、ｍ、ｎはｍ＜ｎを満足する整数、ｔＣＬＫ
は外部クロックのサイクルタイムである。）だけ遅延し
て、第１のデータ出力回路から出力データを出力させる
ことができる出力制御クロックを出力するように構成さ
れているというものである。
【０１０７】本発明中、第１の発明によれば、出力制御
クロック生成回路は、出力制御クロックとして、外部ク
ロックのうち、アクセスクロックの立ち上がりタイミン
グ又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣＬ
Ｋだけ遅延して、第１のデータ出力回路から出力データ
を出力させることができる出力制御クロックを出力する
ように構成されているので、電源電圧の変動等があった
としても、データホールドタイム（ｔＯＨ)として、
（ｍ／ｎ）×ｔＣＬＫを必ず確保することができる。
【０１０８】本発明中、第２の発明（請求項２記載の半
導体集積回路）は、第１の発明において、出力制御クロ
ック生成回路は、第１の可変遅延回路と、第１の分周器
と、第１の遅延同期ループ回路とを備えているというも
のである。
【０１０９】第１の可変遅延回路は、第１のクロック入
力回路から出力される内部クロックを遅延して出力制御
クロックを出力するものである。
【０１１０】第１の分周器は、第１のクロック入力回路
から出力される内部クロックを分周してなるダミークロ
ック及び基準クロックを出力するものである。
【０１１１】第１の遅延同期ループ回路は、ダミークロ
ック及び基準クロックを入力し、出力制御クロックとし
て、アクセスクロックの立ち上がりタイミング又は立ち
下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延
して、第１のデータ出力回路から出力データを出力させ
ることができる出力制御クロックを出力するように第１
の可変遅延回路の遅延時間を制御するというものであ
る。
【０１１２】本発明中、第３の発明（請求項３記載の半
導体集積回路）は、第２の発明において、第１の遅延同
期ループ回路は、第２の可変遅延回路と、ダミー出力制
御クロック用の配線と、第２のデータ出力回路と、ダミ
ーの負荷容量と、第２のクロック入力回路と、第１の位
相比較器と、第１の遅延時間制御回路とを備えていると
いうものである。
【０１１３】第２の可変遅延回路は、遅延時間を第１の
可変遅延回路と同一時間に制御され、ダミークロックを
遅延してダミー出力制御クロックを出力するものであ
る。
【０１１４】ダミー出力制御クロック用の配線は、出力
制御クロック用の配線を擬制してなるものであり、ダミ
ー出力制御クロックを第２のデータ出力回路に伝送する
ものである。
【０１１５】第２のデータ出力回路は、第１のデータ出
力回路を擬制してなるものであり、ダミー出力制御クロ
ック用の配線を介して供給されるダミー出力制御クロッ
クを遅延してなるダミー出力データを出力するものであ
る。
【０１１６】ダミーの負荷容量は、第１のデータ出力回
路の負荷容量を擬制したものであり、第２のデータ出力
回路の出力端子と接地線との間に接続されたものであ
る。
【０１１７】第２のクロック入力回路は、第１のクロッ
ク入力回路を擬制してなるものであり、ダミー出力デー
タを入力してダミー内部クロックを出力するものであ
る。
【０１１８】第１の位相比較器は、基準クロックとダミ
ー内部クロックとの位相を比較して第１の位相比較信号
を出力するものである。
【０１１９】第１の遅延時間制御回路は、第１の位相比
較信号を入力して、出力制御クロックとして、アクセス
クロックの立ち上がりタイミング又は立ち下がりタイミ
ングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１の
データ出力回路から出力データを出力させることができ
る出力制御クロックを出力するように第１、第２の可変
遅延回路の遅延時間を制御するものである。
【０１２０】本発明中、第４の発明（請求項４記載の半
導体集積回路）は、第１の発明において、出力制御クロ
ック生成回路は、第１の可変遅延回路と、第１のクロッ
ク制御回路と、第１の分周器と、第２の遅延同期ループ
回路と、クロック選択信号供給回路とを備えているとい
うものである。
【０１２１】第１の可変遅延回路は、第１のクロック入
力回路から出力される内部クロックを遅延して遅延クロ
ックを出力するものである。
【０１２２】第１のクロック制御回路は、内部クロック
及び遅延クロックを入力して、出力制御クロックとし
て、内部クロック又は遅延クロックを出力するものであ
る。
【０１２３】第１の分周器は、内部クロックを分周して
なるダミークロック及び基準クロックを出力するもので
ある。
【０１２４】第２の遅延同期ループ回路は、ダミークロ
ック及び基準クロックを入力し、出力制御クロックとし
て、アクセスクロックの立ち上がりタイミング又は立ち
下がりタイミングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延
して、第１のデータ出力回路から出力データを出力させ
ることができる出力制御クロックを出力するように第１
の可変遅延回路の遅延時間を制御するものである。
【０１２５】クロック選択信号供給回路は、第１の可変
遅延回路の遅延時間が最大遅延時間に到達していない場
合には、出力制御クロックとして、遅延クロックを選択
し、第１の可変遅延回路の遅延時間が最大遅延時間に到
達した場合には、出力制御クロックとして、内部クロッ
クを選択するように、第１のクロック制御回路を制御す
るクロック選択信号を第１のクロック制御回路に供給す
るものである。
【０１２６】本発明中、第５の発明（請求項５記載の半
導体集積回路）は、第４の発明において、第１のクロッ
ク制御回路は、一方の入力端子に内部クロックが印加さ
れ、他方の入力端子にクロック選択信号が印加される第
１のＮＡＮＤ回路と、クロック選択信号を反転する第１
のインバータと、一方の入力端子に遅延クロックが印加
され、他方の入力端子に第１のインバータの出力信号が
印加される第２のＮＡＮＤ回路と、一方の入力端子に第
１のＮＡＮＤ回路の出力信号が印加され、他方の入力端
子に第２のＮＡＮＤ回路の出力信号が印加され、出力端
子に出力制御クロックを出力する第３のＮＡＮＤ回路と
を備えているというものである。
【０１２７】本発明中、第６の発明（請求項６記載の半
導体集積回路）は、第４又は第５の発明において、第２
の遅延同期ループ回路は、第２の可変遅延回路と、第２
のクロック制御回路と、ダミー出力制御クロック用の配
線と、第２のデータ出力回路と、ダミーの負荷容量と、
第２のクロック入力回路と、第１の位相比較器と、第１
の遅延時間制御回路とを備えているというものである。
【０１２８】第２の可変遅延回路は、遅延時間を第１の
可変遅延回路と同一時間に制御され、ダミークロックを
遅延してダミー遅延クロックを出力するものである。
【０１２９】第２のクロック制御回路は、第１のクロッ
ク制御回路を擬制してなるものであり、ダミー遅延クロ
ックを入力してダミー出力制御クロックを出力するもの
である。
【０１３０】ダミー出力制御クロック用の配線は、出力
制御クロック用の配線を擬制してなるものであり、ダミ
ー出力制御クロックを第２のデータ出力回路に伝送する
ものである。
【０１３１】第２のデータ出力回路は、第１のデータ出
力回路を擬制してなるものであり、ダミー出力制御クロ
ック用の配線を介して供給されるダミー出力制御クロッ
クを遅延してなるダミー出力データを出力するものであ
る。
【０１３２】ダミーの負荷容量は、第１のデータ出力回
路の負荷容量を擬制したものであり、第２のデータ出力
回路の出力端子と接地線との間に接続されたものであ
る。
【０１３３】第２のクロック入力回路は、第１のクロッ
ク入力回路を擬制してなるものであり、ダミー出力デー
タを入力してダミー内部クロックを出力するものであ
る。
【０１３４】第１の位相比較器は、基準クロックと前記
ダミー内部クロックとの位相を比較して第１の位相比較
信号を出力するものである。
【０１３５】第１の遅延時間制御回路は、第１の位相比
較信号を入力して、出力制御クロックとして、アクセス
クロックの立ち上がりタイミング又は立ち下がりタイミ
ングから、（ｍ／ｎ）×ｔＣＬＫだけ遅延して、第１の
データ出力回路から出力データを出力させることができ
る出力制御クロックを出力するように第１、第２の可変
遅延回路の遅延時間を制御するものである。
【０１３６】本発明中、第７の発明（請求項７記載の半
導体集積回路）は、第３又は第６の発明において、基準
クロックの立ち上がりタイミング又は立ち下がりタイミ
ングは、ダミークロックの立ち上がりタイミング又は立
ち下がりタイミングから、（１＋ｍ／ｎ）×ｔＣＬＫだ
け遅延したものであるというものである。
【０１３７】本発明中、第７の発明によれば、ダミー内
部クロックと基準クロックとの位相余裕を大きくするこ
とができるので、外部クロックの周波数が高くなり、遅
延同期ループ回路の最小遅延時間が外部クロックのクロ
ックサイクルタイムよりも長くなってしまう場合であっ
ても、ダミー内部クロックを基準クロックに同期させる
ことができる。
【０１３８】本発明中、第８の発明（請求項８記載の半
導体集積回路）は、第７の発明において、第１の分周器
は、第２の分周器と、第３、第４、・・・第ｍ＋２、・
・・第ｎ＋２の可変遅延回路と、第２の位相比較器と、
第２の遅延時間制御回路とを備え、第ｍ＋２の可変遅延
回路から出力される分周クロックを基準クロックとして
いるというものである。
【０１３９】第２の分周器は、ダミークロックと、立ち
上がりタイミング又は立ち下がりタイミングをダミーク
ロックの立ち上がりタイミング又は立ち下がりタイミン
グから外部クロックの１周期分遅延させてなる第１の分
周クロックと、立ち上がりタイミング又は立ち下がりタ
イミングを第１の分周クロックの立ち上がりタイミング
又は立ち下がりタイミングから外部クロックの１周期分
遅延させてなる第２の分周クロックを出力するものであ
る。
【０１４０】第３、第４、・・・第ｍ＋２、・・・第ｎ
＋２の可変遅延回路は、縦列接続され、遅延時間を同一
時間に制御されて、第１の分周クロックを遅延するもの
である。
【０１４１】第２の位相比較器は、第ｎ＋２の可変遅延
回路から出力される第３の分周クロックの位相と、第２
の分周クロックの位相とを比較して、第２の位相比較信
号を出力するものである。
【０１４２】第２の遅延時間制御回路は、第２の位相比
較信号を入力して、第３の分周クロックが第２の分周ク
ロックに同期するように、第３、第４、・・・第ｍ＋
２、・・・第ｎ＋２の可変遅延回路の遅延時間を制御す
るものである。
【０１４３】本発明中、第９の発明（請求項９記載の半
導体集積回路）は、第３、第６、第７又は第８の発明に
おいて、第１の位相比較器は、ダミー内部クロックが基
準クロックに同期した場合には、同期検出信号を出力す
るように構成され、第１の分周器は、同期検出信号が出
力された場合には、分周比が大きくなるように構成され
ているというものである。
【０１４４】本発明中、第９の発明によれば、ダミー内
部クロックが基準クロックに同期した場合には、第１又
は第２の分周器は、分周比が大きくなるように構成され
ているので、ダミー内部クロックが基準クロックに同期
した後における遅延同期ループ回路における消費電力の
低減化を図ることができる。
【０１４５】本発明中、第１０の発明（請求項１０記載
の半導体集積回路）は、第９の発明において、第１の位
相比較器は、第１、第２、第３、第４、第５の回路部を
含めて構成されるというものである。
【０１４６】第１の回路部は、一方の入力端子をダミー
内部クロックが印加される第１のノードに接続し、他方
の入力端子を基準クロックが印加される第２のノードに
接続した第４のＮＡＮＤ回路と、入力端子を第４のＮＡ
ＮＤ回路の出力端子に接続した反転遅延回路と、一方の
入力端子を第４のＮＡＮＤ回路の出力端子に接続し、他
方の入力端子を反転遅延回路の出力端子に接続したＮＯ
Ｒ回路とを備えるものである。
【０１４７】第２の回路部は、一方の入力端子を第１の
ノードに接続した第５のＮＡＮＤ回路と、一方の入力端
子を第２のノードに接続し、他方の入力端子を第５のＮ
ＡＮＤ回路の出力端子に接続し、出力端子を第５のＮＡ
ＮＤ回路の他方の入力端子に接続した第６のＮＡＮＤ回
路と、一方の入力端子を電源線に接続し、他方の入力端
子を第２のノードに接続した第７のＮＡＮＤ回路と、入
力端子を第７のＮＡＮＤ回路の出力端子に接続した第２
のインバータと、一方の入力端子を第１のノードに接続
した第８のＮＡＮＤ回路と、一方の入力端子を第８のＮ
ＡＮＤ回路の出力端子に接続し、他方の入力端子を第２
のインバータの出力端子に接続し、出力端子を第８のＮ
ＡＮＤ回路の出力端子に接続した第９のＮＡＮＤ回路と
を備えるものである。
【０１４８】第３の回路部は、一方の入力端子を第５の
ＮＡＮＤ回路の出力端子に接続し、他方の入力端子をＮ
ＯＲ回路の出力端子に接続した第１０のＮＡＮＤ回路
と、一方の入力端子を第６のＮＡＮＤ回路の出力端子に
接続し、他方の入力端子を第１のＮＯＲ回路の出力端子
に接続した第１１のＮＡＮＤ回路と、一方の入力端子を
第８のＮＡＮＤ回路の出力端子に接続し、他方の入力端
子をＮＯＲ回路の出力端子に接続した第１２のＮＡＮＤ
回路と、一方の入力端子を第９のＮＡＮＤ回路の出力端
子に接続し、他方の入力端子をＮＯＲ回路の出力端子に
接続した第１３のＮＡＮＤ回路とを備えるものである。
【０１４９】第４の回路部は、一方の入力端子を第１０
のＮＡＮＤ回路の出力端子に接続した第１４のＮＡＮＤ
回路と、一方の入力端子を第１１のＮＡＮＤ回路の出力
端子に接続し、他方の入力端子を第１４のＮＡＮＤ回路
の出力端子に接続した第１５のＮＡＮＤ回路と、一方の
入力端子を第１２のＮＡＮＤ回路の出力端子に接続した
第１６のＮＡＮＤ回路と、一方の入力端子を第１３のＮ
ＡＮＤ回路の出力端子に接続し、他方の入力端子を第１
６のＮＡＮＤ回路の出力端子に接続した第１７のＮＡＮ
Ｄ回路とを備えるものである。
【０１５０】第５の回路部は、一方の入力端子を第１４
のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を
第１７のＮＡＮＤ回路の出力端子に接続し、出力端子に
同期検出信号を出力する第１８のＮＡＮＤ回路とを備え
るものである。
【０１５１】本発明中、第１１の発明（請求項１１記載
の半導体集積回路）は、第１、第２、第３、第４、第
５、第６、第７、第８、第９又は第１０の発明におい
て、第１のクロック入力回路は、外部から供給されるク
ロックイネーブル信号を入力するクロックイネーブル信
号入力回路からクロックサスペンド信号を供給され、こ
のクロックサスペンド信号が非活性レベルから活性レベ
ルに変化した時は、内部クロックの出力を停止するよう
に構成され、クロックイネーブル信号入力回路は、クロ
ックイネーブル信号が非活性レベルから活性レベルへ変
化した時は、クロックイネーブル信号を外部クロックの
遷移タイミングでラッチすることなく、クロックサスペ
ンド信号を非活性レベルから活性レベルに変化させるよ
うに構成されているというものである。
【０１５２】本発明中、第１１の発明によれば、クロッ
クイネーブル信号が非活性レベルから活性レベルへ変化
した時は、クロックイネーブル信号を外部クロックの遷
移タイミングでラッチすることなく、クロックサスペン
ド信号を非活性レベルから活性レベルに変化させるよう
にしたことにより、クロックイネーブル信号が非活性レ
ベルから活性レベルへ変化した時は、直ちに、クロック
サスペンド信号を非活性レベルから活性レベルに変化さ
せることができる。
【０１５３】本発明中、第１２の発明（請求項１２記載
の半導体集積回路）は、第１１の発明において、第１の
クロック入力回路及びクロックイネーブル信号入力回路
は、それぞれ、次のように構成するというものである。
【０１５４】第１のクロック入力回路は、外部クロック
が反転入力端子に印加される第１の差動増幅回路と、こ
の第１の差動増幅回路の出力を反転する第３のインバー
タと、この第３のインバータの出力を反転する第４のイ
ンバータと、この第４のインバータの出力を反転してラ
ッチクロックを出力する第５のインバータと、クロック
サスペンド信号を反転する第６のインバータと、この第
６のインバータの出力と第３のインバータの出力とをＮ
ＡＮＤ処理する第１９のＮＡＮＤ回路と、この第１９の
ＮＡＮＤ回路の出力を反転して内部クロックを出力する
第７のインバータとを備えている。
【０１５５】また、クロックイネーブル信号入力回路
は、クロックイネーブル信号が反転入力端子に印加され
る第２の差動増幅回路と、この第２の差動増幅回路の出
力を反転する第８のインバータと、この第８のインバー
タの入力を反転する第９のインバータと、この第９のイ
ンバータの出力を反転する第１０のインバータと、一端
を第１０のインバータの出力端子に接続し、他端を接地
したキャパシタと、ラッチクロックを反転する第１１の
インバータと、入力端子を第１０のインバータの出力端
子に接続し、ラッチクロックによりオン、オフが接続さ
れるｐＭＯＳトランジスタ及び第１１のインバータの出
力によりオン、オフが制御されるｎＭＯＳトランジスタ
からなる伝送ゲート回路と、入力端子を伝送ゲート回路
の出力端子に接続し、出力端子にクロックサスペンド信
号を得るようにされたラッチ回路とを備えている。
【０１５６】
【発明の実施の形態】以下、図１〜図１８を参照して、
本発明の第１実施形態及び第２実施形態について、本発
明をＳＤＲＡＭに適用した場合を例にして説明する。な
お、図１、図３、図１３、図１４において、図１９、図
２４に対応する部分には同一符号を付し、その重複説明
は省略する。
【０１５７】第１実施形態・・図１〜図１２ 図１は本発明の第１実施形態の要部を示す回路図であ
り、本発明の第１実施形態は、図１９に示す従来のＳＤ
ＲＡＭが備えるクロック入力回路１６、出力制御クロッ
ク生成回路１７及びクロックイネーブル信号入力回路２
０と回路構成の異なるクロック入力回路３１１、出力制
御クロック生成回路３１２及びクロックイネーブル信号
入力回路３１３を設け、その他については、図１９に示
す従来のＳＤＲＡＭと同様に構成したものである。
【０１５８】図２はクロック入力回路３１１及びクロッ
クイネーブル信号入力回路３１３の構成を示す回路図で
ある。
【０１５９】図２中、クロック入力回路３１１におい
て、３７３は差動増幅回路であり、３７４、３７５はカ
レントミラー負荷回路を構成するｐＭＯＳトランジス
タ、３７６、３７７は差動増幅動作を行うｎＭＯＳトラ
ンジスタ、３７８は抵抗素子として機能するｎＭＯＳト
ランジスタ、Ｖref は基準電圧である。
【０１６０】また、３７９は差動増幅回路３７３の出力
を反転するインバータ、３８０はインバータ３７９の出
力を反転するインバータ、３８１はインバータ３８０の
出力を反転して、ラッチクロックl-clkを出力するイン
バータである。
【０１６１】また、３８２はクロックサスペンド信号cs
uzを反転するインバータ、３８３はインバータ３７９の
出力とインバータ３８２の出力とをＮＡＮＤ処理するＮ
ＡＮＤ回路、３８４はＮＡＮＤ回路３８３の出力を反転
して内部クロックi-clkを出力するインバータである。
【０１６２】また、クロックイネーブル信号入力回路３
１３において、３８５は差動増幅回路であり、３８６、
３８７はカレントミラー負荷回路を構成するｐＭＯＳト
ランジスタ、３８８、３８９は差動増幅動作を行うｎＭ
ＯＳトランジスタ、３９０は抵抗素子として機能するｎ
ＭＯＳトランジスタ、Ｖref は基準電圧である。
【０１６３】また、３９１は差動増幅回路３８５の出力
を反転するインバータ、３９２はインバータ３９１の出
力を反転するインバータ、３９３はインバータ３９２の
出力を反転するインバータ、３９４はキャパシタであ
る。
【０１６４】また、３９５はラッチクロックl-clkを反
転するインバータ、３９６は伝送ゲート回路であり、３
９７はラッチクロックl-clkによりオン、オフが制御さ
れるｐＭＯＳトランジスタ、３９８はインバータ３９５
の出力によりオン、オフが制御されるｎＭＯＳトランジ
スタである。
【０１６５】また、３９９はインバータ３９３の出力を
ラッチするラッチ回路であり、４００、４０１はクロス
接続されたインバータである。なお、インバータ４００
の出力がクロックサスペンド信号csuzとされている。
【０１６６】このクロックサスペンド信号csuzは、後述
するように、クロックイネーブル信号ＣＫＥがＨレベル
とされている場合はＬレベルとなっており、クロックイ
ネーブル信号ＣＫＥがＬレベルにされると、Ｈレベルと
なるものである。
【０１６７】ここに、クロックサスペンド信号csuz＝Ｌ
レベルの場合には、インバータ３８２の出力＝Ｈレベル
となり、ＮＡＮＤ回路３８３は、インバータ３７９の出
力に対してインバータとして動作する。
【０１６８】したがって、この場合には、差動増幅回路
３８５、インバータ３７９、ＮＡＮＤ回路３８３及びイ
ンバータ３８４で遅延された外部クロックＣＬＫがクロ
ック入力回路３１１から内部クロックi-clkとして出力
されることになる。
【０１６９】これに対して、クロックサスペンド信号cs
uz＝Ｈレベルとされる場合には、インバータ３８２の出
力＝Ｌレベルとなり、ＮＡＮＤ回路３８３の出力＝Ｈレ
ベル、インバータ３８４の出力＝Ｌレベルとされ、内部
クロックi-clkは入力されない。
【０１７０】図３は出力制御クロック生成回路３１２の
構成を示す回路図であり、出力制御クロック生成回路３
１２は、図１９（図２４）に示す出力制御クロック生成
回路１７が設けるクロック制御回路１２９、分周器１３
０及びＤＬＬ回路１３１と回路構成の異なるクロック制
御回路３５８、分周器３１５及びＤＬＬ回路３１６を設
けると共に、遅延時間制御回路２５２のオーバフローを
検出するオーバフロー検出回路３５７を設け、その他に
ついては、図１９（図２４）に示す出力制御クロック生
成回路１７と同様に構成したものである。
【０１７１】ここに、クロック制御回路３５８は、図４
に示すように構成されており、図４中、クロック制御回
路３５８において、３６４は内部クロックi-clkと後述
するオーバフロー検出信号ovflwzとをＮＡＮＤ処理する
ＮＡＮＤ回路、３６５はオーバフロー検出信号ovflwzを
反転するインバータである。
【０１７２】また、３６６は可変遅延回路９６から出力
される遅延クロックdll-clkとインバータ３６５の出力
信号とをＮＡＮＤ処理するＮＡＮＤ回路、３６７はＮＡ
ＮＤ回路３６４の出力信号とＮＡＮＤ回路３６６の出力
信号とをＮＡＮＤ処理して出力制御クロックo-clkを出
力するＮＡＮＤ回路である。
【０１７３】図５は分周器３１５の構成を示す回路図で
あり、図５中、３１８はクロック入力回路３１１から出
力される内部クロックi-clkを入力して図７Ｂに示すダ
ミークロックd-clk、図７Ｃに示す分周クロックａ０
１、図７Ｄに示す分周クロックａ０２を出力する分周器
である。
【０１７４】図６は分周器３１８の構成を示す回路図で
あり、図６中、３２０〜３３７はＮＡＮＤ回路、３３８
〜３４３はインバータ、３４４、３４５はｐＭＯＳトラ
ンジスタ、３４６〜３４９はｎＭＯＳトランジスタであ
る。
【０１７５】また、図５において、３５１−１、３５１
−２、３５１−ｍ、３５１−ｎは図２４に示す可変遅延
回路９６、１３２と同様に構成された可変遅延回路であ
り、可変遅延回路３５１−３〜３５１−（ｍ−１）、３
５１−（ｍ＋１）〜３５１−（ｎ−１）は図示を省略し
ている。
【０１７６】なお、本発明の第１実施形態においては、
可変遅延回路３５１−ｍから出力される分周クロックが
基準クロックc-clkとされている。
【０１７７】また、３５２は図２４に示す位相比較器１
９３と同様に構成された位相比較器であり、分周器３１
８から出力される分周クロックａ０２の位相と可変遅延
回路３５１−ｎから出力される分周クロックａ０３の位
相を比較するものである。
【０１７８】また、３５３は図２４に示す遅延時間制御
回路２５２と同様に構成された遅延時間制御回路であり
位相比較器３５２から出力される位相比較信号に基づい
て可変遅延回路３５１−１〜３５１−ｎの遅延時間を制
御するものである。
【０１７９】図７は分周器３１５の動作を示す波形図で
あり、図７Ａは内部クロックi-clk、図７Ｂはダミーク
ロックd-clk、図７Ｃは分周クロックａ０１、図７Ｄは
分周クロックａ０２、図７Ｅは基準クロックc-clk、図
７Ｆは分周クロックａ０３を示している。
【０１８０】即ち、この分周器３１５においては、分周
クロックａ０３の立ち上がりのタイミングが分周クロッ
クａ０２の立ち上がりのタイミングに同期するように可
変遅延回路３５１−１〜３５１−ｎの遅延時間が遅延時
間制御回路３５３により制御される。
【０１８１】ここに、基準クロックc-clkは、可変遅延
回路３５１−ｍから出力される分周クロックとされてい
るので、外部クロックＣＬＫのサイクルタイムをｔＣＬ
Ｋとすると、基準クロックc-clkは、分周クロックａ０
１よりも（ｍ／ｎ）×ｔＣＬＫだけ遅れたものとなる。
【０１８２】即ち、可変遅延回路１３２の遅延時間と、
後述するクロック制御回路３５９の遅延時間と、データ
出力回路１６７の遅延時間と、後述するクロック入力回
路３５５の遅延時間との合計遅延時間は、（１＋ｍ／
ｎ）×ｔＣＬＫとなり、クロックc-clkの立ち上がりの
タイミングは、ダミークロックd-clkの立ち上がりのタ
イミングよりも（１＋ｍ／ｎ）×ｔＣＬＫだけ遅れたも
のとなる。
【０１８３】また、図３において、ＤＬＬ回路３１６
は、図２４に示すＤＬＬ回路１３１が設けるクロック入
力回路１９２及びクロック制御回路１６５と回路構成の
異なるクロック入力回路３５５及びクロック制御回路３
５９を設け、その他については、図２４に示すＤＬＬ回
路１３１と同様に構成したものである。
【０１８４】ここに、クロック入力回路３５５は、クロ
ック入力回路３１１を擬制したものであり、クロック入
力回路３１１と同様に構成されている。
【０１８５】また、クロック制御回路３５９は、図４に
示すように構成されており、図４中、クロック制御回路
３５９において、３６８はダミー遅延クロックd-dll-cl
kと電源電圧ＶＣＣとをＮＡＮＤ処理するＮＡＮＤ回
路、３６９は電源電圧ＶＣＣとＮＡＮＤ回路３６８の出
力信号とをＮＡＮＤ処理してダミー出力制御クロックd-
o-clkを出力するＮＡＮＤ回路である。
【０１８６】図８はオーバフロー検出回路３５７の構成
を示す回路図であり、図８中、３６１は遅延時間制御回
路２５２のインバータ２９３の出力を反転するインバー
タ、３６２はインバータ３６１の出力を反転してオーバ
フロー検出信号ovflwzを出力するインバータである。
【０１８７】なお、このオーバフロー検出回路３５７
は、オーバフロー検出信号ovflwzをクロック制御回路３
５８に対してクロック選択信号として供給するクロック
選択信号供給回路をなすものである。
【０１８８】ここに、遅延時間制御回路２５２において
は、通常、インバータ２９３の出力はＬレベルとなって
いるが、可変遅延回路９６、１３２の遅延時間が最大遅
延時間となり、可変遅延回路９６、１３２の遅延段数を
使い切ると、インバータ２９３の出力はＨレベルとな
る。
【０１８９】即ち、オーバフロー検出信号ovflwzは、通
常、Ｌレベルとなっているが、可変遅延回路９６、１３
２の遅延時間が最大遅延時間となり、可変遅延回路９
６、１３２の遅延段数を使い切ると、Ｈレベルとなる。
【０１９０】ここに、オーバフロー検出信号ovflwz＝Ｌ
レベルの場合には、クロック制御回路３５８において
は、インバータ３６５の出力＝Ｈレベルとなり、ＮＡＮ
Ｄ回路３６６は遅延クロックdll-clkに対してインバー
タとして動作すると共に、ＮＡＮＤ回路３６４の出力は
Ｈレベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ
回路３６６の出力信号に対してインバータとして動作す
る。
【０１９１】したがって、クロック制御回路３５８にお
いては、ＮＡＮＤ回路３６６、３６７で遅延された遅延
クロックdll-clkが出力制御クロックo-clkとして出力さ
れることになる。
【０１９２】また、クロック制御回路３５９において
は、ＮＡＮＤ回路３６８は、ダミー遅延クロックd-dll-
clkに対して常にインバータとして動作し、ＮＡＮＤ回
路３６９は、ＮＡＮＤ回路３６８の出力信号に対して常
にインバータとして動作する。
【０１９３】したがって、クロック制御回路３５９にお
いては、ＮＡＮＤ回路３６８、３６９で遅延されたダミ
ー遅延クロックd-dll-clkがダミー出力制御クロックd-o
-clkとして出力されることになる。
【０１９４】これに対して、オーバフロー検出信号ovfl
wz＝Ｈレベルの場合には、クロック制御回路３５８にお
いては、ＮＡＮＤ回路３６４は、内部クロックi-clkに
対してインバータとして動作すると共に、インバータ３
６５の出力はＬレベル、ＮＡＮＤ回路３６６の出力はＨ
レベルに固定され、ＮＡＮＤ回路３６７は、ＮＡＮＤ回
路３６４の出力信号に対してインバータとして動作す
る。
【０１９５】したがって、クロック制御回路３５８にお
いては、ＮＡＮＤ回路３６４、３６７で遅延された内部
クロックi-clkが出力制御クロックo-clkとして出力され
ることになる。
【０１９６】このように構成された本発明の第１実施形
態においては、データ出力回路１３から出力される出力
データＤＱの出力タイミングは図９に示すようになる。
【０１９７】即ち、図９は本発明の第１実施形態におけ
るデータ出力回路１３から出力される出力データＤＱの
出力タイミングを示す波形図であり、図９Ａは外部クロ
ックＣＬＫ、図９Ｂは内部クロックi-clk、図９Ｃは出
力制御クロックo-clk、図９Ｄは出力データＤＱを示し
ている。
【０１９８】ここに、本発明の第１実施形態において
は、可変遅延回路１３２の遅延時間と、クロック制御回
路３５９の遅延時間と、データ出力回路１６７の遅延時
間と、クロック入力回路３５５の遅延時間との合計遅延
時間は、前述したように、（１＋ｍ／ｎ）×ｔＣＬＫと
なる。
【０１９９】したがって、クロック入力回路３１１の遅
延時間と、可変遅延回路９６の遅延時間と、クロック制
御回路３５８の遅延時間と、データ出力回路１３の遅延
時間との合計遅延時間も（１＋ｍ／ｎ）×ｔＣＬＫとな
り、クロック入力回路３１１の遅延時間と、可変遅延回
路９６の遅延時間と、クロック制御回路３５８の遅延時
間と、データ出力回路１３の遅延時間との合計遅延時間
がｔＣＬＫとなることはない。
【０２００】この結果、図９に示すように、アクセスク
ロックＣＬＫ−Ａの立ち上がりのタイミングに同期して
出力データＤＱが出力されることはなく、出力データＤ
Ｑの出力タイミングは、アクセスクロックＣＬＫ−Ａの
立ち上がりのタイミングから（ｍ／ｎ）×ｔＣＬＫだけ
遅延したタイミングとなり、データホールドタイムが確
保される。
【０２０１】また、図１０は可変遅延回路１３２の遅延
時間が最小遅延時間である場合のＤＬＬ回路３１６の動
作を示す波形図であり、図１０Ａは内部クロックi-cl
k、図１０Ｂはダミークロックd-clk、図１０Ｃはダミー
出力制御クロックd-o-clk、図１０Ｄはダミー出力デー
タd-dq、図１０Ｅはダミー内部クロックd-i-clk、図１
０Ｆは基準クロックc-clkを示している。
【０２０２】即ち、本発明の第１実施形態においては、
外部クロックＣＬＫの周波数が高くなり、可変遅延回路
１３２の最小遅延時間と、クロック制御回路３５９の遅
延時間と、データ出力回路１６７の遅延時間と、クロッ
ク入力回路３５５の遅延時間との合計遅延時間が外部ク
ロックＣＬＫのクロックサイクルタイムｔＣＬＫよりも
長くなってしまう場合であっても、ダミークロックd-cl
kの立ち上がりエッジと基準クロックc-clkの立ち上がり
エッジとの時間差は（１＋ｍ／ｎ）×ｔＣＬＫとなるよ
うにされているので、可変遅延回路１３２の遅延時間を
大きくすることで、ダミー内部クロックd-i-clkを基準
クロックc-clkに同期させることが可能となる。
【０２０３】また、図１１は可変遅延回路９６、１３２
の遅延時間が最大遅延時間となり、可変遅延回路９６、
１３２の遅延段数を使い切り、オーバフロー検出信号ov
flwzがＨレベルとされた場合の出力データＤＱの出力タ
イミングを示す波形図であり、図１１Ａは外部クロック
ＣＬＫ、図１１Ｂは内部クロックi-clk、図１１Ｃは遅
延クロックdll-clk、図１１Ｄは出力制御クロックo-cl
k、図１１Ｅは出力データＤＱを示している。
【０２０４】即ち、本発明の第１実施形態においては、
可変遅延回路９６の遅延時間が最大遅延時間となり、可
変遅延回路９６の遅延段数を使い切ると、クロック制御
回路３５８からは、出力制御クロックo-clkとして、内
部クロックi-clkをクロック制御回路３５８の遅延時間
だけ遅らせてなるクロックが出力されることになるの
で、出力データＤＱは、内部クロックi-clkの立ち上が
りタイミングからデータ出力回路１３の遅延時間だけ遅
延して出力される。
【０２０５】したがって、外部クロックＣＬＫの周波数
が低くなり、可変遅延回路９６の遅延時間を最大遅延時
間としても、可変遅延回路９６の遅延時間が足りない場
合になったとしても、データホールドタイムを確保する
ことができる。
【０２０６】また、図１２は本発明の第１実施形態にお
けるクロックサスペンド・モードを説明するための波形
図であり、図１２Ａは外部クロックＣＬＫ、図１２Ｂは
クロックイネーブル信号ＣＫＥ、図１２Ｃはカタログで
求められる出力制御クロックo-clk、図１２Ｄは内部ク
ロックi-clk、図１２Ｅは実際の出力制御クロックo-cl
k、図１２Ｆはクロックサスペンド信号csuzを示してい
る。
【０２０７】即ち、本発明の第１実施形態においては、
たとえば、外部クロックＣＬＫがＬレベルの場合におい
て、クロックイネーブル信号ＣＫＥがＨレベル（非活性
レベル）からＬレベル（活性レベル）に変化し、クロッ
クサスペンド・モードが指示されると、外部クロックＣ
ＬＫがＬレベルからＨレベルに立ち上がるのを待たず、
クロックサスペンド信号csuzは、ＬレベルからＨレベル
とされる。
【０２０８】この結果、クロック入力回路３１１におい
ては、インバータ３８２の出力＝Ｌレベル、ＮＡＮＤ回
路３８３の出力＝Ｈレベルとなり、内部クロックi-clk
＝Ｌレベルとなり、外部クロックＣＬＫ−Ｂは取り込ま
れず、外部クロックＣＬＫ−Ｂに対応する内部クロック
i-clk−Ｂが出力されることはない。
【０２０９】したがって、可変遅延回路９６は、外部ク
ロックＣＬＫ−Ｂに対応する内部クロックi-clk−Ｂを
入力し、この内部クロックi-clk−Ｂを遅延させる動作
を行うことはない。
【０２１０】以上のように、本発明の第１実施形態によ
れば、出力データＤＱの出力タイミングをアクセスクロ
ックＣＬＫ−Ａの立ち上がりのタイミングから（ｍ／
ｎ）×ｔＣＬＫだけ遅延したタイミングとすることがで
きるので、データホールドタイムを確保することがで
き、信頼性の向上を図ることができる。
【０２１１】また、ダミークロックd-clkの立ち上がり
のタイミングと基準クロックc-clkの立ち上がりのタイ
ミングとの時間差が（１＋ｍ／ｎ）×ｔＣＬＫとなるよ
うにしたことにより、ダミー内部クロックd-i-clkと基
準クロックc-clkとの位相余裕を大きくすることができ
るので、外部クロックＣＬＫの周波数が高くなり、可変
遅延回路１３２の最小遅延時間と、クロック制御回路３
５９の遅延時間と、データ出力回路１６７の遅延時間
と、クロック入力回路３５５の遅延時間との合計遅延時
間が外部クロックＣＬＫのクロックサイクルタイムｔＣ
ＬＫよりも長くなってしまう場合であっても、ダミー内
部クロックd-i-clkを基準クロックc-clkに同期させるこ
とが可能となる。
【０２１２】また、可変遅延回路９６の遅延時間が最大
遅延時間となり、可変遅延回路９６の遅延段数を使い切
ると、クロック制御回路３５８から出力制御クロックo-
clkとして内部クロックi-clkをクロック制御回路３５８
の遅延時間だけ遅らせてなるクロックを出力させるよう
にしたので、外部クロックＣＬＫの周波数が低くなり、
可変遅延回路９６の遅延時間を最大遅延時間としても、
可変遅延回路９６の遅延時間が足りない場合になるよう
な場合においても、データホールドタイムを確保するこ
とができ、クロックアクセスの安定化を図ることができ
る。
【０２１３】また、クロックイネーブル信号ＣＫＥがＨ
レベルからＬレベルとされた場合、クロックイネーブル
信号ＣＫＥを外部クロックＣＬＫの立ち上がりのタイミ
ングでラッチすることなく、直ちに、クロックサスペン
ド信号csuzをＬレベルからＨレベルとし、内部クロック
i-clkを出力させないようにしたので、可変遅延回路９
６、１３２での消費電力の低減化を図ることができる。
【０２１４】第２実施形態・・図１３〜図１８ 図１３は本発明の第２実施形態の要部を示す回路図であ
り、本発明の第２実施形態は、図１に示す本発明の第１
実施形態が備える出力制御クロック生成回路３１２と回
路構成の異なる出力制御クロック生成回路４０３を備
え、その他については、図１に示す本発明の第１実施形
態と同様に構成したものである。
【０２１５】図１４は出力制御クロック生成回路４０３
の構成を示す回路図であり、この出力制御クロック生成
回路４０３は、図３に示す出力制御クロック生成回路３
１２が備える分周器３１５及びＤＬＬ回路３１６と回路
構成の異なる分周器４０５及びＤＬＬ回路４０６を設
け、その他については、図３に示す出力制御クロック生
成回路３１２と同様に構成したものである。
【０２１６】分周器４０５は、図３（図５）に示す分周
器３１５が備える分周器３１８の代わりに、図１５に示
す分周器４０８を設け、その他については、図３（図
５）に示す分周器３１５と同様に構成したものである。
【０２１７】図１５中、分周器４０８において、４０９
は図５に示す分周器３１８と同様に構成された分周器で
あり、分周器４０９の出力端子４０９Ａ、４０９Ｂ、４
０９Ｃは、それぞれ、分周器３１８の出力端子３１８
Ａ、３１８Ｂ、３１８Ｃに対応している。
【０２１８】したがって、分周器４０９の出力端子４０
９Ａに出力される分周クロックＣ４０９Ａは図７Ｂに示
すダミークロックd-clkと同一のクロック、分周器４０
９の出力端子４０９Ｂに出力される分周クロックＣ４０
９Ｂは図７Ｃに示す分周クロックａ０１と同一のクロッ
ク、分周器４０９の出力端子４０９Ｃに出力される分周
クロックＣ４０９Ｃは図７Ｄに示す分周クロックａ０２
と同一のクロックとなる。
【０２１９】また、４１０は後述する同期検出信号ＪＳ
Ｔに制御されて内部クロックi-clkを１／８に分周する
８分周器であり、同期検出信号ＪＳＴがＬレベルの場合
にはＨレベルを出力し、同期検出信号ＪＳＴがＨレベル
の場合には、内部クロックi-clkを１／８に分周してな
る分周クロックＣ４１０を出力するものである。
【０２２０】また、４１１は分周器４０９の出力端子４
０９Ａに出力される分周クロックＣ４０９Ａと８分周器
４１０の出力とをＡＮＤ処理してダミークロックd-clk
を出力するＡＮＤ回路である。
【０２２１】また、４１２は分周器４０９の出力端子４
０９Ｂに出力される分周クロックＣ４０９Ｂと８分周器
４１０の出力とをＡＮＤ処理して分周クロックａ０１を
出力するＡＮＤ回路である。
【０２２２】また、４１３は、分周器４０９の出力端子
４０９Ｃに出力される分周クロックＣ４０９Ｃと８分周
器４１０の出力とＡＮＤ処理して分周クロックａ０２を
出力するＡＮＤ回路である。
【０２２３】図１６は分周器４０８の動作を示す回路図
であり、図１６Ａは内部クロックi-clk、図１６Ｂは分
周クロックＣ４１０、図１６Ｃは分周クロックＣ４０９
Ａ、図１６Ｄは分周クロックＣ４０９Ｂ、図１６Ｅは分
周クロックＣ４０９Ｃ、図１６Ｆはダミークロックd-cl
k、図１６Ｇは分周クロックａ０１、図１６Ｈは分周ク
ロックａ０２を示している。
【０２２４】即ち、分周器４０８においては、同期検出
信号ＪＳＴがＬレベルの場合には、分周器４０９から出
力される分周クロックＣ４０９Ａ、Ｃ４０９Ｂ、Ｃ４０
９Ｃがそれぞれダミークロックd-clk、分周クロックａ
０１、分周クロックａ０２として出力されるが、同期検
出信号ＪＳＴがＨレベルとされる場合には、分周器４０
９から出力される分周クロックＣ４０９Ａ、Ｃ４０９
Ｂ、Ｃ４０９Ｃをそれぞれ１／２に分周したクロックが
ダミークロックd-clk、分周クロックａ０１、分周クロ
ックａ０２として出力されることになる。
【０２２５】また、図１４において、ＤＬＬ回路４０６
は、図３に示すＤＬＬ回路３１６が備える位相比較器１
９３と回路構成の異なる位相比較器４１５を設け、その
他については、図３に示すＤＬＬ回路３１６と同様に構
成したものである。
【０２２６】図１７は位相比較器４１５の位相比較部の
構成を示す回路図であり、位相比較器４１５の遅延時間
制御回路制御信号生成部については、図２４（図３６）
に示す位相比較器１９３の遅延時間制御回路制御信号生
成部１９６と同様に構成されている。
【０２２７】位相比較器４１５の位相比較部は、同期検
出信号ＪＳＴを出力する同期検出回路４１７を設け、そ
の他については、図２４（図３４）に示す位相比較器１
９３の位相比較部１９５と同様に構成したものである。
【０２２８】同期検出回路４１７は、ＡＮＤ回路４１８
を設け、ＡＮＤ回路４１８の一方の入力端子をＮＡＮＤ
回路２０８の出力端子に接続し、ＡＮＤ回路４１８の他
方の入力端子をＮＡＮＤ回路２１１の出力端子に接続
し、ＡＮＤ回路４１８の出力端子に同期検出信号ＪＳＴ
を得るように構成したものである。
【０２２９】図１８は位相比較器４１５の位相比較部の
動作を説明するための図であり、例えば、ダミー内部ク
ロックd-i-clkの位相が基準クロックc-clkよりも進んで
いる場合には、図３５Ａから明らかなように、位相比較
信号φｂ＝Ｈレベル、位相比較信号φｃ＝Ｌレベル、位
相比較信号φｄ＝Ｈレベル、位相比較信号φｅ＝Ｌレベ
ルとなり、この場合には、同期検出信号ＪＳＴ＝Ｌレベ
ルとなる。
【０２３０】また、ダミー内部クロックd-i-clkの位相
が基準クロックc-clkよりも遅れている場合には、図３
５Ｃから明らかなように、位相比較信号φｂ＝Ｌレベ
ル、位相比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝
Ｌレベル、位相比較信号φｅ＝Ｈレベルとなり、この場
合にも、同期検出信号ＪＳＴ＝Ｌレベルとなる。
【０２３１】これに対して、ダミー内部クロックd-i-cl
kが基準クロックc-clkに同期した場合には、図３５Ｂか
ら明らかなように、位相比較信号φｂ＝Ｌレベル、位相
比較信号φｃ＝Ｈレベル、位相比較信号φｄ＝Ｈレベ
ル、位相比較信号φｅ＝Ｌレベルとなり、同期検出信号
ＪＳＴ＝Ｈレベルとなる。
【０２３２】このように、同期検出信号ＪＳＴは、ダミ
ー内部クロックd-i-clkが基準クロックc-clkに同期した
場合にはＨレベルとなり、ダミー内部クロックd-i-clk
が基準クロックc-clkに同期していない場合にはＬレベ
ルとなる。
【０２３３】本発明の第２実施形態によれば、第１実施
形態と同様の効果を得ることができると共に、ダミー内
部クロックd-i-clkが基準クロックc-clkに同期すると、
同期検出信号ＪＳＴがＨレベルとなり、ダミークロック
d-clk、分周クロックａ０１、分周クロックａ０２は、
１／２に分周されるので、ＤＬＬ回路４０６における消
費電力の低減化を図ることができる。
【０２３４】なお、本発明の第１実施形態及び第２実施
形態においては、オーバフロー検出回路３５７及びクロ
ック制御回路３５８、３５９を設けるようにした場合に
ついて説明したが、オーバフロー検出回路３５７及びク
ロック制御回路３５８、３５９を設けないように構成し
ても良い。
【０２３５】
【発明の効果】以上のように、本発明中、第１〜第１２
の発明（請求項１〜１２記載の半導体集積回路）のいず
れによっても、電源電圧の変動などがあったとしても、
データホールドタイム（ｔＯＨ)として、（ｍ／ｎ）×
ｔＣＬＫを必ず確保することができるので、信頼性の向
上を図ることができる。
【０２３６】また、特に、少なくとも、第７又は第８の
発明（請求項７又は８記載の半導体集積回路）によれ
ば、ダミー内部クロックと基準クロックとの位相余裕を
大きくすることができるので、外部クロックの周波数が
高くなり、遅延同期ループ回路の最小遅延時間が外部ク
ロックのクロックサイクルタイムよりも長くなってしま
う場合であっても、ダミー内部クロックを基準クロック
に同期させることができる。
【０２３７】また、特に、少なくとも、第９又は第１０
の発明（請求項９又は１０記載の半導体集積回路）によ
れば、ダミー内部クロックが基準クロックに同期した場
合には、第１の分周器は、分周比が大きくなるように構
成されているので、ダミー内部クロックが基準クロック
に同期した後における遅延同期ループ回路における消費
電力の低減化を図ることができる。
【０２３８】また、特に、第１１又は第１２の発明（請
求項１１又は１２記載の半導体集積回路）によれば、ク
ロックイネーブル信号が非活性レベルから活性レベルへ
変化した時は、直ちに、クロックサスペンド信号を非活
性レベルから活性レベルに変化させることができるの
で、第１、第２の可変遅延回路での消費電力の低減化を
図ることができる。
【０２３９】
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図であ
る。
【図２】本発明の第１実施形態が備えるクロック入力回
路及びクロックイネーブル信号入力回路の構成を示す回
路図である。
【図３】本発明の第１実施形態が備える出力制御クロッ
ク生成回路の構成を示す回路図である。
【図４】本発明の第１実施形態が備えるクロック制御回
路の構成を示す回路図である。
【図５】本発明の第１実施形態が備える内部クロックを
分周する分周器の構成を示す回路図である。
【図６】本発明の第１実施形態が備える内部クロックを
分周する分周器を構成する分周器の構成を示す回路図で
ある。
【図７】本発明の第１実施形態が備える内部クロックを
分周する分周器の動作を示す波形図である。
【図８】本発明の第１実施形態が備えるオーバフロー検
出回路の構成を示す回路図である。
【図９】本発明の第１実施形態における出力データの出
力タイミングを示す波形図である。
【図１０】本発明の第１実施形態において可変遅延回路
の遅延時間が最小遅延時間である場合のＤＬＬ回路の動
作を示す波形図である。
【図１１】本発明の第１実施形態においてオーバフロー
検出信号がＨレベルとされた場合の出力データの出力タ
イミングを示す波形図である。
【図１２】本発明の第１実施形態におけるクロックサス
ペンド・モードを説明するための波形図である。
【図１３】本発明の第２実施形態の要部を示す回路図で
ある。
【図１４】本発明の第２実施形態が備える出力制御クロ
ック生成回路の構成を示す回路図である。
【図１５】本発明の第２実施形態が備える内部クロック
を分周する分周器の構成の一部分を示す回路図である。
【図１６】図１５に示す分周器の動作を示す波形図であ
る。
【図１７】本発明の第２実施形態が備える出力制御クロ
ック生成回路を構成する位相比較器の位相比較部の構成
を示す回路図である。
【図１８】本発明の第２実施形態が備える出力制御クロ
ック生成回路を構成する位相比較器の位相比較部の動作
を説明するための図である。
【図１９】従来のＳＤＲＡＭの一例の要部を示す回路図
である。
【図２０】図１９に示す従来のＳＤＲＡＭが備えるデー
タ出力回路の構成を示す回路図である。
【図２１】図１９に示す従来のＳＤＲＡＭが備えるクロ
ック入力回路及びクロックイネーブル信号入力回路の構
成を示す回路図である。
【図２２】図１９に示す従来のＳＤＲＡＭが備えるクロ
ック入力回路を構成する差動増幅回路の構成を示す回路
図である。
【図２３】図１９に示す従来のＳＤＲＡＭが備えるクロ
ックイネーブル信号入力回路を構成する差動増幅回路の
構成を示す回路図である。
【図２４】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路の構成を示す回路図である。
【図２５】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する内部クロックを遅延す
る可変遅延回路の構成を分図して示す回路図である。
【図２６】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する内部クロックを遅延す
る可変遅延回路の構成を分図して示す回路図である。
【図２７】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成するクロック制御回路の構
成を示す回路図である。
【図２８】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する内部クロックを分周す
る分周器の動作を示す波形図である。
【図２９】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成するダミークロックを遅延
する可変遅延回路の構成を分図して示す回路図である。
【図３０】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成するダミークロックを遅延
する可変遅延回路の構成を分図して示す回路図である。
【図３１】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成するダミーのデータ出力回
路の構成を示す回路図である。
【図３２】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成するダミーの負荷回路の構
成を示す回路図である。
【図３３】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する位相比較器の構成を示
す回路図である。
【図３４】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する位相比較器の位相比較
部の構成を示す回路図である。
【図３５】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する位相比較器の位相比較
部の動作を示す波形図である。
【図３６】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する位相比較器の遅延時間
制御回路制御信号生成部の構成を示す回路図である。
【図３７】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する位相比較器の遅延時間
制御回路制御信号生成部の動作を示す波形図である。
【図３８】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する遅延時間制御回路の構
成を分図して示す回路図である。
【図３９】図１９に示す従来のＳＤＲＡＭが備える出力
制御クロック生成回路を構成する遅延時間制御回路の構
成を分図して示す回路図である。
【図４０】図１９に示す従来のＳＤＲＡＭが有する第１
の問題点を説明するための波形図である。
【図４１】図１９に示す従来のＳＤＲＡＭが有する第２
の問題点を説明するための波形図である。
【図４２】図１９に示す従来のＳＤＲＡＭが有する第４
の問題点を説明するための波形図である。
【図４３】図１９に示す従来のＳＤＲＡＭが有する第５
の問題点を説明するための波形図である。
【符号の説明】
ＣＬＫ 外部クロック i-clk 内部クロック dll-clk 遅延クロック o-clk 出力制御クロック ＤＱ 出力データ d-clk ダミークロック c-clk 基準クロック d-dll-clk ダミー遅延クロック d-o-clk ダミー出力制御クロック d-dq ダミー出力データ d-i-clk ダミー内部クロック

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】出力制御クロックの立ち上がりタイミング
    又は立ち下がりタイミングに同期して出力動作を開始
    し、出力データを出力する第１のデータ出力回路と、 外部から供給される外部クロックを増幅して内部クロッ
    クを出力する第１のクロック入力回路と、 前記内部クロックを入力して前記出力制御クロックを出
    力する出力制御クロック生成回路と、 前記出力制御クロックを前記第１のデータ出力回路に伝
    送する出力制御クロック用の配線とを備えてなる半導体
    集積回路において、 前記出力制御クロック生成回路は、前記出力制御クロッ
    クとして、前記外部クロックのうち、アクセスクロック
    の立ち上がりタイミング又は立ち下がりタイミングか
    ら、（ｍ／ｎ）×ｔＣＬＫ（但し、ｍ、ｎはｍ＜ｎを満
    足する整数、ｔＣＬＫは前記外部クロックのサイクルタ
    イムである。）だけ遅延して、前記第１のデータ出力回
    路から前記出力データを出力させることができる出力制
    御クロックを出力するように構成されていることを特徴
    とする半導体集積回路。
  2. 【請求項２】前記出力制御クロック生成回路は、 前記内部クロックを遅延して前記出力制御クロックを出
    力する第１の可変遅延回路と、 前記内部クロックを分周してなるダミークロック及び基
    準クロックを出力する第１の分周器と、 前記ダミークロック及び前記基準クロックを入力し、前
    記出力制御クロックとして、前記アクセスクロックの立
    ち上がりタイミング又は立ち下がりタイミングから、
    （ｍ／ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ
    出力回路から前記出力データを出力させることができる
    出力制御クロックを出力するように前記第１の可変遅延
    回路の遅延時間を制御する第１の遅延同期ループ回路と
    を備えていることを特徴とする請求項１記載の半導体集
    積回路。
  3. 【請求項３】前記第１の遅延同期ループ回路は、 遅延時間を前記第１の可変遅延回路と同一時間に制御さ
    れ、前記ダミークロックを遅延して前記ダミー出力制御
    クロックを出力する第２の可変遅延回路と、 前記出力制御クロック用の配線を擬制してなり、前記ダ
    ミー出力制御クロックを前記第２のデータ出力回路に伝
    送するダミー出力制御クロック用の配線と、 前記第１のデータ出力回路を擬制してなり、前記ダミー
    出力制御クロック用の配線を介して供給される前記ダミ
    ー出力制御クロックを遅延してなるダミー出力データを
    出力する第２のデータ出力回路と、 前記第１のデータ出力回路の負荷容量を擬制してなり、
    前記第２のデータ出力回路の出力端子と接地線との間に
    接続されたダミーの負荷容量と、 前記第１のクロック入力回路を擬制してなり、前記ダミ
    ー出力データを入力してダミー内部クロックを出力する
    第２のクロック入力回路と、 前記基準クロックと前記ダミー内部クロックとの位相を
    比較して第１の位相比較信号を出力する第１の位相比較
    器と、 前記第１の位相比較信号を入力して、前記出力制御クロ
    ックとして、前記アクセスクロックの立ち上がりタイミ
    ング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣ
    ＬＫだけ遅延して、前記第１のデータ出力回路から前記
    出力データを出力させることができる出力制御クロック
    を出力するように前記第１、第２の可変遅延回路の遅延
    時間を制御する第１の遅延時間制御回路とを備えている
    ことを特徴とする請求項２記載の半導体集積回路。
  4. 【請求項４】前記出力制御クロック生成回路は、 前記内部クロックを遅延して遅延クロックを出力する第
    １の可変遅延回路と、 前記内部クロック及び前記遅延クロックを入力して、前
    記出力制御クロックとして、前記内部クロック又は前記
    遅延クロックを出力する第１のクロック制御回路と、 前記内部クロックを分周してなるダミークロック及び基
    準クロックを出力する第１の分周器と、 前記ダミークロック及び前記基準クロックを入力し、前
    記出力制御クロックとして、アクセスクロックの立ち上
    がりタイミング又は立ち下がりタイミングから、（ｍ／
    ｎ）×ｔＣＬＫだけ遅延して、前記第１のデータ出力回
    路から前記出力データを出力させることができる出力制
    御クロックを出力するように前記第１の可変遅延回路の
    遅延時間を制御する第２の遅延同期ループ回路と、 前記第１の可変遅延回路の遅延時間が最大遅延時間に到
    達していない場合には、前記出力制御クロックとして、
    前記遅延クロックを選択し、前記第１の可変遅延回路の
    遅延時間が最大遅延時間に到達した場合には、前記出力
    制御クロックとして、前記内部クロックを選択するよう
    に、前記第１のクロック制御回路を制御するクロック選
    択信号を前記第１のクロック制御回路に供給するクロッ
    ク選択信号供給回路とを備えていることを特徴とする請
    求項１記載の半導体集積回路。
  5. 【請求項５】前記第１のクロック制御回路は、 一方の入力端子に前記内部クロックが印加され、他方の
    入力端子に前記クロック選択信号が印加される第１のＮ
    ＡＮＤ回路と、 前記クロック選択信号を反転する第１のインバータと、 一方の入力端子に前記遅延クロックが印加され、他方の
    入力端子に前記第１のインバータの出力信号が印加され
    る第２のＮＡＮＤ回路と、 一方の入力端子に前記第１のＮＡＮＤ回路の出力信号が
    印加され、他方の入力端子に前記第２のＮＡＮＤ回路の
    出力信号が印加され、出力端子に前記出力制御クロック
    を出力する第３のＮＡＮＤ回路とを備えていることを特
    徴とする請求項４記載の半導体集積回路。
  6. 【請求項６】前記第２の遅延同期ループ回路は、 遅延時間を前記第１の可変遅延回路と同一時間に制御さ
    れ、前記ダミークロックを遅延してダミー遅延クロック
    を出力する第２の可変遅延回路と、 前記第１のクロック制御回路を擬制してなり、前記ダミ
    ー遅延クロックを入力してダミー出力制御クロックを出
    力する第２のクロック制御回路と、 前記出力制御クロック用の配線を擬制してなり、前記ダ
    ミー出力制御クロックを前記第２のデータ出力回路に伝
    送するダミー出力制御クロック用の配線と、 前記第１のデータ出力回路を擬制してなり、前記ダミー
    出力制御クロック用の配線を介して供給される前記ダミ
    ー出力制御クロックを遅延してなるダミー出力データを
    出力する第２のデータ出力回路と、 前記第１のデータ出力回路の負荷容量を擬制してなり、
    前記第２のデータ出力回路の出力端子と接地線との間に
    接続されたダミーの負荷容量と、 前記第１のクロック入力回路を擬制してなり、前記ダミ
    ー出力データを入力してダミー内部クロックを出力する
    第２のクロック入力回路と、 前記基準クロックと前記ダミー内部クロックとの位相を
    比較して第１の位相比較信号を出力する第１の位相比較
    器と、 前記第１の位相比較信号を入力して、前記出力制御クロ
    ックとして、前記アクセスクロックの立ち上がりタイミ
    ング又は立ち下がりタイミングから、（ｍ／ｎ）×ｔＣ
    ＬＫだけ遅延して、前記第１のデータ出力回路から前記
    出力データを出力させることができる出力制御クロック
    を出力するように前記第１、第２の可変遅延回路の遅延
    時間を制御する第１の遅延時間制御回路とを備えている
    ことを特徴とする請求項４又は５記載の半導体集積回
    路。
  7. 【請求項７】前記基準クロックの立ち上がりタイミング
    又は立ち下がりタイミングは、前記ダミークロックの立
    ち上がりタイミング又は立ち下がりタイミングから、
    （１＋ｍ／ｎ）×ｔＣＬＫだけ遅延したクロックである
    ことを特徴とする請求項３又は６記載の半導体集積回
    路。
  8. 【請求項８】前記第１の分周器は、 前記ダミークロックと、立ち上がりタイミング又は立ち
    下がりタイミングを前記ダミークロックの立ち上がりタ
    イミング又は立ち下がりタイミングから前記外部クロッ
    クの１周期分遅延させてなる第１の分周クロックと、立
    ち上がりタイミング又は立ち下がりタイミングを前記第
    １の分周クロックの立ち上がりタイミング又は立ち下が
    りタイミングから前記外部クロックの１周期分遅延させ
    てなる第２の分周クロックを出力する第２の分周器と、 縦列接続され、遅延時間を同一時間に制御されて、前記
    第１の分周クロックを遅延する第３、第４、・・・第ｍ
    ＋２、・・・第ｎ＋２の可変遅延回路と、 前記第ｎ＋２の可変遅延回路から出力される第３の分周
    クロックの位相と、前記第２の分周クロックの位相とを
    比較して、前記第２の位相比較信号を出力する第２の位
    相比較器と、 前記第２の位相比較信号を入力して、前記第３の分周ク
    ロックが前記第２の分周クロックに同期するように、前
    記第３、第４、・・・第ｍ＋２、・・・第ｎ＋２の可変
    遅延回路の遅延時間を制御する第２の遅延時間制御回路
    とを備え、 前記第ｍ＋２の可変遅延回路から出力される分周クロッ
    クを前記基準クロックとしていることを特徴とする請求
    項７記載の半導体集積回路。
  9. 【請求項９】前記第１の位相比較器は、前記ダミー内部
    クロックが前記基準クロックに同期した場合には、同期
    検出信号を出力するように構成され、 前記第１の分周器は、前記同期検出信号が出力された場
    合には、分周比が大きくなるように構成されていること
    を特徴とする請求項３、６、７又は８記載の半導体集積
    回路。
  10. 【請求項１０】前記第１の位相比較器は、 一方の入力端子を前記ダミー内部クロックが印加される
    第１のノードに接続し、他方の入力端子を前記基準クロ
    ックが印加される第２のノードに接続した第４のＮＡＮ
    Ｄ回路と、入力端子を前記第４のＮＡＮＤ回路の出力端
    子に接続した反転遅延回路と、一方の入力端子を前記第
    ４のＮＡＮＤ回路の出力端子に接続し、他方の入力端子
    を前記反転遅延回路の出力端子に接続したＮＯＲ回路
    と、 一方の入力端子を前記第１のノードに接続した第５のＮ
    ＡＮＤ回路と、一方の入力端子を前記第２のノードに接
    続し、他方の入力端子を前記第５のＮＡＮＤ回路の出力
    端子に接続し、出力端子を前記第５のＮＡＮＤ回路の他
    方の入力端子に接続した第６のＮＡＮＤ回路と、一方の
    入力端子を電源線に接続し、他方の入力端子を前記第２
    のノードに接続した第７のＮＡＮＤ回路と、入力端子を
    前記第７のＮＡＮＤ回路の出力端子に接続した第２のイ
    ンバータと、一方の入力端子を前記第１のノードに接続
    した第８のＮＡＮＤ回路と、一方の入力端子を前記第８
    のＮＡＮＤ回路の出力端子に接続し、他方の入力端子を
    前記第２のインバータの出力端子に接続し、出力端子を
    前記第８のＮＡＮＤ回路の出力端子に接続した第９のＮ
    ＡＮＤ回路と、 一方の入力端子を前記第５のＮＡＮＤ回路の出力端子に
    接続し、他方の入力端子を前記ＮＯＲ回路の出力端子に
    接続した第１０のＮＡＮＤ回路と、一方の入力端子を前
    記第６のＮＡＮＤ回路の出力端子に接続し、他方の入力
    端子を前記第１のＮＯＲ回路の出力端子に接続した第１
    １のＮＡＮＤ回路と、一方の入力端子を前記第８のＮＡ
    ＮＤ回路の出力端子に接続し、他方の入力端子を前記Ｎ
    ＯＲ回路の出力端子に接続した第１２のＮＡＮＤ回路
    と、一方の入力端子を前記第９のＮＡＮＤ回路の出力端
    子に接続し、他方の入力端子を前記ＮＯＲ回路の出力端
    子に接続した第１３のＮＡＮＤ回路と、 一方の入力端子を前記第１０のＮＡＮＤ回路の出力端子
    に接続した第１４のＮＡＮＤ回路と、一方の入力端子を
    前記第１１のＮＡＮＤ回路の出力端子に接続し、他方の
    入力端子を前記第１４のＮＡＮＤ回路の出力端子に接続
    した第１５のＮＡＮＤ回路と、一方の入力端子を前記第
    １２のＮＡＮＤ回路の出力端子に接続した第１６のＮＡ
    ＮＤ回路と、一方の入力端子を前記第１３のＮＡＮＤ回
    路の出力端子に接続し、他方の入力端子を前記第１６の
    ＮＡＮＤ回路の出力端子に接続した第１７のＮＡＮＤ回
    路と、 一方の入力端子を前記第１４のＮＡＮＤ回路の出力端子
    に接続し、他方の入力端子を前記第１７のＮＡＮＤ回路
    の出力端子に接続し、出力端子に前記同期検出信号を出
    力する第１８のＮＡＮＤ回路とを備えていることを特徴
    とする請求項９記載の半導体集積回路。
  11. 【請求項１１】前記第１のクロック入力回路は、外部か
    ら供給されるクロックイネーブル信号を入力するクロッ
    クイネーブル信号入力回路からクロックサスペンド信号
    を供給され、このクロックサスペンド信号が非活性レベ
    ルから活性レベルに変化した時は、前記内部クロックの
    出力を停止するように構成され、 前記クロックイネーブル信号入力回路は、前記クロック
    イネーブル信号が非活性レベルから活性レベルへ変化し
    た時は、前記クロックイネーブル信号を前記外部クロッ
    クの遷移タイミングでラッチすることなく、前記クロッ
    クサスペンド信号を非活性レベルから活性レベルに変化
    させるように構成されていることを特徴とする請求項
    １、２、３、４、５、６、７、８、９又は１０記載の半
    導体集積回路。
  12. 【請求項１２】前記第１のクロック入力回路は、前記外
    部クロックが反転入力端子に印加される第１の差動増幅
    回路と、この第１の差動増幅回路の出力を反転する第３
    のインバータと、この第３のインバータの出力を反転す
    る第４のインバータと、この第４のインバータの出力を
    反転してラッチクロックを出力する第５のインバータ
    と、前記クロックサスペンド信号を反転する第６のイン
    バータと、この第６のインバータの出力と前記第３のイ
    ンバータの出力とをＮＡＮＤ処理する第１９のＮＡＮＤ
    回路と、この第１９のＮＡＮＤ回路の出力を反転して前
    記内部クロックを出力する第７のインバータとを備えて
    構成され、前記クロックイネーブル信号入力回路は、 前記クロックイネーブル信号が反転入力端子に印加され
    る第２の差動増幅回路と、この第２の差動増幅回路の出
    力を反転する第８のインバータと、この第８のインバー
    タの入力を反転する第９のインバータと、この第９のイ
    ンバータの出力を反転する第１０のインバータと、一端
    を前記第１０のインバータの出力端子に接続し、他端を
    接地したキャパシタと、前記ラッチクロックを反転する
    第１１のインバータと、入力端子を前記第１０のインバ
    ータの出力端子に接続し、前記ラッチクロックによりオ
    ン、オフが接続されるｐＭＯＳトランジスタ及び前記第
    １１のインバータの出力によりオン、オフが制御される
    ｎＭＯＳトランジスタからなる伝送ゲート回路と、入力
    端子を前記伝送ゲート回路の出力端子に接続し、出力端
    子に前記クロックサスペンド信号を得るようにされたラ
    ッチ回路とを備えて構成されていることを特徴とする請
    求項１１記載の半導体集積回路。
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