KR100389914B1 - 데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치 - Google Patents

데이터터미널(ｄｑ)의 데이터셋업시간 및 데이터홀드시간마진을 확보할 수 있는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 데이터터미널(DQ)의 데이터셋업시간 및 데이터홀드시간 마진을 확보할 수 있는 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 지연동기회로, 출력복사부, 출력드라이버 및 출력먹스부를 포함한다. 지연동기회로는 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후 내부클럭신호와 내부지연클럭신호를 발생시킨다. 출력복사부는 메모리셀데이터를 입력하고 그 출력으로 내부클럭신호를 발생시키고 데이터터미널의 전류를 조절하는 전류제어신호들에 응답하여 내부지연클럭신호 라인의 부하를 조절하여 피이드백클럭신호를 발생시킨다. 출력드라이버는 전류제어신호들 및 메모리셀데이터에 의하여 구동되어 데이터터미널의 전압레벨을 결정한다. 출력먹스부는 내부클럭신호에 동기되고 전류제어신호에 응답하여 메모리셀데이터를 소정시간 지연시켜 출력드라이버로 전송한다. 따라서, 본 발명의 반도체 메모리 장치는 출력드라이버에서 전류제어신호들에 의해 데이터터미널의 스위칭 시간이 단축 또는 길어지는 것에 대응하여 출력복사부에서는 전류제어신호들에 의하여 내부클럭신호의 위상지연을, 그리고 출력먹스부에서는 전류제어신호들에 의하여 메모리셀데이터의 전달시간을 조절하게 된다. 그리하여, 데이터터미널의 데이터셋업시간 및 데이터홀드시간 마진을 확보할 수 있게 된다.

Description

데이터터미널(ＤＱ)의 데이터셋업시간 및 데이터홀드시간 마진을 확보할 수 있는 반도체 메모리 장치{Semiconductor memory device ensuring margin of data setup time and data hold time of data terminal(DQ)}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터터미널(DQ)의 데이터셋업시간 및 데이터홀드시간 마진을 확보할 수 있는 반도체 메모리 장치에 관한 것이다.
최근, 반도체 메모리 장치의 고집적화 기술에 힘입어 반도체 메모리 장치의 고속화와 고성능화가 가능하다. 동기식 디램은 일반적으로 그 동작 주파수가 100㎒ 내지 200㎒에 이르는데, 클럭신호에 동기되어 메모리셀로 데이터를 입력하거나 메모리셀 데이터를 유효 데이터 구간(valid data window)으로 출력한다. 좀 더 빠른 성능의 컴퓨터 시스템 또는 전기 시스템에서는 듀얼데이터레이트 디램(DDR DRAM)이나 램버스 디램(RAMBUS DRAM) 등을 사용하게 되는 데, 이들은 500㎒ 내지는 1.6㎓ 정도의 동작 주파수를 갖는다. 특히, 램버스 디램의 경우 800Mbps의 고속동작을 실현하는 데 있어 외부클럭신호에 대하여 출력데이터의 동기를 맞추는 일이 중요하다.
도 1은 종래의 램버스 디램의 일부분을 나타내는 것으로, 외부클럭신호에 대하여 데이터출력을 동기시키는 블락들을 나타낸다. 이를 참조하면, 램버스 디램(100)은 지연동기회로(110), 출력복사부(OUTPUT REPLICA)(120), 전류제어부(130), 출력먹스부(140) 및 출력드라이버부(150)를 포함한다. 지연동기회로(110)는 외부클럭신호(EXTCLK)와 피이드백클럭신호(TCLKFB)를 입력하여 내부클럭신호(TCLK)와 내부클럭신호(TCLK)에 대하여 90°위상 지연된 내부지연클럭신호(TCLK90)를 발생한다. 내부클럭신호(TCLK)는 램버스 디램의 내부 회로 블락들의 동작시 기준 클럭신호로 사용된다.
출력복사부(120)는 내부지연클럭신호(TCLK90)를 복사하여 피이드백클럭신호(TCLKFB)를 발생한다. 피이드백클럭신호(TCLKFB)는 지연동기회로(110)에서 외부클럭신호(EXTCLK)와 위상비교되어, 그 결과로 외부클럭신호(EXTCLK)에 동기되는 내부클럭신호(TCLK)가 발생된다. 출력먹스부(140)는 램버스 디램의 내부 회로 블락들 중의 하나로서, 내부클럭신호(TCLK)에 동기되어 메모리셀 데이터를 선택하여 출력드라이버(150)로 전송한다. 도 2는 출력먹스부(140)를 구체적으로 나타내는 도면이다. 출력먹스부(140)는 내부클럭신호(TCLK)를 수신하여 클럭신호(CLK)와 반전클럭신호(CLKB)로 분리하고, 이 클럭신호(CLK)와 반전클럭신호(CLKB)에 응답하여 메모리셀 데이터를 출력드라이버(150, 도 1)로 전송한다.
다시 도 1에서, 전류제어부(130)는 전류 모드 출력드라이버에 의하여 구동되는 버스라인으로 안정적인 전류를 공급하고, 온도변화, 공정변화 그리고 전원변화에 대하여도 전류변동을 작게 하기 위하여 전류제어신호들(ICTRL<0:i>)을 발생한다. 대표적인 전류제어부는 미국특허 제5,254,883에 개시되어 있다.출력드라이버(150)는 출력먹스부(140)에 의하여 선택된 메모리셀 데이터와 전류제어신호들(ICTRL<0:i>)에 응답하여 데이터터미널(DQ)의 전압레벨을 결정한다. 게다가, 활성화되는 전류제어신호들(ICTRL<0:i>)의 수가 많으면 데이터터미널(DQ)의 데이터 천이시간이 더욱 빨라진다.
한편, 램버스 디램(100)에서 데이터터미널(DQ)의 출력데이터는 외부클럭신호(EXTCLK)에 대하여 데이터셋업시간과 데이터홀드시간을 갖도록 설정되는 것이 일반적이다. 왜냐하면, 외부클럭신호(EXTCLK)는 시스템(미도시)의 전체 동작을 주관하는 주요 클럭신호로 작용하기 때문에, 시스템의 동작상 램버스 디램의 출력데이터는 외부클럭신호에 대하여 데이터셋업시간 및 데이터홀드시간이라는 규정에 맞춰져야 한다.
그런데, 출력드라이버(150)에서 전류제어신호들(ICTRL<0:i>)에 의하여 선택적으로 턴온되는 제1 엔모스 트랜지스터들의 수가 많아지면 데이터터미널(DQ)의 출력데이터는 빨리 천이된다. 이에 따라 외부클럭신호(EXTCLK)에 대하여 맞춰진 데이터셋업시간과 데이터홀드시간이 틀어지게 된다. 그리하여 시스템 전체의 오동작을 유발하는 문제점이 생기게 된다.
본 발명의 목적은 데이터터미널(DQ)의 클럭신호에 대한 데이터셋업시간 및 데이터홀드시간의 마진을 확보할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 램버스 디램의 일부분을 나타내는 것으로, 외부클럭신호에 대하여 데이터출력을 동기시키는 블락들을 나타낸다.
도 2는 도 1의 출력먹스부를 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 출력먹스부를 나타내는 도면이다.
도 5는 도 4의 내부클럭신호보상부를 나타내는 도면이다.
도 6은 도 4의 데이터전송부를 나타내는 도면이다.
도 7은 도 3의 출력드라이버의 한 예를 나타내는 도면이다.
도 8은 전류제어신호가 로직 하이레벨일 때 도 7의 출력드라이버의 동작 파형을 나타내는 도면이다.
도 9는 전류제어신호가 로직 로우레벨일 때 도 7의 출력드라이버의 동작 파형을 나타내는 도면이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 11은 도 10의 출력복사부 일부분을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는, 외부 클럭 신호를 수신하여 상기 내부 클럭 신호를 발생하는 내부 클럭 신호 발생회로; 상기 데이터터미널의 전류를 조절하는 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및 상기 내부 클럭 신호에 동기되고 상기 전류제어신호에 응답하여 상기 메모리셀데이터를 소정시간 지연시켜 상기 출력드라이버로 전송하는 출력먹스부를 구비한다.
상기 목적을 달성하기 위하여 본 발명의 다른 반도체 메모리 장치는 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로와, 내부지연클럭신호를 소정 위상 지연시켜 피이드백클럭신호를 발생하는 출력복사부와, 데이터터미널의 전류를 조절하는 전류제어신호들 및 메모리셀데이터에 의하여 구동되어 데이터터미널의 전압레벨을 결정하는 출력드라이버와, 내부클럭신호에 동기되고 전류제어신호에 응답하여 메모리셀데이터를 소정시간 지연시켜 출력드라이버로 전송하는 출력먹스부를 구비한다.
상기 목적을 달성하기 위하여 본 발명의 또 다른 반도체 메모리 장치는 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 입출력하는 데 있어서, 상기 외부 클럭 신호를 수신하여 상기 내부 클럭 신호를 발생하는 내부 클럭 신호 발생회로; 상기 데이터터미널의 전류를 조절하는 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및 상기 내부클럭신호에 동기되어 상기 메모리셀데이터를 상기 출력드라이버로 전송하는 출력먹스부를 구비한다.상기 내부 클럭 신호 발생 회로는 상기 전류제어신호들에 응답하여 상기 내부클럭신호의 위상을 조절하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
상기 목적을 달성하기 위한 본 발명의 더욱 다른 반도체 메모리 장치는 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로와, 메모리셀데이터를 입력하고 그 출력으로 내부클럭신호를 발생시키고 데이터터미널의 전류를 조절하는 전류제어신호들에 응답하여 내부지연클럭신호 라인의 부하를 조절하여 피이드백클럭신호를 발생하는 출력복사부와, 전류제어신호들 및 메모리셀데이터에 의하여 구동되어 데이터터미널의 전압레벨을 결정하는 출력드라이버와, 내부클럭신호에 동기되어 메모리셀데이터를 출력드라이버로 전송하는 출력먹스부를 구비한다.
상기 목적을 달성하기 위한 본 발명의 더욱 더 다른 반도체 메모리 장치는 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로와, 메모리셀데이터를 입력하고 그 출력으로 내부클럭신호를 발생시키고 데이터터미널의 전류를 조절하는 전류제어신호들에 응답하여 내부지연클럭신호 라인의 부하를 조절하여 피이드백클럭신호를 발생하는 출력복사부와, 전류제어신호들 및 메모리셀데이터에 의하여 구동되어 데이터터미널의 전압레벨을 결정하는 출력드라이버와, 내부클럭신호에 동기되고 전류제어신호에 응답하여 메모리셀데이터를 소정시간 지연시켜 상기 출력드라이버로 전송하는 출력먹스부를 구비한다.
이와같은 본 발명의 반도체 메모리 장치에 의하면, 출력먹스부 및 출력복사부가 전류제어신호에 의해 동작됨으로써 데이터셋업시간 및 데이터홀드시간 마진을 확보하게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
제1 실시예
도 3는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(400)는 지연동기회로(410), 출력복사부(420), 전류제어부(430), 출력먹스부(440) 및 출력드라이버(450)를 포함한다. 지연동기회로(410)는 외부클럭신호(EXTCLK)와 피이드백클럭신호(TCLKFB)와의 위상을 비교하여, 그 결과로 외부클럭신호(EXTCLK)에 위상동기되는 내부클럭신호(TCLK)와 내부클럭신호(TCLK)에 90°위상지연된 내부지연클럭신호(TCLK90)를 발생한다. 내부지연클럭신호(TCLK90)는 출력복사부(420)로 제공되고, 출력복사부(420)는 내부지연클럭신호(TCLK90)를 복사하여 피이드백클럭신호(TCLKFB)를 발생한다.
전류제어부(430)은 미국특허 제5,254,883에 개시된 기술 내용을 이용하여 상기 미국특허 '883의 전류제어부(320, 도 6)에서 발생되는 전류제어신호들과 거의 동일한 전류제어신호들(ICTRL<0:i>)을 발생한다. 전류제어신호들(ICTRL<0:i>)은 온도변화, 공정변화 그리고 전원변화에 대하여 선택적으로 활성화된다.
출력먹스부(440)는 내부클럭신호(TCLK)와 전류제어신호들(ICTRL<0:i>)에 응답하여 메모리셀 데이터를 출력드라이버(450)로 전송한다. 출력먹스부(440)는 구체적으로 도 4에 도시된 바와 같이 DA 컨버터/드라이버(510), 내부클럭신호보상부(520) 및 데이터전송부(530)를 포함한다. DA 컨버터/드라이버(510)는 전류제어신호들(ICTRL<0:i>)을 소정의 디지털 포맷, 예컨대 j비트로 나타내는 제어클럭신호쌍들(ICTRL<0:j>, ICTRLB<0:j>)로 전환시킨다. 내부클럭신호보상부(520)는 제어클럭신호쌍들(ICTRL<0:j>, ICTRLB<0:j>)에 응답하여 내부클럭신호(TCLK)를 소정시간 지연시켜 보상클럭신호쌍(CLK,CLKB)을 발생시킨다. 내부클럭신호보상부(520)는 도 5에 도시되어 있다.
도 5에서, 내부클럭신호보상부(520)는 내부클럭신호(TCLK)를 버퍼링하여 보상클럭신호(CLK)를 발생하는 제1 및 제2 인버터체인들(610,620)을 구비한다. 그리고 내부클럭신호(TCLK)를 반전시켜 반전된 보상클럭신호(CLKB)를 발생하는 제3 및 제4 인버터체인들(630,640)을 구비한다. 제1 인버터체인(610)은 제어클럭신호쌍들(ICTRL<0:j>, ICTRLB<0:j>)에 의하여 선택적으로 인에이블되는 인버터들로 구성되어 내부클럭신호(TCLK)를 소정시간 지연시켜 보상클럭신호(CLK)를 발생한다. 제4 인버터체인(640)도 제어클럭신호쌍들(ICTRL<0:j>, ICTRLB<0:j>)에 의하여 선택적으로 인에이블되는 인버터들로 구성되어 내부클럭신호(TCLK)를 소정시간 지연시킨다.
도 6은 도 4의 데이터전송부(530)를 나타내는 도면이다. 이를 참조하면, 데이터전송부(530)는 보상클럭신호쌍(CLK,CLKB)에 응답하여 메모리셀 데이터를 출력먹스부(440, 도 3)의 출력신호(Q)로 전송한다.
다시, 도 3으로 돌아가서, 출력드라이버(450)는 제1 트랜지스터군(451)과 제2 트랜지스터군(452)을 포함한다. 제1 트랜지스터군(451)은 전류제어신호(ICTRL<0:i>)가 게이트에 연결되는 다수개의 트랜지스터들(451 a,451b,451c,451d,451e)로 구성되고 각각의 트랜지스터들(451 a,451b,451c,451d,451e)은 다른 너비를 갖는다. 트랜지스터들(451 a,451b,451c,451d,451e)의 너비는 "×" 표시의 배수 관계로 나타낸다. 예를 들면,트랜지스터 451b의 너비는 트랜지스터 451a의 그것에 2배이다.
제2 트랜지스터군(452)은 출력먹스부(440)의 출력신호(Q)가 그 게이트에 연결되고, 그 드레인에는 제1 트랜지스터군(451)의 소스에 각각 연결되고 그 소스에는 접지전원(VSS)이 연결되는 다수개의 트랜지스터들(452a,452b,452c,452d,452e)로 구성된다. 트랜지스터들(452a,452b,452c,452d,452e)은 디플리션 트랜지스터들로 구성된다.
제1 트랜지스터군(451)의 트랜지스터들(451a,451b,451c,451d,451e)과 제2 트랜지스터들(452)의 트랜지스터들(452a,452b,452c,452d,452e)은 각각 연결되어 접지로 흐르는 전류 경로들을 형성한다. 하나 이상의 전류 경로를 통하여 전류가 흐르게 되면 데이터터미널(DQ)의 전압레벨을 떨어뜨리게 된다. 그러면서 데이터터미널(DQ)의 데이터 천이시간을 단축시켜 스위칭 속도를 향상시킨다. 제1 트랜지스터군 중 하나의 트랜지스터(451a)와 제2 트랜지스터군 중 하나의 트랜지스터(452a)로 구성되는 전류 경로를 예로 들어 도 7의 출력드라이버(800)의 동작을 설명하고자 한다.
도 7에서, 전류제어신호(ICTRL<0>)와 출력먹스부(440, 도 3)의 출력신호(Q)에 각각 응답하는 제1 트랜지스터(451a)와 제2 트랜지스터(452a)의 동작은 도 8 및 도 9과 함께 설명된다. 도 9는 전류제어신호(ICTRL<0>)가 로직 하이레벨인 1.5V일 때 출력먹스부의 출력신호(Q)에 따른 데이터터미널(DQ)의 출력 파형을 나타낸다. ①구간은 출력먹스부의 출력신호(Q)이 로직 하이레벨인 2.5V인 경우를 나타내는 데, A 노드는 2.5V의 출력먹스부의 출력신호(Q)에 응답하는 제2 트랜지스터(452a)가 턴온되어 0V가 된다. 제1 트랜지스터(451a)는 1.5V의 전류제어신호(ICTRL<0>)에 의하여 턴온된다. 그리하여 제1 트랜지스터(451a) 및 제2 트랜지스터(452a)를 통하는 전류가 흐르게 된다. 이에 따라 데이터터미널(DQ)는 1V 정도의 전압레벨이 되는 데, 외부에서는 이를 로직 로우레벨로 인식한다. ②구간은 출력먹스부의 출력신호(Q)이 로직 로우레벨인 0V인 경우인 데, 1.5V의 전류제어신호(ICTRL<0>)에 의하여 제1 트랜지스터(451a)는 이미 턴온 상태이고 0V의 출력먹스부의 출력신호(Q)에 의하여 제2 트랜지스터(452a)도 턴온상태이다. 왜냐하면, 제2 트랜지스터(452a)는 디플리션 트랜지스터이기 때문이다. 다만, 이때 제2 트랜지스터(452a)를 통해 흐르는 전류는 ①구간일 때에 비하여 작다. 그리하여 A 노드에는 트랜지스터의 문턱전압(Vt) 레벨인 0.7V가 걸린다. 제1 트랜지스터(451a) 및 제2 트랜지스터(452a)를 통하여 작은 전류가 흘러 데이터터미널(DQ)는 1.8V 정도의 전압레벨이 된다. 이는 외부에서 로직 하이레벨로 인식하는 레벨이다.
도 9는 전류제어신호(ICTRL<0>)가 로직 로우레벨인 0V일 때 출력먹스부의 출력신호(Q)에 따른 데이터터미널(DQ)의 출력 파형을 나타낸다. 이를 참조하면, 0V의 전류제어신호(ICTRL<0>)에 의하여 제1 트랜지스터(451a)는 턴오프이다. 그래서 A 노드로는 전원공급이 차단되기 때문에 A 노드는 0V가 된다. 이때, 데이터터미널(DQ)은 이와 연결되는 터미네이션 저항(Rterm: 미도시)에 걸리는 터미네이션 전압(Vterm: 미도시)레벨의 로직 하이레벨이 걸리게 된다.
따라서, 본 실시예의 반도체 메모리 장치(400, 도 4)는 출력드라이버(450)에서 전류제어신호들(ICTRL<0:i>)에 의해 데이터터미널(DQ)의 스위칭 시간이 단축또는 길어지는 시간에 대응하여 출력먹스부(440)에서도 전류제어신호들(ICTRL<0:i>)에 의하여 출력신호(Q)의 전달시간을 조절하게 된다. 그러므로, 데이터터미널(DQ)의 데이터셋업시간 및 데이터홀드시간 마진을 확보할 수 있게 된다.
제2 실시예
도 10은 본 발명의 제2 실시예에 따른 반도체 메모리 장치(900)를 나타내는 도면이다. 반도체 메모리 장치(900)는 지연동기회로(910), 전류제어부(930), 출력먹스부(940) 및 출력드라이버(950)를 구비하는 점에서는 도 1의 반도체 메모리 장치(100)와 거의 동일하다. 다만, 출력복사부(920)는 도 1의 출력복사부(120)와는 달리 전류제어신호(ICTRL<0:i>)에 의하여 더 제어된다는 점에서 다르다. 설명의 중복을 피하기 위하여 동일한 구성요소에 대한 설명은 생략된다.
도 11은 출력복사부(920) 일부의 구체적인 회로도를 나타내는 도면이다. 이를 참조하면, 메모리셀데이터(MData)와 이에 반전된 메모리셀데이터(/MData)가 통상의 차동증폭기의 입력신호로 입력된다. 차동증폭기의 출력신호들은 피이드백클럭신호쌍(TCLKFB,/TCLKFB)이 되는 데, 각각의 피이드백클럭신호(TCLKFB,/TCLKFB) 라인에는 전류제어신호들(ICTRL<0:i>)에 연결된 인버터들과 커패시터들이 연결되어 있다.
전류제어신호들(ICTRL<0:i>)이 선택적으로 로직 하이레벨이 되면 이에 연결되는 인버터들의 출력은 로직 로우레벨이 된다. 이는 커패시터의 한쪽 노드를 VSS로 하여 피이드백클럭신호(TCLKFB,/TCLKFB)의 라인 커패시턴스를 크게 한다. 로직하이레벨이 되는 전류제어신호들(ICTRL<0:i>)가 많으면 많을수록 피이드백클럭신호쌍(TCLKFB,/TCLKFB)의 기울기(slope), 즉 데이터 천이 시간이 길어진다.
따라서, 도 11의 반도체 메모리 장치(900)는 출력드라이버(950)에서 전류제어신호들(ICTRL<0:i>)에 의하여 데이터터미널(DQ)의 스위칭 시간이 단축 또는 길어지는 시간에 대응하여 출력복사부(920)에서도 전류제어신호들(ICTRL<0:i>)에 의하여 피이드백클럭신호들(TCLKFB,/TCLKFB)의 천이시간을 조절하게 된다. 이러한 피이드백클럭신호(TCLKFB)와 외부클럭신호(EXTCLK)를 입력하는 지연동기회로(910)에서 그 출력인 내부클럭신호(TCLK)도 전류제어신호들(ICTRL<0:i>)에 대하여 보상을 받게 된다. 즉, 출력복사부(920)에서는 전류제어신호들(ICTRL<0:i>)에 의하여 출력드라이버(950)에서 변화된 데이터셋업시간과 데이터홀드시간을 보상하는 역할을 한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 반도체 메모리 장치는 종래의 전류제어신호에 의한 출력드라이버의 동작으로 데이터터미널의 데이터셋업시간 및 데이터홀드시간이 틀어지는 것과는 달리, 출력먹스부 및 출력복사부가 전류제어신호에 의해 동작됨으로써 데이터셋업시간 및 데이터홀드시간 마진을 확보하게 된다.

Claims (20)

  1. 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 데이터터미널로 출력하는 반도체 메모리 장치에 있어서,
    상기 외부 클럭 신호를 수신하여 상기 내부 클럭 신호를 발생하는 내부 클럭 신호 발생회로;
    상기 데이터터미널의 전류를 조절하는 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및
    상기 내부 클럭 신호에 동기되고 상기 전류제어신호에 응답하여 상기 메모리셀데이터를 소정시간 지연시켜 상기 출력드라이버로 전송하는 출력먹스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 전류제어신호들은
    전류제어부에 의하여 공정변화, 온도변화 및 전원변화에 대하여 선택적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 출력드라이버는
    상기 전류제어신호들 각각이 게이트에, 그 드레인들이 상기 데이터터미널에 연결되는 다수개의 트랜지스터들을 포함하는 제1 트랜지스터군; 및
    상기 메모리셀데이터가 게이트에, 그 드레인들이 상기 제1 트랜지스터군의 상기 트랜지스터들의 소스에, 그리고 그 소스가 접지에 연결되는 다수개의 트랜지스터들을 포함하는 제2 트랜지스터군을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제2 트랜지스터군은
    디플리션트랜지스터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 출력먹스부는
    상기 전류제어신호들을 소정의 디지털 포맷으로 전환시켜 제어클럭신호들을 발생하는 DA 컨버터/드라이버;
    상기 제어클럭신호들에 응답하여 내부클럭신호를 소정시간 지연시켜 보상클럭신호쌍을 발생하는 내부클럭신호보상부; 및
    상기 보상클럭신호쌍에 응답하여 상기 메모리셀데이터를 상기 출력먹스부로 전송하는 데이터전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 내부클럭신호보상부는
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 보상클럭신호를 발생하는 제1 인버터체인;
    상기 내부클럭신호를 버퍼링하여 상기 보상클럭신호를 발생하는 제2 인버터체인;
    상기 내부클럭신호를 반전시켜 반전된 보상클럭신호를 발생하는 제3 인버터체인; 및
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 반전된 보상클럭신호를 발생하는 제4 인버터체인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 데이터터미널로 출력하는 반도체 메모리 장치에 있어서,
    상기 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후, 상기 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로;
    상기 내부지연클럭신호를 소정 위상 지연시켜 상기 피이드백클럭신호를 발생하는 출력복사부;
    상기 데이터터미널의 전류를 조절하는 전류제어신호들 및 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및
    상기 내부클럭신호에 동기되고 상기 전류제어신호에 응답하여 상기 메모리셀데이터를 소정시간 지연시켜 상기 출력드라이버로 전송하는 출력먹스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 출력먹스부는
    상기 전류제어신호들을 소정의 디지털 포맷으로 전환시켜 제어클럭신호들을 발생하는 DA 컨버터/드라이버;
    상기 제어클럭신호들에 응답하여 내부클럭신호를 소정시간 지연시켜 보상클럭신호쌍을 발생하는 내부클럭신호보상부; 및
    상기 보상클럭신호쌍에 응답하여 상기 메모리셀데이터를 상기 출력먹스부로 전송하는 데이터전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 내부클럭신호보상부는
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 보상클럭신호를 발생하는 제1 인버터체인;
    상기 내부클럭신호를 버퍼링하여 상기 보상클럭신호를 발생하는 제2 인버터체인;
    상기 내부클럭신호를 반전시켜 반전된 보상클럭신호를 발생하는 제3 인버터체인; 및
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 반전된 보상클럭신호를 발생하는 제4 인버터체인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 데이터터미널로 출력하는 반도체 메모리 장치에 있어서,
    상기 외부 클럭 신호를 수신하여 상기 내부 클럭 신호를 발생하는 내부 클럭 신호 발생회로;
    상기 데이터터미널의 전류를 조절하는 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및
    상기 내부클럭신호에 동기되어 상기 메모리셀데이터를 상기 출력드라이버로 전송하는 출력먹스부를 구비하며,
    상기 내부 클럭 신호 발생 회로는 상기 전류제어신호들에 응답하여 상기 내부클럭신호의 위상을 조절하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 전류제어신호들은
    전류제어부에 의하여 공정변화, 온도변화 및 전원변화에 대하여 선택적으로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 출력드라이버는
    상기 전류제어신호들 각각이 게이트에, 그 드레인들이 상기 데이터터미널에 연결되는 다수개의 트랜지스터들을 포함하는 제1 트랜지스터군; 및
    상기 메모리셀데이터가 게이트에, 그 드레인들이 상기 제1 트랜지스터군의 상기 트랜지스터들의 소스에, 그리고 그 소스가 접지에 연결되는 다수개의 트랜지스터들을 포함하는 제2 트랜지스터군을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제2 트랜지스터군은
    디플리션 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    상기 내부 클럭 신호 발생 회로는 상기 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교하여 상기 내부클럭신호를 발생하는 지연동기회로; 및 상기 메모리셀데이터를 입력하고 상기 전류제어신호들에 응답하여 상기 피이드백클럭신호를 발생하는 출력복사부를 포함하며,
    상기 출력복사부는
    상기 메모리셀데이터 및 반전된 상기 메모리셀데이터를 입력하여 출력신호를 발생하는 상기 차동증폭기; 및
    상기 출력신호 및 상기 출력신호의 반전신호에 각각 한쪽 터미널이 연결되는 다수개의 커패시터들; 및
    상기 전류제어신호들을 입력으로 하고 그 출력들이 상기 커패시터들의 다른 쪽 터미널에 연결되는 다수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 데이터터미널로 출력하는 반도체 메모리 장치에 있어서,
    상기 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후, 상기 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로;
    상기 메모리셀데이터를 입력하고 그 출력으로 상기 내부클럭신호를 발생시키고 데이터터미널의 전류를 조절하는 전류제어신호들에 응답하여 상기 내부지연클럭신호 라인의 부하를 조절하여 상기 피이드백클럭신호를 발생하는 출력복사부;
    상기 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및
    상기 내부클럭신호에 동기되어 상기 메모리셀데이터를 상기 출력드라이버로 전송하는 출력먹스부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 출력복사부는
    상기 메모리셀데이터 및 반전된 상기 메모리셀데이터를 입력하여 출력신호를 발생하는 상기 차동증폭기; 및
    상기 출력신호 및 상기 출력신호의 반전신호에 각각 한쪽 터미널이 연결되는 다수개의 커패시터들; 및
    상기 전류제어신호들을 입력으로 하고 그 출력들이 상기 커패시터들의 다른 쪽 터미널에 연결되는 다수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 외부클럭신호와 위상일치되는 내부클럭신호에 동기되어 메모리셀데이터를 출력하는 반도체 메모리 장치에 있어서,
    상기 외부클럭신호와 피이드백클럭신호를 입력하고 위상비교한 후, 상기 내부클럭신호와 내부지연클럭신호를 발생하는 지연동기회로;
    상기 메모리셀데이터를 입력하고 그 출력으로 상기 내부클럭신호를 발생시키고 데이터터미널의 전류를 조절하는 전류제어신호들에 응답하여 상기 내부지연클럭신호 라인의 부하를 조절하여 상기 피이드백클럭신호를 발생하는 출력복사부;
    상기 전류제어신호들 및 상기 메모리셀데이터에 의하여 구동되어 상기 데이터터미널의 전압레벨을 결정하는 출력드라이버; 및
    상기 내부클럭신호에 동기되고 상기 전류제어신호에 응답하여 상기 메모리셀데이터를 소정시간 지연시키는 출력먹스부를 구비하는 것을 특징으로 하는 반도체메모리 장치.
  18. 제17항에 있어서, 상기 출력복사부는
    상기 메모리셀데이터 및 반전된 상기 메모리셀데이터를 입력하여 출력신호를 발생하는 상기 차동증폭기; 및
    상기 출력신호 및 상기 출력신호의 반전신호에 각각 한쪽 터미널이 연결되는 다수개의 커패시터들; 및
    상기 전류제어신호들을 입력으로 하고 그 출력들이 상기 커패시터들의 다른 쪽 터미널에 연결되는 다수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 출력먹스부는
    상기 전류제어신호들을 소정의 디지털 포맷으로 전환시켜 제어클럭신호들을 발생하는 DA 컨버터/드라이버;
    상기 제어클럭신호들에 응답하여 내부클럭신호를 소정시간 지연시켜 보상클럭신호쌍을 발생하는 내부클럭신호보상부; 및
    상기 보상클럭신호쌍에 응답하여 상기 메모리셀데이터를 상기 출력먹스부로 전송하는 데이터전송부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 내부클럭신호보상부는
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 보상클럭신호를 발생하는 제1 인버터체인;
    상기 내부클럭신호를 버퍼링하여 상기 보상클럭신호를 발생하는 제2 인버터체인;
    상기 내부클럭신호를 반전시켜 반전된 보상클럭신호를 발생하는 제3 인버터체인; 및
    상기 제어클럭신호들에 응답하여 상기 내부클럭신호를 소정시간 지연시켜 상기 반전된 보상클럭신호를 발생하는 제4 인버터체인을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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