KR20000050584A

KR20000050584A - 아날로그 혼용 디지탈 디엘엘

Info

Publication number: KR20000050584A
Application number: KR1019990000565A
Authority: KR
Inventors: 편홍범; 장경훈; 김주한
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-01-12
Filing date: 1999-01-12
Publication date: 2000-08-05
Also published as: KR100295674B1; JP4337108B2; US6392456B1; JP2000261315A

Abstract

본 발명은 외부 클럭신호를 버퍼링하여 제1클럭신호를 출력하는 입력버퍼와, 로킹된 지연 클럭신호와 제1클럭신호의 위상을 비교하여 제1전압을 출력하는 아날로그모드 제어부와, 레플리카의 위치를 변경시키는 레플리카 이동스위치와, 디지탈 및 아날로그 동작모드에 따라 제1,제2제어전압을 출력하는 제어전압 전환 스위치와, 제1,제2제어전압에 의해 지연량이 가변되는 복수의 지연블럭으로 구성되어, 제1클럭신호를 순차 지연시키는 지연블럭 어레이와, 지연블럭 어레이에서 출력된 복수의 지연 클럭신호와 제1클럭신호의 위상을 비교하여 로킹신호를 출력하고, 복수의 지연 클럭신호의 경로를 제어하기 위한 제어신호를 출력하는 멀티플렉서 제어부와, 상기 제어신호를 입력받아 복수의 지연 클럭신호중의 하나를 선택하기 위한 선택신호를 출력하는 선택신호 발생부와, 선택된 하나의 지연 클럭신호를 아날로그모드 제어부로 출력하고, 멀티플렉서 제어부로부터 제어신호를 입력받아 지연블럭들의 동작제어를 위한 인에이블신호를 출력하는 멀티플렉서부로 구성된다.

Description

아날로그 혼용 디지탈 디엘엘{ANALOG MIXED DIGITAL DLL}

본 발명은 고속 메모리에 채용되는 디엘엘(DLL:Delay Locked Loop)에 관한 것으로서, 특히 아날로그 혼용 디지탈 디엘엘에 관한 것이다.

반도체 메모리소자의 기술의 발전됨에 따라 메모리칩들은 점점 더 고속으로 동작된다. 이때, 메모리칩들에 사용되는 내부 클럭신호는 일반적으로 외부 클럭신호를 소정 시간동안 지연시켜 생성한다. 그런데. 외부 클럭신호의 지연에는 일정한 한계가 따르기 때문에, 외부 클럭신호와 내부 클럭신호사이의 시간지연을 줄이기 위하여 일반적으로 피엘엘(PLL:Phase Locked Loop) 또는 디엘엘(DLL)이 사용된다.

도 1은 종래의 아날로그 혼용 디지탈 디엘엘의 블록도로서, 입력 버퍼(10), 디지털 지연부(20) 및 아날로그 지연부(30)로 구성된다.

입력버퍼(10)는 외부 클럭신호(CLKext)를 버퍼링하여 입력 클럭신호(CLKin)를 출력하고, 디지털 지연부(20)는 순차 입력 클럭신호(CLKin)를 지연시켜 발생된 복수의 지연 클럭신호(CLKD1∼CLKD3)중에서 입력 클럭신호(CLKin)에 록킹된 하나의 지연 클럭신호(CLKD)를 출력하고, 아날로그 지연부(30)는 디지털 지연부(20)에서 선택된 하나의 지연 클럭신호(CLKD)에 대한 상세 아날로그 로킹동작을 수행한다.

디지털 지연부(20)는 입력 클럭신호(CLKin)를 순차 지연시키는 가변 지연기(21-23)와, 가변 지연기(21-23)에서 출력된 복수의 지연 클럭신호(CLKD1∼CLKD3)와 입력 클럭신호(CLKin)를 순차 비교하여, 입력 클럭신호(CLKin)에 로킹된 하나의 지연클럭(CLKD)를 출력하는 멀티플렉서(24)와, 상기 로킹된 지연 클럭신호(CLKD)를 레플리카(Replica)(미도시)의 지연량(tAC)만큼 지연시켜 아날로그 지연부(30)로 출력하는 레플리카 지연부(25)로 구성된다.

상기 가변지연기(21-23)는 아날로그 지연부(30)에서 출력된 제어전압(CV)에 따라 지연율이 가변되는 전압제어 지연기(Voltage Controlled Delay)이며, 상기 가변지연기의 수는 가변될 수 있다.

아날로그 지연부(30)는 입력 클럭신호(CLKin)와 디지털 지연부(20)에서 출력된 하나의 지연 클럭신호(CLKD)의 위상을 비교하여 펄스신호(UP),(DN)를 출력하는 위상검출기(31)와, 위상검출기(31)에서 출력된 펄스신호(UP),(DN)에 따라 펌핑동작을 수행하는 차지펌프(32)와, 차지펌프(32)의 출력에 따라 가변지연기(21-23)의 지연율을 제어하기 위한 제어전압(CV)을 출력하는 전압조정기(33)로 구성된다.

상기 위상검출기(31)는 에지 트리거(Edge Triggered)방식의 위상검출기로서, 익스클루시브 오아게이트(XOR), JK플리플롭 및 위상주파수 검출기(PFD)로 구현할 수 있다.

이와같이 구성된 종래의 아날로그 혼용 디지탈 디엘엘의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

입력버퍼(10)는 외부 클럭신호(CLKext)는 버퍼링하여 입력 클럭신호(CLKin)를 생성하고, 생성된 입력 클럭신호(CLKin)는 각각 디지털 지연부(20)와 아날로그 지연부(30)로 입력된다.

디지털 지연부(20)의 가변 지연기(21∼23)는 입력 클럭신호(CLKin)를 순차 지연시켜 복수의 지연 클럭신호(CLKD1∼CLKD3)를 출력하고, 멀티플렉서(24)는 복수의 지연 클럭신호(CLKD1∼CLKD3)와 입력 클럭신호(CLKin)를 순차 비교하여 로킹 포인트를 ??는다. 이때, 로킹포인트는 레플리카의 지연량(tAC)을 고려하여 지연 클럭신호(CLKD)가 입력 클럭신호(CLKin)보다 위상이 느린 시점이 된다. 예를들어, 지연 클럭신호(CLK2)가 입력 클럭신호(CLKin)에 로킹되었다고 가정해 보자.

로킹된 지연 클럭신호(CLKD2)는 레플리카 지연부(25)에서 레플리카의 지연량(tAC)만큼 지연고, 아날로그 지연부(31)의 위상검출기(31)는 입력 클럭신호(CLKin)와 디지탈 지연부(20)의 레플리카 지연부(25)에서 출력된 지연 클럭신호(CLKD2')의 위상을 비교한다. 비교결과, 지연 클럭신호(CLKD2')의 위상이 입력 클럭신호(CLKin)의 위상보다 빠르면 위상검출기(31)는 펄스신호(DN)의 폭을 펄스신호(UP)의 폭보다 크게 발생하고, 느리면 펄스신호(DN)폭을 펄스신호(UP)폭보다 작게 발생한다.

만약, 펄스신호(DN)의 폭이 펄스신호(UP)의 폭보다 크면, 펄스신호(DN)에 의해 차지펌프(32)의 구동능력이 강화되어 전압조정기(33)에서 출력되는 제어전압(CV)의 레벨이 높아지게 되어, 결국 가변지연기(21∼23)의 지연량은 커지게 된다. 반면에, 펄스신호(UP)의 폭이 펄스신호(DN)의 폭보다 크면, 펄스신호(UP)에 의해 차지펌프(32)의 구동능력은 약화되어, 전압조정기(33)에서 출력되는 제어전압(CV)의 레벨은 낮아지게 되며 가변지연기(21∼23)의 지연량은 작아지게 된다.

이후 상기 과정을 수차례 반복하여, 입력 클럭신호(CLKin)와 지연 클럭신호(CLKD2')의 위상이 일치하면, 위상검출기(31)에서 출력되는 펄스신호(DN),(UP)의 폭은 동일하게 되며 차지펌프(32)의 출력은 안정상태가 된다. 이 상태가 아날로그 지연부(30)의 최종 로킹상태가 되며, 멀티플렉서(24)에서 출력되는 로킹 클럭신호(CLK2)가 최종적인 내부 클럭신호(CLKint)가 된다.

상술한 바와같이, 종래의 아날로그 혼용 디지탈 디엘엘은 디지탈 지연부(20)를 통하여 입력 클럭신호(CLKin)에 로킹된 하나의 지연 클럭신호(CLKD)를 선택하고, 선택된 지연 클럭신호(CLKD)를 아날로그 지연부(30)로 인가하여 최종적인 아날로그 로킹을 수행한다.

그러나, 종래의 아날로그 혼용 디지탈 디엘엘에서 멀티플렉서는 복수의 가변 지연기에서 출력된 지연 클럭신호를 입력받아 입력 클럭신호와 1:1비교를 수행한다. 따라서, 최종 내부 클럭신호를 생성하는데 오랜 시간이 걸리기 때문에, 내부 클럭신호를 사용하는 메모리장치에서 데이터 억세스타임이 증가되는 문제점이 발생된다.

또한, 종래의 아날로그 혼용 디지탈 디엘엘을 광대역의 주파수범위에서 동작시키기 위해서는 가변 지연기의 수를 증가시켜야 된다. 왜냐하면, 저주파수의 경우는 로킹이 아날로그 혼용 디지탈 디엘엘의 뒷단에서 발생되고, 고주파수의 경우는 앞단에서 발생되기 때문에, 아날로그 혼용 디지탈 디엘엘을 외부 클럭신호의 광대역 주파수범위에서 동작시키기 위해서는 가변 지연기의 수를 증가시켜야 되기 때문이다. 따라서, 종래의 아날로그 혼용 디지탈 디엘엘을 고주파수영역에서 동작시키는 경우 또는 동작전압의 변동, 외부 노이즈의 유입 및 온도상승에 의하여 지터특성이 나빠지며, 멀티로킹(다수의 로킹포인트)이 발생된다. 이때, 멀티로킹에 의해 발생되는 2개이상의 록킹 클럭신호는 이론적으로 같은 타이밍을 갖지만 실제로는 약간의 타이밍차이가 발생된다. 결국 출력버퍼(미도시)를 통하여 출력되는 최종 내부 클럭신호는 클럭타이밍이 변화되는 문제점이 발생된다.

그리고, 종래의 아날로그 혼용 디지탈 디엘엘는 멀티로킹발생시 최초로 로킹된 가변지연기 이후의 가변지연기가 불필요하게 동작되어 전류소모가 증가되는 문제점도 발생된다.

따라서, 본 발명의 목적은 광대역 주파수동작이 가능하고, 적은 지터량을 갖는 아날로그 혼용 디지탈 디엘엘을 제공하는데 있다.

본 발명의 다른 목적은 큰 노이즈 내성(Immunity)을 갖는 아날로그 혼용 디지탈 디엘엘을 제공하는데 있다.

본 발명의 다른 목적은 광대역 주파수동작시 멀티-로킹을 방지하고 전류소모를 감소시킬 수 있는 아날로그 혼용 디지탈 디엘엘을 제공하는데 있다.

본 발명의 또 다른 목적은 빠른 시간내에 외부 클럭신호로부터 원하는 내부 클럭신호를 발생시킬 수 있는 아날로그 혼용 디지탈 디엘엘을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명은 외부 클럭신호를 버퍼링하여 제1클럭신호를 출력하는 입력버퍼와, 복수의 지연블럭에서 발생된 복수의 지연 클럭신호와 제1클럭신호의 위상비교를 통하여 최초의 로킹포인트를 감지하여, 감지된 로킹포인트에서 하나의 지연 클럭신호를 선택함과 아울러 지연블럭들의 동작을 제어하는 디지탈 모드제어부와, 디지탈 모드제어부에서 선택된 지연 클럭신호와 제1클럭신호의 위상을 비교하여 제2제어전압을 출력하는 아날로그모드 제어부와, 디지탈 및 아날로그동작모드에 따라 외부에서 입력된 제1제어전압과 아날로그모드제어부에서 출력된 제2제어전압을 가변시켜 복수의 지연블럭으로 출력하는 제어전압 전환스위치를 포함한다.

상기와 같은 목적을 달성하기 위하여 본 발명은 외부 클럭신호를 버퍼링하여 제1클럭신호를 출력하는 입력버퍼와, 로킹된 지연 클럭신호와 제1클럭신호의 위상을 비교하여 제1전압을 출력하는 아날로그모드 제어부와, 레플리카의 위치를 변경시키는 레플리카 이동스위치와, 디지탈 및 아날로그 동작모드에 따라 제1제어전압과 제2제어전압을 스위칭하는 제어전압 전환 스위치와, 제1,제2제어전압에 의해 지연량이 가변되는 복수의 지연블럭으로 구성되어, 제1클럭신호를 순차 지연시켜 복수의 지연 클럭신호를 발생하는 지연블럭 어레이와, 복수의 지연 클럭신호와 제1클럭신호의 위상을 비교하여 로킹신호를 출력하고, 복수의 지연 클럭신호의 경로를 제어하기 위한 제어신호를 출력하는 멀티플렉서 제어부와, 상기 제어신호를 입력받아 선택신호를 출력하는 선택신호 발생부와, 상기 선택신호에 따라 로킹된 하나의 지연 클럭신호를 아날로그모드 제어부로 출력하고, 상기 제어신호에 따라 지연블럭들의 동작제어를 위한 인에이블신호를 출력하는 멀티플렉서부를 포함한다.

도 1은 종래의 아날로그 혼용 디지탈 디엘엘의 블럭도.

도 2는 본 발명에 따른 아날로그 혼용 디지탈 디엘엘의 블럭도.

도 3은 도 2에서 제어전압 전환스위치의 일실시예를 나타낸 도면.

도 4는 도 2에서 지연블럭 어레이의 상세 블럭도.

도 5는 도 4에서 각 지연블럭의 상세 회로도.

도 6은 제어전압에 대한 션트 캐폐시터의 지연특성을 나타낸 그래프.

도 7은 도 2에서 디지탈동작모드일 때 레플리카의 위치를 나타낸 도면.

도 8은 입력 클럭신호의 지연 및 지연 클럭신호의 로킹동작을 나타낸 파형도.

도 9는 도 2에서 멀티플렉서 제어부의 일실시예를 나타낸 도면.

도 10은 도 2에서 선택신호 발생부의 일실시예를 나타낸 도면.

도 11은 도 2에서 멀티플렉서부의 일실시예를 나타낸 도면.

도 12는 도 2에서 아날로그동작모드일 때 레플리카의 이동위치를 나타낸 도면.

도 13은 도 2에서 레플리카 이동전 및 이동후 1싸이클 지연량을 나타낸 파형도.

도 14는 도 2에서 아날로그 동작모드의 전체 개략도.

도 15는 본 발명의 제1실시예에 따른 아날로그 혼용 디지탈 디엘엘.

도 16은 본 발명의 제2실시예에 따른 아날로그 혼용 디지탈 디엘엘.

도 17은 본 발명의 제2실시예에서 아날로그 동작모드의 전체 개략도.

도 18은 본 발명의 제3실시예에서 아날로그 동작모드의 전체 개략도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

100 : 입력 버퍼200 : 디지탈 모드제어부

201,203 : 레플리카 이동스위치204 : 제어전압 전환스위치

205 : 지연블럭 어레이206 : 멀티플렉서 제어부

207 : 펄스발생부208 : 선택신호 발생부

209 : 멀티플렉서부210 : 리세트신호 발생기

300 : 아날로그 모드제어부301 : 분주기

302 : 지연기303 : 위상검출기

304 : 차지펌프305 : 차동증폭기

본 발명에 따른 아날로그 혼용 디지탈 디엘엘은 도 2에 도시된 바와같이, 입력버퍼(100)와, 디지탈 모드제어부(200) 및 아날로그 모드 제어부(300)로 구성된다.

입력 버퍼(100)는 외부 클럭신호(CLKext)를 버퍼링하여 디지탈 모드제어부(200) 및 아날로그 모드 제어부(300)로 입력 클럭신호(CLKin)를 출력한다.

디지탈 모드제어부(200)는 1싸이클이상 지연된 복수의 클럭신호(D0∼D8)와 입력 클럭신호(CLKin)의 위상을 비교하여 최초의 로킹포인트를 감지하고, 감지된 로킹포인트에서 입력 클럭신호(CLKin)에 로킹되고 입력 클럭신호(CLKin)보다 위상이 느린(Lagging) 하나의 지연 클럭신호(D)을 선택한다.

아날로그 모드 제어부(300)는 상기 디지탈 모드제어부(200)에서 선택된 지연 클럭신호(D)를 입력받아, 지연 클럭신호(D)의 위상을 입력 클럭신호(CLKin)의 위상에 일치시키기 위한 상세 튜닝(Tunning)동작을 수행한다.

상기 디지탈 모드제어부(200)는 레플리카 이동스위치(201),(203), 레플리카(202), 제어전압 전환 스위치(204), 지연블럭 어레이(205), 멀티플렉서 제어부(206), 펄스발생부(207), 선택신호 발생부(208) 및 멀티플렉서부(209)로 구성된다.

레플리카 이동스위치(201),(203)는 디지탈동작모드와 아날로그동작모드에 따라 레플리카(106)의 위치를 변경하는 역할을 수행한다. 즉 디지탈동작모드에서는 레플리카(202)를 지연블럭 어레이(205)의 전단에 위치시키고, 디지탈로킹 후 아날로그모드에서는 레플리카(202)를 멀티플렉서부(209)의 후단에 위치시킨다.

제어전압 전환스위치(204)는 초기 디지탈동작모드시에는 초기제어전압 발생부(미도시)에서 출력된 VCC-Vtp레벨의 제어전압(VCT)을 지연블럭 어레이(205)로 출력하고, 디지탈로킹 후 아날로그모드시에는 아날로그 모드 제어부(100)에서 출력된 제어전압(VCT)을 지연블럭 어레이(205)로 출력한다.

도 3에는 제어전압 전환스위치(204)의 바람직한 실시예가 도시되어 있다.

도 3에 도시된 바와같이, 제어전압 전환스위치(204)는 로킹신호를 반전시키는 인버터(I1)와, 선택신호(SEL) 또는 로킹신호를 스위칭하는 스위치(SW1)와, 스위치(SW1)의 출력을 반전시키는 인버터(I2)와, 제2인버터(I2)의 출력에 따라 전압(VBN),(VCE)의 입력라인(11),(12)을 전기적으로 접속시키는 전송게이트(TG10)와, 인버터(I2)의 출력에 따라 상기 전압(VBN),(VCE)을 출력라인(13)으로 출력하는 전송게이트(TG11),(TG12)로 구성된다. 상기 스위치(SW1)는 실제 사용시에는 메탈옵션(Meteal Option)처리된다.

지연블럭 어레이(205)는 도 4에 도시된 바와같이 복수의 지연블럭(50∼58)으로 구성되며, 제어전압(VCT)에 따라 입력 클럭신호(CLKin)를 순차 지연시켜 복수의 지연 클럭신호(D0∼D8)를 출력하는 블록이다. 이때, 지연블럭(50),(51)은 디엘엘 인에이블신호(LEN)에 의해 항상 동작되고, 지연블럭(52∼58)은 지연블럭 인에이블신호(YEN)에 따라 인에이블/디스에이블모드로 전환된다.

도 5에는 각 지연블럭(50∼58)의 상세 회로도가 도시되어 있다.

스위치(SW2),(SW3)는 인버터의 수를 가변시키는 역할을 하며, 공정변수에 따른 변화를 제어하기 위하여 메탈옵션 처리가 가능하도록 되어 있다. 또한 인버터들의 입/출력 접점과 접지사이에는 NMOS트랜지스터와, 캐폐시터(FET)가 직렬 접속되어 있다. 따라서, 제어전압(VCT)의 레벨에 의해 NMOS트랜지스터의 턴온정도를 조절함으로써, 캐폐시터의 로드를 조절하여 각 인버터의 지연량을 조절할 수 있도록 하였다. 그리고, 초기의 안정적인 동작을 위하여 전원전압(VCC)단자와 홀수번째 인버터의 출력단자사이에 세팅 PMOS트랜지스터가 접속되어 있다.

멀티플렉서 제어부(206)는 지연블럭 어레이(205)에서 출력된 복수의 지연신호(D0∼D8)와 입력 클럭신호(CLKin)를 비교하여 로킹포인트를 감지하고, 감지된 로킹포인트에서 입력 클럭신호(CLKin)에 로킹된 하나의 지연 클럭신호(D)를 선택하기 위한 제어신호(SC0∼SC7)를 출력하는 블록이다. 도 9는 멀티플렉서 제어부(206)의 바람직한 실시예로서, 로킹포인트 검출부(60)와 래치부(61) 및 제어신호 출력부(62)를 포함한다.

도 9에 도시된 바와같이, 로킹포인트 검출부(60)는 입력 클럭신호(CLKin)의 상승에지에서 복수의 지연 클럭신호(D0∼D8)를 샘플링하고, 샘플링값을 논리 연산하여 로킹인에이블신호(LE0∼LE7)를 출력한다. 본 실시예에서 로킹포인트 검출부(60)는 복수의 마스터 슬레이브(Master Salve) 플리플롭(FF0∼FF8)과 복수의 노아게이트(ND0∼ND7)를 포함한다. 상기 복수의 낸드게이트(ND0∼ND7)는 플리플롭(FF0∼FF8)들의 출력(Q)과 반전출력(/Q)를 순차 낸딩하여, 로킹포인트감지시 로우레벨의 로킹인에이블신호(LE0∼LE7)를 출력한다.

래치부(61)는 클럭신호(CLKin)가 내부전압과 온도등에 따라 변동되는 것을 방지하기 위하여, 가장 먼저 발생된 로킹포인트를 래치하여 이후 로킹포인트가 변하더라도 선택된 지연 클럭신호(D)의 포인트가 변하지 않도록 하는 역할을 수행한다. 이를 위하여 래치부(61)는 낸드게이트(ND0∼ND3)에서 출력된 로킹인에이블신호(LE0∼LE3)를 낸딩하는 낸드게이트(120)와, 낸드게이트(ND4∼ND7)에서 출력된 로킹인에이블신호(LE4∼LE7)를 낸딩하는 낸드게이트(121)와, 낸드게이트(120),(121)의 출력을 노아링하는 노아게이트(122)와, 2개의 낸드게이트(ND8),(ND9)로 구성되어, 인버터(I10)에서 반전된 리세트신호(RST)에 따라 노아게이트(122)의 출력을 래치하는 SR래치(123)와, SR래치(123)의 출력을 반전시켜 로킹신호를 출력하는 인버터(124)로 구성된다.

또한, 제어신호 출력부(62)는 로킹포인트 검출부(60)에서 출력된 로킹인에이블신호(LE0∼LE7))에 따라, 로킹된 지연 클럭신호(D)를 선택하기 위한 제어신호(CS0∼CS7)를 출력하는 블록이다. 이를 위하여 제어신호 출력부(62)는 SR래치(123)의 출력을 순차 지연시켜 펄스신호를 발생하는 인버터(I12∼I15)와, 인버터(I15)에서 출력된 펄스신호에 따라 로킹포인트 검출부(60)에서 출력된 로킹인에이블신호(LE0∼LE7)를 반전 출력하는 복수의 플리플롭(FF9∼FF16)과, 플리플롭(FF9∼FF16)들의 출력을 반전시켜 DC레벨의 제어신호(CS0∼CS7)를 출력하는 복수의 인버터(I20∼I27)로 구성된다. 그리고, 펄스발생부(207)는 상기 멀티플렉서 제어부(206)로부터 DC레벨의 제어신호(CS1∼CS7)를 입력받아 소정 폭의 펄스신호(PS1-PS7)를 발생한다.

선택신호 발생부(208)는 멀티플렉서 제어부(206)와 펄스발생부(207)로부터 각각 제어신호(CS0∼CS6)와 펄스신호(PS1-PS7)를 입력받아, 로킹된 지연 클럭신호(D)를 선택하기 위한 선택신호(SEL0∼SEL7)를 출력하는 블록이다.

도 10에 도시된 바와같이, 선택신호 발생부(208)는 DC레벨의 제어신호(CS0∼CS6)를 순차 연산하여 출력신호(LOW1∼LOW7)를 발생하는 논리 연산부(70)와, 논리 연산부(70)와 펄스발생부(207)로부터 출력신호(LOW1∼LOW7)와 펄스신호(PS1-PS7)를 입력받아 선택신호(SEL0∼SEL7)를 발생하는 선택신호 발생기(71)로 구성된다.

상기 논리 연산부(70)는 낸드게이트와 인버터가 앤드게이트(AND)의 기능을 수행하는 앤드게이트 어레이이다. 첫 번째 스테이지의 첫 번째 인버터는 일측 입력단자로 전원전압(VDD), 타측 입력단자로 제어신호(CS0)가 입력되는 낸드게이트로 대체될 수 있다. 상기 앤드게이트 어레이는 총 7 스테이지(Stage)로 구성되며, 각 스테이지의 출력신호(LOW)는 다음 스테이지의 일측 입력이 된다.

그리고, 선택신호 발생기(71)는 선택신호(SEL0∼SEL7)를 각각 출력하는 제1∼제7선택신호발생기(132∼139)로 구성된다. 제1선택신호 발생기(132)는 제어신호(CSO)를 순차 반전시키는 인버터(I30),(I31)와, 입력 클럭신호(CLKin)에 따라 인버터(I17)의 출력을 비반전 출력하는 플리플롭(FF20)으로 구성된다. 또한, 제2∼제7선택신호 발생기(133∼139)는 2개의 낸드게이트(ND10),(ND11)로 구성된 SR래치(125)와, SR래치(125)의 출력을 순차 반전시키는 인버터(I32∼I34)와, 입력 클럭신호(CLKin)에 따라 인버터(I34)의 출력을 비반전 출력하는 플리를롭(FF21)으로 구성된다.

멀티플렉서부(209)는 선택신호(SEL0∼SEL7)에 따라, 복수의 지연 클럭신호(D0∼D8)중에서 입력 클럭신호(CLKin)에 로킹된 하나의 지연 클럭신호(D)를 선택하여 레플리카(203)로 출력하는 블록이다. 또한, 멀티플렉서부(209)는 멀티플렉서 제어부(206)에서 출력된 제어신호(CS0∼CS6)를 논리연산하여, 로킹된 지연블럭이후의 지연블럭을 디스에이블시키기 위한 지연블럭 인에이블신호(YEN0∼YEN6)를 출력한다.

도 11에는 상기 멀티플렉부(209)의 바람직한 실시예가 도시되어 있다.

도 11에 도시된 바와같이, 멀티플렉서부(209)는 선택신호 발생부(208)에서 출력된 선택신호(SEL0∼SEL7)에 따라 하나의 지연 클럭신호(D)를 출력하는 멀티플렉서(80)와, 멀티플렉서 제어부(206)에서 출력된 제어신호(CS0∼CS6)를 논리연산하여 지연블록 인에이블신호(YEN0∼YEN6)를 발생하는 지연블럭 어레이 제어부(81)로 구성된다.

멀티플렉서(80)는 출력단자가 공통 접속되어, 선택신호(SEL0∼SEL7)에 따라 지연 클럭신호(D1∼D8)를 전송하는 전송게이트(TG1∼TG8)와, 출력단자에 병렬 접속된 NMOS트랜지스터로 구성된다. 그리고, 지연블럭 어레이 제어부(81)는 총 7 스테이지의 앤드게이트 어레이로서, 각 스테이지에서 출력된 인에이블신호(YEN)는 다음 스테이지의 일측 입력이 된다. 첫 번째 스테이지에서는 제어신호(CS0),페리전압(VPERI) 및 디엘엘 인에이블신호(LEN)를 논리연산하고, 2번째에서 6번째 스테이지에서는 이전 스테이지의 출력과, 디엘엘 인에이블신호(LEN) 및 각각의 제어신호(CS1∼CS6)를 논리연산한다.

리세트신호 발생부(210)는 3개의 분주기와 하나의 지연기로 구성되어, 입력 클럭신호(CLKin)를 입력받아 리세트신호(RST)를 발생한다. 상기 3개의 분주기는 디엘엘 인에이블신호(LEN)에 따라 입력 클럭신호(CLKin)의 상승에지에서 트리거된다.

상기 아날로그 모드제어부는 도 2에 도시된 바와같이, 입력 클럭신호(CLKin)를 분주하는 분주기(301)와, 분주기(301)의 출력을 지연시켜 인에이블신호(EN1)를 발생하고, 디지탈모드의 동작완료에 해당되는 로킹신호가 인에이블되면 인에이블신호(EN2)를 발생하는 지연기와(302), 지연기(302)에서 출력된 인에이블신호(EN2)에 의해 동작되어, 입력 클럭신호(CLKin)와 디지탈모드 제어부(200)에서 선택된 하나의 지연 클럭신호(D)의 위상차를 검출하여 펄스신호(UP),(DN)를 출력하는 위상검출기(303)와, 인에이블신호(EN1)에 의해 동작되어, 디지탈 동작모드에서는 VCC-Vtp레벨의 전압을 출력하고, 아날로그 동작모드에서는 상기 위상 검출기(303)에서 출력된 펄스신호(UP),(DN)에 따라 Vtp∼VCC레벨의 전압을 출력하는 차지펌프(304)와, 상기 차지펌프(304)의 출력전압에 따라 디지탈모드 제어부(200)로 제어전압(VCT)을 출력하는 차동증폭기(305)로 구성된다. 이때, 디지탈동작모드의 경우 상기 펄스신호(UP),(DN)는 모두 하이레벨을 유지하고, 차동증폭기(305)의 이득은 1이다.

이와같이 구성된 본 발명에 따른 아날로그 혼용 디지탈 디엘엘의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.

입력 버퍼(100)는 도 8의 (A)와 같은 외부 클럭신호(CLKext)를 버퍼링하여 도 8의 (B)와 같은 입력 클럭신호(CLKin)를 디지탈 모드제어부(200)와 아날로그 모드 제어부(300)로 출력한다.

① 디지털모드 동작

디엘엘 인에이블신호(LEN)가 액티브되면, 도 2에 도시된 바와같이 레플리카 이동스위치(201),(203)의 스위칭동작에 의해, 도 7에 도시된 바와같이 레플리카(202)를 경유한 입력 클럭신호(CLKin)의 이동경로가 형성된다. 이때, 상기 스위칭동작은 로킹신호의 레벨에 의해 수행될 수 있다. 그 결과, 입력 클럭신호(CLKin)는 레플리카(202)에서 소정 지연되고, 도 8의 (C)와 같이 레플리카(202)에서 지연된 클럭신호(CLKin')는 지연블럭 어레이(205)의 복수의 지연블럭(50∼58)으로 입력된다.

제어전압 전환스위치(204)는 초기 제어전압 발생부(40)로부터 VCC-Vtp레벨의(Vtp는 PMOS트랜지스터의 문턱전압) 초기전압(VCE)을 입력받아, 각 지연블럭(50∼58)의 지연율을 제어하기 위한 제어전압(VCT)을 출력한다.

즉, 도 3에 도시된 바와같이, 디지탈로킹전에 로킹신호는 하이레벨을 유지하기 때문에, 인버터(I1),(I2)에서 각각 반전된 로우레벨의 로킹신호에 의해 전송게이트(TG10),(TG12)가 턴온되어 입력라인(11),(12)과 출력라인(13)이 전기적으로 접속된다. 그런데, 디지털동작모드에서 차지펌프(304)의 초기 출력레벨은 VCC-Vtp이고, 차동증폭기(305)의 이득은 1이기 때문에, 차동증폭기(305)를 통하여 VCC-Vtp레벨의 전압(VBN)이 출력된다. 그 결과, 초기전압(VCE)과 전압(VBN)이 VCC-Vtp레벨로 동일전위를 유지하게 되어, 출력라인(13)을 통하여 VCC-Vtp레벨의 제어전압(VCT)이 출력된다.

따라서, 지연블럭 어레이(205)는 제어전압 전환스위치(204)에서 출력된 제어전압(VCT)에 따라 클럭신호(CLKin')를 순차 지연시켜 도 8의 (D)∼(G)와 같은 복수의 지연 클럭신호(D0∼D8)를 출력한다. 이때, 도 4에 도시된 바와같이 지연블럭(50),(51)은 디엘엘 인에이블신호(LEN)에 의해 항상 인에이블되고, 지연블럭(52∼58)은 하이레벨의 지연블럭 인에이블신호(YEN)에 의해 인에이블모드로 동작된다.

도 5에 도시된 바와같이, 각 지연블럭(50∼58)은 PMOS트랜지스터에 의해 초기치를 세팅한 후 디엘엘 인에이블신호(LEN) 및 지연블럭 인에이블신호(YEN)에 의해 인에이블모드로 동작된다. 따라서, 입력단자(IN)를 통하여 입력된 클럭신호(CLKin')는 인버터들에서 순차 지연된 후 출력단자(OUT)를 통하여 출력된다. 각 인버터들의 지연량은 제어전압(VCT)에 의해 션트 캐폐시터(FET)에 걸리는 로드에 의해 결정된다. 이때, 각 지연블럭(50∼58)에 VCC-Vtp레벨의 초기 제어전압(VCT)을 인가하는 이유는 션트 캐폐시터(FET)의 지연특성에 기인한 것이다.

도 6에는 제어전압(VCT)에 따른 션트 캐폐시터(FET)의 지연특성곡선이 도시되어 있다. 만약 NMOS트랜지스터로 입력되는 제어전압(VCT)의 레벨이 0∼Vtn(Vtn은 NMOS트랜지스터의 문턱전압)이면(a포인트), 디지탈로킹이후 아날로그모드동작시 지연블럭(50∼58)들 자체의 동작온도상승에 의하여, 로킹된 지연 클럭신호(D)의 지연증가를 감소시킬 방안이 없다. 또한, 아날로그동작모드에서 전원전압(VCC)이 갑자기 변할 경우(2.7V→2.3V)는 전원전압(VCC)의 감소에 적절히 대응하지 못하게 된다.

또한, 제어전압(VCT)의 레벨이 VCC일 경우(c포인트)는 VCC의 증가에 대응할 수 없게 된다. 예를들면, 2.3V의 VCC에서 디지털로킹동작이 이루어지고 2.7V의 VCC에서 아날로그동작이 시작될 경우는 지연량을 증가시킬 마진이 없기 때문에 큰 지터가 발생하게 된다. 따라서, 상기 문제점을 감안하여 본 발명에서는 VCC-Vtp레벨의 초기 제어전압(VCE)을 지연블럭(50∼58)의 제어전압(VCT)으로서 인가한다.

그런데, 지연블럭 어레이(205)로부터 초기에 발생된 복수의 지연 클럭신호(D0∼D8)는 파형왜곡에 의해 지연율이 서로 일치하지 않을 수 있다. 상기 지연율차이는 멀티플렉서 제어부(206)의 비정상적인 로킹을 유발할 수 있기 때문에, 인에이블신호(LEN)가 액티브된 후 8 더미(dummy)싸이클동안 지연 클럭신호(D0∼D8)를 멀티플렉서 제어부(206)로 제공한다. 그리고, 8더미 싸이클이 경과되면, 멀티플렉서 제어부(206)는 리세트 신호발생부(201)에 의해 동작된다. 이때, 리세트신호(RST)의 1주기는 입력 클럭신호(CLKin)의 8싸이클에 해당되며, 각 분주기는 입력 클럭신호(CLKin)의 상승에지에서 트리거된다.

멀티플렉서 제어부(206)는 지연블럭 어레이(205)에서 출력된 복수의 지연신호(D0∼D8)와 입력 클럭신호(CLKin)의 위상을 비교하여 로킹포인트를 찾아내고, 다수의 로킹포인트가 발생할 경우는 최초의 로킹포인트에서 입력 클럭신호(CLKin)보다 위상이 뒤지는(또는 같은) 지연 클럭신호(D)를 선택하기 위한 제어신호(SC0∼SC7)를 출력한다.

도 9에 도시된 바와같이, 리세트신호(RST)는 초기에 모든 멀티플렉서 제어부(206)내의 플리플롭(FF0∼FF8)들의 출력을 로우레벨로 세팅하여 초기화작업을 수행하고 전술한 8더미싸이클이후에는 디스에이블된다. 리세트신호(RST)가 디스에이블되면 로킹포인트 감지부(60)의 복수의 플리플롭(FF0∼FF8)은 입력 클럭신호(CLKin)의 상승에지에서 지연 클럭신호(D0∼D8)를 샘플링하고, 복수의 낸드게이트(ND0∼ND7)는 각 플리플롭(FF0∼FF8)들의 비반전출력(Q)과 반전출력(/Q)를 순차비교하여 로킹 포인트를 확인한다. 이때, 로킹포인트는 하나의 지연 클럭신호가 입력 클럭신호(CLKin)보다 위상이 앞서고(Leading), 이웃하는 지연 클럭신호가 입력 클럭신호(CLKin)보다 위상이 뒤지는 시점이 된다. 따라서, 입력 클럭신호(CLKin)와 지연 클럭신호(D)간에 충분한 논리천이 마진이 있을 때(로킹되었을 때) 낸드게이트(ND0∼ND7)에서 출력되는 로킹인에이블신호(LE0∼LE7)는 매 클럭마다 로우레벨을 유지한다.

설명의 편의를 위하여 본 발명은 도 8의 (E),(F)에 도시된 지연 클럭신호(D1),(D2)를 예로들어 설명하기로 한다.

도 8에 도시된 바와같이 지연 클럭신호(D1)는 입력 클럭신호(CLKin)보다 위상이 앞서고, 지연 클럭신호(D2)는 입력 클럭신호(CLKin)보다 위상이 뒤진다. 따라서, 입력 클럭신호(CLKin)의 상승에지에서 플리플롭(FF1)의 출력(Q)(/Q)는 각각 하이레벨과 로우레벨이 되고, 플리플롭(FF2)의 출력(Q),(/Q)은 각각 로우레벨과 하이레벨이 되기 때문에, 도 8의 (H)에 도시된 바와같이, 낸드게이트(ND1)는 로우레벨의 로킹인에이블신호(LE1)를 출력하고, 나머지 낸드게이트(ND0,ND2∼ND7)는 하이레벨의 로킹인에이블신호(LE1)를 출력한다.

그런데, 입력 클럭신호(CLKin)와 지연 클럭신호(D)의 위상이 거의 같은 경우는 펄스형태의 로우레벨의 로킹인에이블신호(LE0∼LE7)가 출력되어 다수의 로킹포인트가 발생될 수 있다. 이에 대한 대책으로서 본 발명은 가장 먼저 발생된 로킹포인트를 감지하여, 이후 로킹 포인트가 변하더라도 선택된(로킹된) 지연 클럭신호(D)의 로킹포인트가 변경되지 않도록 하고 있다. 즉, 래치부(61)는 반전된 리세트신호(RST)에 따라 낸드게이트(ND1)에서 출력된 로우레벨의 로킹인에이블신호(LE1)를 래치하여 로우레벨의 로킹신호를 출력한다.

그리고, 제어신호 출력부(62)의 인버터(I12∼I15)는 SR래치(123)의 출력을 반전시켜 하이레벨의 솟펄스신호를 출력하고, 복수의 플리플롭(FF9∼FF16)은 하이레벨의 솟펄스신호에 따라 로킹포인트 감지부(60)에서 출력된 로킹인에이블신호(LE0∼LE7)를 반전 출력(/Q)한다. 따라서, 플리플롭(FF9∼FF16)의 반전출력(Q)이 인버터(I20∼I27)에서 반전됨으로써, DC레벨의 제어신호(CS1)는 로우레벨이되고, DC레벨의 제어신호(CS0, CS2∼CS7)는 하이레벨이 된다. 그리고, 펄스발생부(207)는 멀티플렉서 제어부(206)로부터 DC레벨의 제어신호(CS1∼CS7)를 입력받아, 로우레벨의 펄스신호(PS1)와 하이레벨의 펄스신호(PS2-PS7)를 발생한다.

선택신호 발생부(208)는 멀티플렉서 제어부(206)와 펄스발생부(207)로부터 각각 제어신호(CS0∼CS6)와 펄스신호(PS1-PS7)를 입력받아, 로킹된 지연 클럭신호(D2)를 선택하기 위한 선택신호(SEL0∼SEL7)를 출력한다.

도 10에 도시된 바와같이, 논리 연산부(70)는 로우레벨의 제어신호(CS1)와 하이레벨의 제어신호(CS0, CS2∼CS6)를 순차 연산하여 하이레벨의 신호(LOW1)와 로우레벨의 신호(LOW2∼LOW7)를 출력하고, 선택신호 발생기(71)는 논리연산부(70)로부터 하이레벨의 출력신호(LOW1)와 로우레벨의 출력신호(LOW2∼LOW7)를 입력받고, 펄스발생부(207)로부터 로우레벨의 펄스신호(PS1)와 하이레벨의 펄스신호(PS2∼PS7)를 입력받아, 로우레벨의 선택신호(SEL1)와 하이레벨의 선택신호(SEL0,SEL2∼SEL7)를 출력한다.

즉, 제1선택신호발생기(132)의 플리플롭(FF20)은 인버터(I30,I31)를 통하여 하이레벨의 제어신호(CS0)를 입력받아 하이레벨의 선택신호(SEL0)를 출력하고, 제2 선택신호발생기(133)의 SR래치(125)는 로우레벨의 펄스신호(PS1)에 따라 하이레벨의 신호를 출력하기 때문에 플리플롭(FF21)은 인버터(I32∼I34)를 통하여 SR래치(125)의 출력을 입력받아 로우레벨의 선택신호(SEL1)를 출력한다. 동일한 방법으로 제3∼제8선택신호발생기(134∼139)에서 SR래치(125)는 하이레벨의 펄스신호(PS2∼PS7)와 로우레벨의 출력신호(LOW2∼LOW7)에 따라 로우레벨의 신호를 출력하기 때문에, 플리플롭(FF21)은 인버터(I18∼I20)를 통하여 SR래치(125)의 출력을 입력받아 하이레벨의 선택신호(SEL1∼SEL7)를 출력한다.

따라서, 멀티플렉서부(209)는 선택신호 발생부(208)에서 출력된 선택신호(SEL0∼SEL7)에 따라 복수의 지연 클럭신호(D0∼D8)중에서 로킹된 지연 클럭신호(D2)를 출력하고, 제어신호(CS0∼CS6)를 순차 연산하여 지연블럭(52)이후의 지연블럭(53∼58)을 디스에이블시키기 위하여 지연블럭 어레이(205)로 지연블럭 인에이블신호(YEN0∼YEN6)를 출력한다.

도 11에 도시된 바와같이, 선택신호 발생부(208)에서 출력된 로우레벨의 선택신호(SEL1)와 하이레벨의 선택신호(SEL0,SEL2∼SEL7)에 의해 전송게이트(TG2)는 턴온되고, 나머지 전송게이트(TG1,TG3∼TG8)는 모두 턴오프된다. 따라서, 입력 클럭신호(CLKin)에 로킹된 지연 클럭신호(D2)가 턴온된 전송게이트(TG2)를 통하여 출력단자로 출력된다. 그리고, 지연블럭 어레이 제어부(81)는 로우레벨의 제어신호(CS1), 하이레벨의 제어신호(CS0, CS2∼CS7) 그리고 하이레벨의 페리전압(VPERI)에 따라, 하이레벨의 지연블럭 인에이블신호(YEN0)와 로우레벨의 지연블럭 인에이블신호(YEN1∼YEN6)를 복수의 지연블럭(50∼58)으로 각각 출력한다.

따라서, 상기 하이레벨의 지연블럭 인에이블신호(YEN0)에 의해 지연블럭(50∼52)은 인에이블모드로 동작되고, 지연블럭(53∼58)은 로우레벨의 지연블럭 인에이블신호(YEN1∼YEN6)에 의해 낸드게이트의 출력이 하이레벨로 고정되어 디스에이블모드로 동작된다. 그 결과, 지연블럭(53∼58)에 의한 전류소모가 감소된다.

상술한 바와같이 디지탈모드동작에서, 디지탈모드제어부(200)는 1싸이클이상 지연된 복수의 클럭신호(D0∼D8)와 입력 클럭신호(CLKin)사이의 위상비교를 통하여 로킹포인트를 감지하고, 감지된 로킹포인트에서 입력 클럭신호(CLKin)에 로킹되고 입력 클럭신호(CLKin)보다 위상이 느린 하나의 지연 클럭신호(D2)를 선택 출력한다.

② 디지탈로킹 후 동작

디지탈모드 동작이 완료되면 레플리카(202)와 레플리카 이동스위치(203)사이의 접속이 차단되어, 레플리카(202)는 멀티플렉서부(209)의 후단에 위치된다. 그 결과, 도 12에 도시된 바와같이 멀티플렉서부(209)에서 선택 출력된 지연 클럭신호(D2)는 레플리카(202)에서 지연된 후 아날로그모드제어부(300)의 위상검출기(303)로 입력된다. 그리고, 입력 버퍼(100)에서 출력된 입력 클럭신호(CLKin)는 레플리카 이동스위치(203)을 통하여 그대로 지연블럭 어레이(205)의 복수의 지연블럭(50∼58)으로 입력된다.

이후, 멀티플렉서 제어부(206)는 입력 클럭신호(CLKin)와 지연블럭 어레이(205)에서 출력된 복수의 지연 클럭신호(D0∼D8)의 위상을 비교하는데, 입력 클럭신호(CLKin)는 레플리카(202)를 거치지 않고 곧바로 지연블럭 어레이(205)로 입력된다. 따라서, 레플리카지연을 고려하여 각 지연블럭(50∼58)에 레플리카를 연결할 경우는 면적이 과다하게 증가됨은 물론 과다전류가 발생하게 된다.

따라서, 디지탈모드동작 후 아날로그모드동작에서는 레플리카(202)의 위치를 멀티플렉서부(209) 이후로 변경시켜 레플리카(202)를 통하여 원하는 량의 네거티브지연을 갖는 클럭신호를 얻을 수 있게 된다. 이 경우, 레플리카(202)의 이동전과 레플리카(202)가 이동후의 1싸이클 지연양을 비교해 보면, 도 11에 도시된 바와같이, 1싸이클 지연량은 tReplica+tDelay=tDelay+tReplica로 동일함을 알 수 있다. 시뮬레이션결과, 연결하는 로드차이로 약간의 지연량이 더 추가되지만, 아날로그동작에서는 지연 클럭신호(D2')의 위상을 입력 클럭신호(CLKin)에 일치시키기 위하여 제어전압에 의해 지연량을 제어하기 때문에, 특성에 그다지 큰 영향을 주지는 않는다.

③ 아날로그 모드동작

아날로그 모드제어부(300)는 상기 디지탈 모드제어부(200)에서 선택된 지연 클럭신호(D2)의 위상을 입력클럭신호(CLKin)의 위상에 일치시키기 위한 상세 튜닝동작을 수행한다.

디지탈로킹이 발생되어 멀티플렉서 제어부(206)로부터 로우레벨의 로킹신호가 출력되면, 도 3에 도시된 바와같이, 제어전압 전환스위치(204)의 전송게이트(TG10),(TG12)는 턴오프되고 전송게이트(TG11)는 턴온되어 입력라인(11)과 출력라인(13)이 전기적으로 접속된다. 따라서, 도 14에 도시된 바와같이 제어전압(VCT)으로서 차동증폭기(305)의 출력전압(VBN)이 지연블럭(50∼58)으로 입력된다.

그리고, 지연기(302)는 로킹신호가 입력된 후 2싸이클후에 인에이블신호(EN2)를 출력하여 위상검출기(303)를 동작시킨다. 위상검출기(303)는 입력 클럭신호(CLKin)와 레플리카(202)를 통과한 클럭신호(D2')의 위상차를 검출하여, 클럭신호(D2')의 위상이 입력 클럭신호(CLKin)의 위상보다 빠르면 펄스신호(DN)폭을 펄스신호(UP)폭보다 크게 발생하고, 느리면 펄스신호(UP)폭을 펄스신호(DN)폭보다를 크게 발생한다.

아날로그 모드의 초기에는 지연 클럭신호(D2')의 위상이 입력 클럭신호(CLKin)보다 항상 늦기 때문에, 도 14에 도시된 바와같이 위상검출기(303)는 펄스신호(UP)폭을 펄스신호(DN)폭보다를 크게 발생하여 차지펌프(304)의 구동능력을 약화시킨다. 따라서, 차동증폭기(305)의 출력전압(VBN)(Vtn∼VCC)이 감소된다. 그 결과, 감소된 제어전압(VCT)에 의해 각 지연블럭(50∼52)의 NMOS트랜지스터가 약하게 턴온됨으로써, 캐폐시터(FET)에 걸리는 로드가 감소되어 각 인버터의 지연량이 감소된다.

이후 상기 과정을 수차례 반복하여 입력 클럭신호(CLKin)와 지연 클럭신호(D2)의 위상이 일치하면, 위상검출기(303)에서 출력되는 펄스신호(DN),(UP)의 폭이 동일하게 되어 차지펌프(32)의 출력은 안정상태가 된다. 이 상태가 아날로그모드 제어부(300)의 최종 로킹상태가 되며, 이때, 멀티플렉서부(209)에서 출력되는 지연 클럭신호(D2)가 최종 내부 클럭신호(CLKint)로서 출력버퍼(미도시)로 출력된다. 그리고, 동작전압의 변동 및 외부 노이즈의 유입 그리고 온도상승에 따른 지연양에 미세한 변화가 위상일치를 깨뜨리면, 위상검출기(303)는 상기 변화를 모니터링하여 펄스신호(DN),(UP)를 출력함으로써 차동증폭기(305)의 출력전압(VBN)을 조절한다. 그 결과, 제어전압(VCT)인 상기 출력전압(VBN)에 의해 지연블럭(50∼52)의 지연량이 가변되어 다시 위상일치를 이루게 된다.

도 14에 도시된 바와같이 아날로그모드동작시 로킹된 지연블럭(52) 및 그 이전의 지연블럭(50),(51)에는 차동증폭기(305)의 출력전압(VBN)(Vtn∼VCC)이 입력된다. 그런데, 3단의 지연블럭(50∼52)를 모두 아날로그모드에서 동작시킬 경우는 각 지연블럭(50∼52)의 지연량이 크기 때문에, 노이즈 등에 의한 영향이 증가되는 문제점이 발생될 수 있다.

도 15는 본 발명의 제1실시예로서, 아날로그모드동작시 지연블럭(50),(51)에는 디지탈동작모드시의 제어전압(VCC-Vtp)을 인가하고, 지연블럭(52)에는 차동증폭기(305)의 출력전압(VBN=Vtn∼VCC)을 인가하여 노이즈에 의한 영향을 줄일 수 있도록 하였다. 이때, 도 3에 도시된 제어전압 전환스위치(204)에서, 스위치(SW1)는 로킹신호 대신에 선택신호(SEL)를 스위칭한다. 따라서, 디지탈 동작시는 하이레벨의 로킹신호에 의해 지연블럭(50∼58)으로 VCC-Vtp레벨의 제어전압(VCT)가 인가되다가 지연블럭(52)이 로킹되면, 로우레벨 및 하이레벨의 선택신호(SEL0),(SEL1)에 의해 지연블럭(51)에는 VCC-Vtp레벨의 제어전압(VCT)이 입력되고, 지연블럭(51)에는 차동증폭기(305)의 출력전압(VBN)이 제어전압(VCT)로서 인가된다. 그 결과, 지연블럭(50),(51)의 제어전압(VCT)은 디지탈 및 아날로그 동작모드에서 모두 VCC-Vtp레벨을 입력받고, 지연블럭(52)의 제어전압(VCT)은 디지탈 동작모드에서는 VCC-Vtp레벨, 아날로그 동작모드에서는 Vtn∼VCC레벨이 된다.

도 16은 본 발명의 제2실시예로서, 지연블럭(50)의 전단에 레플리카(202)의 지연량과 동일한 지연량을 갖는 보상 지연블럭(90)를 추가로 접속하여, 온도 및 노이즈등 외부요인에 의한 레플리카(202)의 과다한 지연량을 보상한다. 상기 보상 지연블럭(90)은 아날로그동작 모드에서 가변 지연기로 동작된다.

따라서, 디지탈모드동작에서는 레플리카(202)의 출력은 보상지연기(90)에서 보상되어 지연블럭(50∼58)으로 입력되고, 아날로그동작모드에서는 도 17에 도시된 바와같이 차동증폭기(305)에서 출력된 제어전압(VCT=Vtn∼VCC)에 의해 지연율이 가변되어, 레플리카(202)의 과다한 지연량을 보상한다.

도 18은 본 발명의 제3실시예로서, 제2실시예의 구조에서 아날로그모드동작시 지연블럭(50),(51)에만 디지탈동작모드시의 제어전압(VCC-Vtp)을 인가하고, 지연블럭(52)에는 차동증폭기(305)의 출력전압(VBN=Vtn∼VCC)을 인가하여 노이즈에 의한 영향을 줄일 수 있도록 하였다. 이때, 제어전압 전환스위치(204)의 스위칭동작은 제1실시예와 동일하게 수행된다.

본 발명은 설명의 편의를 위하여 9단의 지연블럭을 예롤들었지만, 그 수는 가변될 수 있다. 그리고, 본 발명에서 선행된 실시예들은 단지 한 예로서 청구범위를 한정하지 않으며, 여러가지의 대안, 수정 및 변경들이 통상의 지식을 갖춘자에게 자명한 것이 될 것이다.

상술한 바와같이, 본 발명은 복수의 지연블럭에 의해 광대역 주파수동작이 가능하며, 동작전압의 변동, 외부 노이즈의 유입 및 온도상승에 의한 지연량의 미세한 변화를 조절할 수 있는 효과가 있다.

본 발명은 최초의 로킹포인트를 래치하여 광대역 주파수동작시 멀티-로킹을 방지하고, 로킹된 지연블럭이후의 지연블럭은 디스에이블시킴으로써 전류소모를 감소시킬 수 있는 효과가 있다.

또한. 본 발명은 디지탈로킹 후 아날로그동작모드에서는 레플리카의 위치를 멀티플렉서부이후로 변경하여, 면적 및 전류소모를 감소시킬 수 있는 효과가 있다.

그리고, 본 발명은 1싸이클이상 지연된 복수의 클럭신호와 입력 클럭신호의 위상을 비교하여 로킹포인트를 감지하고, 감지된 로킹초인트에서 입력 클럭신호에 로킹되고 입력 클럭신호보다 위상이 느린 하나의 지연 클럭신호만을 선택함으로써, 빠른 시간내에 외부 클럭신호로부터 원하는 내부 클럭신호를 발생시킬 수 있는 효과가 있다.

또한, 본 발명은 레플리카의 과다한 지연량을 보상하고, 디지탈로킹후 지연블럭에 인가되는 제어전압을 차별적으로 제어함으로써, 우수한 지터특성과 큰 노이즈 내성을 갖는 효과가 있다.

Claims

외부 클럭신호를 버퍼링하여 제1클럭신호를 출력하는 입력버퍼와;

선택된 지연 클럭신호와 제1클럭신호의 위상을 비교하여 제1전압을 출력하는 아날로그모드 제어부와;

레플리카의 위치를 변경시키는 레플리카 이동스위치와;

디지탈 및 아날로그 동작모드에 따라 제1,제2제어전압을 출력하는 제어전압 전환 스위치와;

제1,제2제어전압에 의해 지연량이 가변되는 복수의 지연블럭으로 구성되어, 제1클럭신호를 순차 지연시키는 지연블럭 어레이와;

지연블럭 어레이에서 출력된 복수의 지연 클럭신호와 제1클럭신호의 위상을 비교하여 로킹신호를 출력하고, 복수의 지연 클럭신호의 경로를 제어하기 위한 제어신호를 출력하는 멀티플렉서 제어부와;

상기 제어신호를 입력받아 선택신호를 출력하는 선택신호 발생부와;

선택신호에 의해 선택된 하나의 지연 클럭신호를 아날로그모드 제어부로 출력하고, 멀티플렉서 제어부로부터 제어신호를 입력받아 지연블럭들의 동작제어를 위한 인에이블신호를 출력하는 멀티플렉서부로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 복수의 지연블럭은 제어전압에 따라 지연량이 가변되는 전압 제어지연기인 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 최초의 로킹포인트가 감지되면, 멀티플렉서에서 출력된 인에이블신호에 따라 현재 로킹 지연 클럭신호를 출력하고 있는 지연블럭 이후의 지연블럭들은 동작이 오프되는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 제1제어전압은 VCC-Vtp이고, 제2제어전압은 Vtp∼VCC인 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 제1제어전압은 초기전압 발생부의 출력전압이고, 상기 제어전압 전환스위치는 디지탈동작 모드의 경우는 지연블럭으로 제1,제2제어전압을 출력하고, 아날로그동작모드의 경우는 지연블럭으로 제2제어전압을 출력하는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제5항에 있어서, 디지탈동작모드의 경우 상기 제1,제2제어전압은 VCC-Vtp로 동일한 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 레플리카 이동스위치는 제1,제2레플리카 이동스위칭로 구성되어, 로킹신호에 따라 디지탈로킹전에는 레플리카를 지연블럭어레이의 전단에 위치시키고, 디지탈로킹 후에는 멀티플렉서부의 후단에 위치시키는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 멀티플렉서에서 출력된 인에이블신호에 의해 선택된 지연블럭 및 그 이전의 지연블럭은 아날로그 모드제어부에서 출력된 제2제어전압을 입력받는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 멀티플렉서에서 출력된 인에이블신호에 의해 선택된 지연블럭은 아날로그 모드제어부에서 출력된 제2제어전압을 입력받고, 선택된 지연블럭과 그 이전의 지연블럭은 고정된 제어전압을 입력받는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제9항에 있어서, 상기 제2제어전압은 Vtn∼VCC이고, 고정된 제어전압은 VCC-Vtp레벨의 제1제저전압인 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 지연블럭 어레이는 첫 번째 지연블럭의 전단에 접속되어 레플리카와 동일한 지연량을 갖는 보상 지연기를 추가로 포함하는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제11항에 있어서, 상기 보상 지연기는 아날로그모드 동작시 제2제어전압에 따라 가변지연기로 동작되고, 선택된 지연블럭과 이전의 지연블럭 그리고 보상지연기는 모두 제2제어전압을 입력받는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 선택된 지연블럭은 아날로그동작시 제2제어전압을 입력받고, 선택된 지연블럭과 그 이전의 지연블럭은 제1제어전압을 입력받는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 복수의 지연블럭은 제어전압에 대하여 동일한 지연량을 발생하는 전압 제어지연기고, 각 지연블럭은 션트 캐폐시터 인버터로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 지연블럭 어레이의 첫 번째 및 두 번째 지연블럭은 디엘엘 인에이블신호에 의해 항상 동작되고, 그 이후의 지연블럭은 지연블럭 인에이블신호에 따라 인에이블/디스에이블모드로 동작되는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 제1제어전압은 초기전압 발생부로부터 입력되고, 상기 제어전압 전환스위치는 디지탈동작 모드의 경우는 지연블럭으로 제1,제2제어전압을 출력하고, 아날로그동작모드의 경우는 지연블럭으로 제2제어전압을 출력하는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제16항에 있어서, 디지탈동작모드에서 상기 제1,제2제어전압은 VCC-Vtp로 동일하고, 아날로그동작시 제2제어전압은 Vtp∼VCC인 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 멀티플렉서 제어부는 지연블럭 어레이에서 출력된 복수의 지연신호와 제1클럭신호를 비교하여 로킹포인트를 감지하는 로킹포인트 검출부와;

최초의 로킹포인트를 래치하여 로킹신호를 출력하는 래치부와;

래치부의 출력에 따라 로킹포인트 검출부에서 출력된 로킹인에이블신호를 샘플링하여 제어신호를 출력하는 제어신호 출력부로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제18항에 있어서, 상기 로킹포인트 검출부는 리세트신호에 의해 인에이블되어, 제1클럭신호의 상승에지에서 복수의 지연 클럭신호를 샘플링하는 복수의 플리플롭과;

로킹인에이블신호를 출력하기 위하여, 플리플롭의 비반전출력과 다음 플리플롭의 반전출력을 순차적으로 입력받는 복수의 낸드게이트로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제18항에 있어서, 상기 래치부는 로킹포인트 검출부에서 출력된 복수의 로킹인에이블신호의 1/2을 각각 낸딩하는 제1,제2낸드게이트와,

제1,제2낸드게이트의 출력을 노아링하는 노아게이트와,

반전된 리세트신호에 따라 노아게이트의 출력을 래치하는 SR래치와;

SR래치의 출력을 반전시켜 로킹신호를 출력하는 인버터로 구성된 것을 특징으로하는 아날로그 혼용 디지탈 디엘엘.
제18항에 있어서, 상기 제어신호 출력부는 래치부의 출력에 따라 로킹포인트 검출부에서 출력된 복수의 로킹인에이블신호를 반전 출력하는 복수의 플리플롭과;

상기 복수의 플리플롭들의 출력을 반전시켜 복수의 제어신호를 출력하는 복수의 인버터로 구성된 것을 특징으로하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 선택신호 발생부는 멀티플렉서 제어부에서 출력된 복수의 n-1개의 제어신호를 입력받아 숏펄스신호를 출력하는 펄스발생부와;

멀티플렉서 제어부에서 출력된 n-1개의 제어신호를 순차 앤딩하여 DC레벨의 복수의 출력신호를 발생하는 논리연산부와;

논리 연산부의 출력신호와 펄스발생부의 펄스신호에 따라 복수의 선택신호를 발생하는 선택신호 발생기로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제22항에 있어서, 상기 n-1개의 제어신호는 첫 번째 제어신호를 포함하지 않으며, 상기 논리연산부는 각 스테이지가 낸드게이트와 인버터로 구성된 복수의 앤드게이트 어레이이며, 각 스테이지의 출력신호는 다음 스테이지로 입력되는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 선택신호 발생부는 복수의 선택신호를 출력하는 복수의 선택신호발생기로 구성되며, 첫 번째 선택신호 발생기는 첫 번째 제어신호를 반전시키는 2개의 인버터와;

제1클럭신호에 따라 상기 인버터의 출력을 비반전 출력하는 플리플롭으로 구성되며, 나머지 선택신호 발생기들은 2개의 낸드게이트로 구성된 SR래치와;

상기 SR래치의 출력을 순차 반전시키는 3개의 인버터들과;

제1클럭신호에 따라 상기 인버터들의 출력을 비반전 출력하는 플리를롭으로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제1항에 있어서, 상기 멀티플렉서부는 선택신호 발생부에서 출력된 n개의 선택신호에 따라 하나의 지연 클럭신호를 출력하는 멀티플렉서와;

멀티플렉서 제어부에서 출력된 n-1개의 제어신호와 디엘엘 인에이블신호를 논리연산하여 n-2개의 지연블럭 인에이블신호를 발생하는 지연블럭 어레이 제어부로 구성된 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.
제25항에 있어서, 상기 멀티플렉서는 출력단자가 공통 서로 접속되어, n개의 선택신호에 따라 첫 번째 지연클럭신호를 제외한 복수의 지연 클럭신호를 전송하는 복수의 전송게이트와;

출력단자에 병렬 접속된 NMOS트랜지스터로 구성되며,

상기 지연블럭 어레이 제어부는 각 스테이지가 낸드게이트와 인버터로 구성된 복수의 앤드게이트 어레이이며, 각 스테이지의 출력신호는 다음 스테이지로 입력되는 것을 특징으로 하는 아날로그 혼용 디지탈 디엘엘.