JP6317550B2 - Emi対策回路 - Google Patents
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Description
この半導体集積回路において、クロック発生回路1は、源クロック信号を受けて高速クロック(又は基本クロック)信号を発生する高速クロック(又は基本クロック)発生回路2と、低速クロック発生回路の一例の分周回路4から構成される。高速クロック発生回路2は、源クロック信号と同じ周波数(f)のパルスを発生する発振回路2aと、発振回路2aの出力を所定の整数倍又は逓倍(n)した高速クロック信号MAIN−CLK(周波数=n×f)を発生する逓倍回路2bを含む。
逓倍回路2bによって発生された高速クロック信号MAIN−CLKは、高速動作する回路ブロック5に供給されて、回路ブロック5の動作タイミング(又は動作期間)を規定する。ここで、回路ブロック5は、CPU等の演算処理手段やCPU周辺回路やレジスタ等を含む高速動作回路ブロックであって、高速クロック信号の正パルス期間毎に、所望の演算処理等の動作を行うものである。
ここで、低速クロック信号によって動作期間を規定される回路ブロック6A,6Bとしては、CPU等のような高速の演算処理を必要としない回路素子、例えばメモリや画像処理回路や通信制御回路等である。
上記のような半導体集積回路を用いた情報処理装置又は画像処理装置等の電子機器においては、半導体集積回路から発生するEMIが他の電子機器の不要輻射の原因ともなる。
このような高周波ノイズによる影響を防止する技術として、特許文献1の技術が知られている。
この発明のその他の目的は、高周波ノイズを低減するための回路構成が極めて簡単で、クロックマージンの減少もない、EMI対策回路を提供することである。
ここで、第1の回路ブロックおよび第2の回路ブロックは、半導体集積回路が本来的に要求される機能、例えば情報処理,画像処理,情報記憶,通信制御等の各種機能を実現するための機能を有するものであり、その動作タイミングがクロック信号によって規定される。また、第1の回路ブロックは、基本クロック信号に同期した第1のクロック信号の供給を受けて動作する。第2の回路ブロックは、基本クロック信号に同期した第2のクロック信号の供給を受けて動作する。
基本クロック発生手段は、源クロック信号(f)の供給を受けて、基本クロック信号を発生する。第1のクロック発生手段は、基本クロック信号に関連して、第1の回路ブロックの動作タイミングを規定するための第1のクロック信号を発生する。第2のクロック発生手段は、基本クロック信号に関連して、第2の回路ブロックの動作タイミングを規定するための第2のクロック信号を発生する。
タイミング変更手段は、第1のクロック信号の変化開始タイミング(例えば、立上りタイミング)と第2のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前のタイミングにおいて、第1のクロック信号と第2のクロック信号の何れか一方の変化開始タイミングを基本クロック信号の少なくとも1クロック期間だけずらす(又は飛ばす、結果として一時的に周期をずらす)ように変化させることによって、第1の回路ブロックと第2の回路ブロックの動作開始タイミングの周期を基本クロック信号の少なくとも1クロック期間だけずらして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させた後に、ずらした一方のクロック信号を元に戻すように、当該クロック信号に対応する第1のクロック発生手段又は第2のクロック発生手段を制御することを特徴とする。
第1のクロック発生手段は、基本クロック信号を第1の分周比で分周した第1のクロック信号を発生する。第2のクロック発生手段は、基本クロック信号を第1の分周比よりも大きな第2の分周比で分周した第2のクロック信号を発生する。
タイミング変更手段は、第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングが同時的となることが予測される同調タイミングの直前に、変化開始タイミングをずらすべきクロック信号に対応する第1のクロック発生手段または第2のクロック発生手段の分周比を増分するように変更した後、元の分周比に戻すように変更する。それによって、一方のクロック信号の変化開始タイミングを変更して、第1のクロック信号と第2のクロック信号の変化開始タイミングの同調を回避している。
第2の発明によれば、2つの回路ブロックが低速の同期型に適したEMI対策回路が得られる。
そして、基本クロック発生手段は、第1の源クロック信号(f1)の供給を受けて第1の基本クロック信号を発生する第1の基本クロック信号発生手段と、第1の源クロック信号(f1)とは異なる第2の源クロック信号(f2)の供給を受けて第2の基本クロック信号を発生する第2の基本クロック信号発生手段とを含む。
第1のクロック発生手段は、第1の基本クロック信号を第1の分周比で分周した第1のクロック信号を発生する第1の分周手段を含む。第2のクロック発生手段は、第2の基本クロック信号を第2の分周比で分周した第2のクロック信号を発生する第2の分周手段を含む。
タイミング変更手段は、同調タイミング検出部と、タイミング制御部を含む。同調タイミング検出部は、第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングが同時的となる同調タイミングを検出する。タイミング制御部は、同調タイミング検出部が同調タイミングを検出したことに応じて、第1のクロック信号の変化開始タイミングを、第1の基本クロック信号の少なくとも1クロック期間だけずらすように、第1のクロック発生手段を制御する。
第3の発明によれば、2つの回路ブロックのうち、一方が低速動作の同期型、他方が低速動作の非同期型に適した、EMI対策回路が得られる。
タイミング制御部は、エッジ差分検出部の検出出力に基づいて、第1の分周手段の分周動作を制御することを特徴とする。
第1の回路ブロックおよび第2の回路ブロックは、半導体集積回路が本来的に要求される機能、例えば情報処理,画像処理,情報記憶,通信制御等の各種機能を実現するための機能を有するものであり、その動作タイミングがクロック信号によって規定される。また、第1の回路ブロックは、基本クロック信号に同期した第1のクロック信号の供給を受けて動作する。第2の回路ブロックは、基本クロック信号に同期した第2のクロック信号の供給を受けて動作する。
基本クロック発生手段は、源クロック信号(f)の供給を受けて、基本クロック信号を発生する。第1のクロック発生手段は、基本クロック信号に関連して、第1の回路ブロックの動作タイミングを規定するための第1のクロック信号を発生する。第2のクロック発生手段は、基本クロック信号に関連して、第2の回路ブロックの動作タイミングを規定するための第2のクロック信号を発生する。
タイミング変更手段は、同調タイミング検出部とタイミング制御部を含む。同調タイミング検出部は、第1のクロック信号の変化開始タイミング(例えば、立上りタイミング)と第2のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前の状態を検出する。タイミング制御部は、同調タイミング検出部が同調タイミングを検出したことに応じて、第1のクロック信号の変化開始タイミングを、基本クロック信号の少なくとも1クロック期間だけずらす(又は飛ばす)ように第1のクロック発生手段を制御する。
それによって、タイミング変更手段が第1の回路ブロックと第2の回路ブロックの動作開始タイミングの周期を基本クロック信号の少なくとも1クロック期間だけずらして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させた後、タイミング制御部がずらした第1のクロック信号を元に戻すように、第1のクロック発生手段を制御する。
第6の発明によれば、同時動作を回避するための構成が簡単な論理回路で実現できる。
第1のクロック発生手段は、基本クロック信号に同期した高速の第1のクロック信号を発生する。第2のクロック発生手段は、基本クロック信号に同期した高速の第2のクロック信号を発生する。
第1の回路ブロックは第1のクロック信号の供給を受けて高速で動作し、第2の回路ブロックは第2のクロック信号の供給を受けて高速で動作する。
タイミング変更手段は、第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前に、第1のクロック信号と第2のクロック信号の何れか一方の発生を、一方のクロック信号の所定クロック数だけずらすように変化させる。
タイミング変更手段は、第1のクロック発生手段または第2のクロック発生手段から発生される一方のクロック信号を所定クロック期間だけマスクして出力することにより、一方のクロック信号を所定クロック数だけずらすためのマスキング回路を含む。
それによって、第1の回路ブロックと第2の回路ブロックの動作開始タイミングの周期を一方のクロック信号の単位で少なくとも1クロック期間だけずらすようにして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させる。
第7の発明によれば、2つの回路ブロックが基本クロック信号に同期して高速で動作する用途に適したEMI対策回路が得られる。
また、複数種類のクロック信号に同期して変化する同時スイッチングノイズを分散させることにより、半導体集積回路から発生する不要輻射を低減することができる。そして、この半導体集積回路を用いた電子機器から発生する不要輻射を低減することができる。
さらに、高周波ノイズを低減するための回路構成が極めて簡単で、クロックマージンの減少も生じないという効果もある。
図1はこの発明の一実施例のEMI対策回路のブロック図であり、特に共通の源クロックに基づいてクロック信号を発生する同期処理の例を示す。次に、図1の実施例の構成を説明する。
この実施例のEMI対策回路は、クロック発生回路10Aと、回路ブロック5と、回路ブロック6A,6Bとから構成され、これらの各回路(10A,5,6A,6B)が1つの半導体集積回路のチップ上に形成(又は集積)される。
図1の実施例では、回路ブロック6A,6Bの動作タイミングを規定するための低速クロックCLK−S1,CLK−S2を生成する基となる源クロック信号(f)が共通するものであり、同期回路の例を示す。
高速クロック発生回路11は、発振回路12と逓倍回路13を含む。発振回路12は、源クロック信号と同じ周波数(f)のパルス(例えば、デューティー比が所定のパルス)を発生するものである。逓倍回路13は、発振回路12の出力パルスを所定の整数倍又は逓倍(n)した周波数(n×f)の基本クロック信号(又は高速クロック信号)MAIN−CLKを発生する。
一方、分周カウンタ20bは、基本クロックMAIN−CLKを設定値レジスタ(図示せず;図2の22に対応)に設定された分周比(m2)で分周するカウンタである。例えば、設定値レジスタ(図示せず)に分周比「m2=8」が設定されているとき、分周カウンタ20bは基本クロックMAIN−CLKを1/8に分周した周波数「n×f/8」の低速クロックCLK−S2を発生して、回路ブロック6Bに供給する。
なお、低速で動作する回路ブロックが3つ以上ある場合は、何れか1つの回路ブロック(例えば、最も周波数の低いもの)を除く他の回路ブロック用の低速クロックを発生する分周カウンタの分周比を可変設定できるように構成すればよい。
図2は分周カウンタ20aの詳細な回路図である。図2において、分周カウンタ20aは、カウンタ21と、分周比をストアする設定値レジスタ22と、比較器23と、トグル・フリップフロップ(以下「トグルFF」と略称)24とから構成される。これらのカウンタ21,設定値レジスタ22及び比較器23がタイミング変更手段として働く。
この分周カウンタ20aは、基本クロックMAIN−CLKを1/2に分周した後、さらに1/2に分周することによって、結果的に1/4に分周するものである。すなわち、分周カウンタ20aは、基本クロックMAIN−CLKの4クロックにつき、1つの低速クロックCLK−S1を発生する。
なお、変更値として、所定値「1」だけ増分する場合を説明するが、この所定値は「2」以上の整数としてもよい。
なお、分周カウンタ20bは、固定的に1/8に分周する一般的な分周カウンタ、例えば基本クロックMAIN−CLKの入力毎にその計数値を歩進して、計数値1〜4の期間にハイレベル(又は正パルス、以下「Hレベル」と略称)、計数値5〜8の期間にローレベル(又は負パルス、以下「Lレベル」と略称)を発生し、1〜8の計数を循環的に繰り返すような、リングカウンタを用いてもよい。
高速クロック発生回路11は、源クロックに基づいて基本クロックMAIN−CLK(図3(a)参照)を発生して、高速動作を規定するためのクロック信号として、回路ブロック5に供給する。また、基本クロックMAIN−CLKが分周カウンタ20a,20bに入力される。
通常状態では、変更トリガ(図3(b)参照)が与えられないので、設定値「2」とされ、カウンタ21は基本クロックMAIN−CLKの入力毎にその計数値を「1→2→1→2」と繰り返す(図3(g)参照)。比較器23は、カウンタ21の計数値が「2」になる毎に、Hレベルの一致検出信号(図3(h))を発生する。この一致検出信号は、基本クロックMAIN−CLKを1/2に分周したクロックとなる。
そして、トグルFF24は、一致検出信号のHレベルのときに、基本クロックMAIN−CLKの入力を受ける毎に、その出力レベルを反転して、一致検出信号を1/2に分周したクロックを発生する。すなわち、トグルFF24が出力するクロックは、結果的に基本クロックMAIN−CLKを1/4に分周した低速クロックCLK−S1(図3(i))となる。
このとき、比較器23は、カウンタ21の計数値が「3」になるまで一致検出信号を出力しないので、通常状態よりも基本クロックMAIN−CLKの1クロック分だけ遅れたタイミングで一致検出信号を発生する。すなわち、基本クロックMAIN−CLKを1/3に分周するまでの1クロック期間だけずらした(又は飛ばした)タイミクングで、一致検出信号が出力されることになる。
同時に、比較器23が「変更後一致」を検出して変更クリア信号(図3(e))を発生し、設定値レジスタ22にストアされる設定値を元に戻すように指示する。応じて、比較器23へ入力される設定値が元の設定値「2」に戻されるため、以後、カウンタ21と比較器23の協同作用により、分周比が2とされる。これによって、トグルFF24は、変更イネーブルの入力直後に基本クロックMAIN−CLKの5クロックに1つの低速クロックを発生した後で、通常状態の4クロックに1つの低速クロックを発生する。
このようにして、分周比が「2→3→2」と一時的に切換えられる(図3(g)及び図3(i)の変更クロックを参照)。
これによって、通常状態の場合は、低速クロックCLK−S1が図3(i)に示すT1,T2,T3,T4・・・のタイミングで立上り時を変化するが、変更イネーブルのあった次のサイクルでは、分周比が一時的に増分されるため、その次のサイクルにおける元々のタイミングT3よりも高速クロック1つ分遅れたT3´のタイミングで立上るように、変化開始タイミングが変更される。
これによって、異なる種類の低速クロックCLK−S1,CLK−S2が同時に変化開始(例えば立上り)することによる高周波ノイズの発生を防止することができる。
図4は、ピーク成分の分散処理をしない(設定値が通常の値の)場合に、高周波ノイズが発生する理由を説明するためのタイミングチャートである。
そして、回路ブロック6Aの動作(又は処理)結果の出力(DAT−S1)期間は、図4(j)に示すようになる。このとき、低速クロックCLK−S1の変更開始タイミング(立上りの瞬時)において、図4(m−1)に示すようなピーク成分が発生する。
そして、回路ブロック6Bの動作結果の出力(DAT−S2)期間は、図4(l)に示すようになる。このとき、低速クロックCLK−S1の変更開始タイミング(立上りの瞬時、図3(i)のT1,T2,T3,T4の時点)には、図4(m−1)に示すようなピーク成分が発生する。
すなわち、低速クロックCLK−S1と低速クロックCLK−S2の変化開始タイミングが、低速クロックCLK−S1の2サイクルに1回だけ同時に発生し(図4(m−1),(m−2)のT3時点)、当該クロック信号CLK−S1とCLK−S2の同調によるピーク成分の合成に起因した高周波ノイズ(又はEMIノイズ)が発生する(図4(n−1)のT3時点)。
実施例1では、低速クロックCLK−S1と低速クロックCLK−S2の変化開始タイミングの同調を回避するために、一方の低速クロック(例えばCLK−S1)の変化開始タイミングを基本クロックの単位で処理して、少なくとも1クロック期間だけずらせる(又は遅らせる)ように、タイミングの変更処理をしている。この処理は、基本クロックのクロック数に着目すれば、増分処理をしていることになる。
すなわち、ピーク成分の分散処理では、分周カウンタ20aの分周比の設定値を通常状態よりも「+1」した変更値「3」に一時的に変更処理し、その後に通常状態の設定値「2」に戻す処理をすることにより、高周波ノイズを低減している。
設定値を変更すべきことを指示するための変更イネーブル信号(図5(d)のHレベル)が外部から与えられると、設定値レジスタ22には元の設定値「2」に「+1」した変更値「3」がストアされることになる。この変更値「3」が比較器23に入力される。
比較器23は、カウンタ21の計数値が「3」に達したときに、一致検出信号を出力する。そのため、カウンタ21と比較器23の協同によって、基本クロックMAIN−CLKの3クロックに1つのHレベルとする低速クロックCLK−S1が発生されて、結果的に1/3の分周処理が行われる(図5(i−2)の変更クロックのHレベル部分を参照)。そして、比較器23が設定値「3」に変更した後の一致検出信号を出力すると、設定値レジスタ22の設定値が元の設定値「2」に戻される。応じて、これ以後、比較器23が基本クロックの2クロック毎に反転する一致検出信号を発生することにより、基本クロックを1/2に分周した低速クロックを出力する。
比較器23の一致検出信号がトグルFF24によってさらに1/2に分周されるので、トグルFF24からは(すなわち、分周カウンタ20aの全体として)基本クロックを1/4に分周した低速クロックCLK−S1(図5(i−2))が発生されることになる。
そのため、低速クロックCLK−S1の信号変化(図5(m−1))と低速クロックCLK−S2の信号変化(図5(m−2))のそれぞれのピーク成分が重なることなく、基本クロックの1クロック期間だけずれたタイミングとなり、両信号のピーク成分が分散されることになる。
従って、低速クロックCLK−S1と低速クロックCLK−S2の変化開始タイミング(立上り時)において、低速クロックCLK−S1の2クロックに1回発生していたピーク成分の同調による高周波ノイズの発生が回避され、EMIノイズの発生が防止されることになる。
換言すれば、一旦設定値を所定値(例えば+1)だけ増加させた後、元に戻す処理を行なえば、以後、低速クロックCLK−S1と低速クロックCLK−S2の立上りのタイミングがずれたままとなるので、クロック発生回路10Aの動作開始の初期段階で設定値の変更処理を1回行うだけで、ピーク成分の同調による高周波ノイズの低減効果を継続できることになる。
図6を参照して、通常状態の場合、カウンタ21と比較器23の協同による1/2の分周処理は、低速クロックCLK−S1の1サイクルが基本クロックMAIN−CLKの4クロックである(図6(i−1))。
これに対して、設定値を変更処理(分散処理)した場合において、設定値を3に変更した期間中は低速クロックCLK−S1の1サイクルが基本クロックMAIN−CLKの5クロックとなり、設定値を元に戻した後に4クロックとなる(図6(i−2))。つまり、設定値を変更した1サイクルは、通常設定の場合よりも、1クロックだけ多くなるが、回路ブロック6Aが本来的な処理又は機能を実行するために必要な4クロック期間が確保されているので、クロックマージンが減らない効果を実現できる。
また、高速クロックの単位で制御している(言い換えると、分周回路の分周比を変化させることによって、高速クロックの数を操作することによって処理している)ので、上記同時動作を回避するための構成が簡単な論理回路で実現できる利点がある。
図7はこの発明の他の実施例のEMI対策回路のブロック図であり、特に非同期回路の例を示す。
図7において、実施例2のEMI対策回路は、同期型のクロック発生回路10Bと、高速用の回路ブロック5と、低速用の回路ブロック6Aと、非同期のクロック発生回路40と、低速用の回路ブロック7とから構成される。これらの各回路(10B,5,6A,7,40)が1つの半導体集積回路のチップ上に形成され又は集積される。
回路ブロック5および回路ブロック6Aは、実施例1と同じものである。
分周カウンタ20aは、変更値レジスタ14に設定されている変更値によって、分周比を設定変更できることに加えて、クロックモニタ部30から与えられるup信号又はdown信号によっても分周比を増減変更することが可能である。すなわち、分周カウンタ20aは、クロックモニタ部30からのup信号によってその分周比を所定値(例えば「1」)だけ増分し、down信号によってその分周比を所定値だけ減分するように、分周比を変更可能である。分周比を変更可能とする具体的な構成は、図2のようなものでもよい。
以下の説明では、分周カウンタ20aの分周比が8に設定され、up信号又はdown信号が入力されたとき、一時的に所定値だけ増加又は減少させる例を説明する。
なお、up信号又はdown信号が入力されたときに、分周比を増分する所定値(例えば、1,2,3等の整数)をレジスタに設定しておき、up信号又はdown信号が1回与えられたときに、その数だけ増減させてもよい。
回路ブロック7は、回路ブロック5及び6Aの源クロック(周波数f1)とは異なる源クロック(周波数f2)に基づいて生成された低速クロックCLK−ASによってその動作タイミングが規定され、例えば通信制御,割込制御等の機能を行うものである。
ここで、クロック発生回路40を非同期型と呼ぶのは、クロック発生回路40がクロック発生回路10Bの源クロック(f1)とは異なる源クロック(f2)の供給を受けて、低速クロックCLK−ASを発生するものであり、同じ定格周波数の源クロックを発生する源クロック発振器(例えば水晶発振器)を用いても、僅かの誤差が累積してクロック発生回路10Bとの完全な同期が取れないことによる。
例えば、一方が1%進む場合は、基本クロックの100クロックにつき1クロックずつ進むことになり、基本クロックの100クロックに1回だけ周期的に変化開始タイミング(立上り)の同調が発生する。それに伴って、ピーク成分の合成による高周波ノイズが周期的に発生することになる。
実施例2では、クロックモニタ部30がクロック発生回路40の低速クロックCLK−ASを監視しておき、複数種類の低速クロックの変化開始タイミングの同調が発生する前に、分周カウンタ20aの分周比を変更(増分又は減分)することにより、同調によるピーク成分の合成を回避するものである。
このクロックモニタ生成部30は、概説すれば、通常使用時におけるEMI状態を確認して問題となる周波数を検出すること、周波数から問題となる動作ブロックを決定すること、該当ブロックの分周カウンタの設定値を変更すること、変更後1回のみ分周カウンタの分周比を変更することの4つの機能を行っている。
次に、クロックモニタ部30の具体的な構成を説明する。
エッジ検出回路31aは、低速クロックCLK−Sを基本クロックMAIN−CLKのタイミングでエッジ検出し、エッジ検出信号SE−Sを出力する。エッジ検出信号SE−Sは、エッジ差分カウンタ32のリセット入力端に与えられる。
エッジ検出回路31bは、低速クロックCLK−ASを基本クロックMAIN−CLKのタイミングでエッジ検出し、エッジ検出信号SE−ASを出力する。エッジ検出信号SE−ASは、エッジ差分カウンタ32のラッチイネーブル入力端に与える。
エッジ検出回路31a及び31bは、例えばワンショットマルチとANDゲートから構成される。
すなわち、エッジ差分カウンタ32は、エッジ検出信号SE−Sが入力された時点から、エッジ検出信号SE−ASが入力されるまでの間に、基本クロックMAIN−CLKが何個入力されるかを計数し、その計数値を差分値(ED)として、エッジ差分レジスタ33にストアさせる。
エッジ差分レジスタ33にストアされている差分値は、低速クロックCLK−ASの1サイクル(又は低速クロックCLK−Sの2サイクル)毎に、増加しているか又は減少しているかに基づいて、低速クロックCLK−ASが正常な低速クロックCLK−Sに対して進んでいるか、それとも遅れているかを検出するために利用される。このエッジ差分値は、基本クロックMAIN−CLKが入力される毎に、比較器34a,34bへ出力される。
これによって、分周カウンタ20aは、次の低速クロックCLK−Sを生成するための分周比を所定数だけ増分(例えば「+1」)させて、分周比を例えば9(実際の回路では、分周カウンタ20aが0〜7の数値8を計数して8分周している場合、最大値「7」に「+1」した値の「8」)に変更処理する。
一方、比較器34bは、設定値レジスタ35bに設定されている設定値「5,6」とエッジ差分値(ED)とを比較し、エッジ差分値がdown信号を発生すべき所定の条件で変化したとき(例えば、エッジ差分値が5〜6の順序で変化したとき)、down信号を発生して分周カウンタ20aに与える。これによって、次の低速クロックCLK−Sを生成するための分周比を所定数だけ減分(例えば「−1」)して、分周比を例えば7(実際の回路では、分周カウンタ20aが0〜7の数値8を計数して8分周している場合、最大値「7」を「−1」した値の「6」)に変更処理する。
これによって、クロックモニタ部30が、低速クロックCLK−Sと低速クロックCLK−ASの位相の変化に基づいて、低速クロック発生回路20に含まれる分周カウンタ20aの分周比を増減させるように制御して、低速クロックCLK−Sと低速クロックCLK−ASの変化開始タイミング(立上り)の同調を回避させるように働く。
実施例2では、低速クロック発生回路20が発生する低速クロックCLK−Sと、分周カウンタ42が発生する低速クロックCLK−ASとの周波数の変化態様によって分類すると、ケース1〜ケース3の3通りの変化態様が考えられる。
ケース1は、低速クロックCLK−Sに対して非同期クロックCLK−ASが全く同期しており、CLK−AS=2×(CLK−S)の場合である。すなわち、源クロック(f1)と源クロック(f2)の発振周波数が完全に同一の場合である。
このケース1では、クロックモニタ部30のエッジ差分カウンタ32の計数値(すなわち差分値)が常に一定値となり、結果的に差分値(ED)も一定となる。そのため、回路ブロック6A,7の動作開始時に一度だけ所定クロック数だけ一方をずらせるように制御すれば、以後何ら制御する必要が無い。
通常、何れかの低速クロックが遅れるか又は進むので、周期的に補正するように制御しなければ、複数の低速クロックの同調に起因する高周波ノイズが発生することになる。
この場合、低速クロックCLK−ASは、低速クロックCLK−Sに比べて位相が1%小さくなり、CLK−ASで6.25(=100/16)サイクル毎に基本クロックMAIN−CLKの1クロック分だけ進む。そのため、差分値(ED)が最大値から最小値へカウントダウン(順次減少)する。
そして、低速クロックCLK−ASが低速クロックCLK−Sの2倍の周波数よりも例えば1%進む場合は、低速クロックCLK−ASの50クロックにつき1回の割合で周期的に、低速クロックCLK−Sと低速クロックCLK−ASのそれぞれの立上り時に、同調が発生し、回路ブロック6Aと回路ブロック7の同時動作が発生することになる。
このケース2の場合の詳細は、後述の図9を参照して説明する。
この場合、低速クロックCLK−ASは、低速クロックCLK−Sに比べて、位相差が1%大きくなり、6.25(=100/16)サイクル毎に、基本クロックMAIN−CLKの1クロック分だけ遅れる。そのため、差分値(ED)が最小値から最大値へとカウントアップ(順次増加)する。
そして、低速クロックCLK−ASが1%遅れる場合は、低速クロックCLK−ASの50クロックに1回の割合で、低速クロックCLK−Sと低速クロックCLK−ASのそれぞれの立上り時において、同調が発生することになる。
すなわち、第1ステップにおいて、対象となる低速クロックCLK−Sと低速クロックCLK−ASの立上りの同期エッジをサンプリングする。サンプリングした同期エッジが、それぞれのエッジ検出信号SE−AS及びSE−Sとして生成される。
第2ステップにおいて、エッジ検出信号SE−SとSE−ASの間に到来する基本クロックの数を計数する。このとき、エッジ検出信号SE−ASの入力前に、エッジ検出信号SE−Sが検出されたときは、エッジ差分カウンタ32をリセットする。
第3ステップにおいて、エッジ検出信号SE−ASの検出時におけるエッジ差分カウンタ32の計数値(COUNT)が、エッジ差分値(ED)としてエッジ差分レジスタ33にストアされる。エッジ差分値は、低速クロックCLK−ASとCLK−Sとが非同期のため、低速クロックCLK−ASの数サイクル(例えば6.25サイクル)毎に、増加し又は減少するように変化する。
一方、低速クロックCLK−ASの実際の周期が遅い(位相が遅れる)場合は、エッジ差分値が最小値から最大値へ順次増加する方向に変化する(図11)。
図9及び図10の差分値(ED)が減少する場合では、クロック差分が1クロック以内になった際(図10の例では、差分値が「0」から「7」の順序で変化したタイミングにおいて)、発生する分周カウンタ20aの計数値を所定数(例えば「1」〜「2」、図10の例では「2」の場合を示す)だけ増やして(CLK−Sの分周比をupさせて)、同調が生じないように、次の周期の立上りタイミングを遅らせるように変化させる。
逆に、図11の差分値が増加する場合では、クロック差分が1クロック以内になった際(図11の例では、差分値が「5」から「6」の順序で変化したタイミングにおいて)、分周カウンタ20aの計数値を所定数(例えば「5」〜「7」、図11の例では「5」の場合を示す)増やして(CLK−Sの分周比をdownさせて)、同調が生じないように、低速クロックCLK−Sの次のサイクルの立上りタイミングを遅らせるように変化させる。
また、低速クロックCLK−ASの実際の周期が進んで差分値が増大する場合に、分周カウンタ20aの計数値を、「1」〜「2」だけ減少させる方法に代えて、所定数(例えば「5」〜「6」)だけ増やしているのは、次の理由による。すなわち、差分値が増大する場合に、所定数(例えば「2」)だけ減少させると、基本クロックが2クロック減少したことになり、次の同時タイミングが早く到来するためである。
そこで、差分値が増大するケース3では、差分値が減少するケース2よりも大きな値、例えば「6」〜「7」(図11では「5」の例を示す)に増やすことにより、クロックマージンを確保した上で、上述の差分値の減少時よりも、次に同時タイミングとなるまでの時間を長く確保している。
これらの源クロック(f1),(f2)は、源発振器の定格が同じタイプのものであるが、若干の誤差があるため、基本クロックMAIN−CLK,MAIN−CLKAのそれぞれを分周して生成される低速クロックCLK−Sと低速クロックCLK−ASの間には、変化開始タイミング(立上り)において僅かの位相差が生じる。この位相差が累積することにより、周期的に変化開始タイミングの同調が発生することになる。
この状態において、分周カウンタ20aの発生する低速クロックCLK−Sを図9(e),図10(e)に示す。分周カウンタ20aの計数値は、図9(j),図10(j)に示すように変化する。
一方、分周カウンタ42は、基本クロックMAIN−CLKAの入力毎に、数値0,1〜15を順次計数し、それを繰り返すことにより、基本クロックの16個毎に1つの低速クロックCLK−ASを発生して、基本クロックを1/16に分周する。この分周カウンタ42の発生する低速クロックCLK−ASを図9(b),図10(b)に示す。
このとき、エッジ差分カウンタ32は、エッジ検出信号SE−Sの入力のあったときにその計数値をリセットした後、エッジ検出信号SE−ASが入力されるまでの期間において、基本クロックMAIN−CLKの入力された数に応じてその計数値を歩進することにより、差分値(差分の期間に相当する基本クロック数)を計数する。このエッジ差分カウンタ32の計数値の変化状態が(図9(g),図10(g))に示される。
このエッジ差分値(DE)は、低速クロックCLK−ASが低速クロックCLK−Sの2倍よりも1%進む場合、CLK−ASの6.25サイクル毎に順次減少するように変化する。エッジ差分値の変化状態が図9(h),図10(h)に示される。
このように、低速クロックCLK−ASが低速クロックCLK−Sよりも1%進む場合は、低速クロックCLK−ASの6.25サイクルに1回の割合で(実際には、差分値が「0」から「7」になったサイクルにおいて)、低速クロックCLK−Sの立上りと低速クロックCLK−ASの立上りが略同時(1クロック以内)となり、2種類のクロックの同調により、ピーク成分の合成による高周波ノイズの発生が予測される。
これに応じて、分周カウンタ20aは、一時的に分周比を設定値7に「+1」した8として(回路的には、0〜8の9分周のカウンタとして働かせて)、低速クロックCLK−SのLレベル期間を基本クロックMAIN−CLKの9クロック期間とする。これによって、低速クロックCLK−Sの次のサイクルの立上りが基本クロックの1個分だけ遅れたタイミングにずらされることにより、立上りタイミングの変更処理が行われる。
上述のように、図10の大きな丸枠に示すタイミングの直後において、低速クロックCLK−Sの立上りタイミングは、少なくとも基本クロックの1クロックだけ遅らせるようにずらしているので、他方の低速クロックCLK−ASの立上りと一致することなく(言い換えると、一致タイミングが離れ)、低速クロックCLK−SとCLK−ASの立上りの同時変化を回避できることになる(図10(h)に示すエッジ差分値が「8」になる前後の図10(b)(c)と(e)(f)を参照)。
なお、それ以後、分周カウンタ20aが、設定値レジスタ(図2の22に対応)によって予め設定された分周比で基本クロックを分周することにより、通常状態の低速クロックCLK−Sを発生する。
そして、低速クロックCLK−ASの50クロックに1回だけ、同様の処理によって、低速クロックCLK−Sの立上りを基本クロックの単位で所定数(例えば、1〜2クロック分)だけずらす(又は遅らせる)ことにより、両低速クロックの同調を回避する処理が行われる。
次に、ケース3の場合の具体的な動作を、図11のタイミングチャートを参照して説明する。
低速クロックCLK−Sの次のサイクルのタイミングにおいて、基本クロックの5つ分アップ(分周カウンタ20aの通常状態における分周比の最大値を7としたとき、1サイクル遅れたタイミングよりも2クロック分だけ早めたタイミングに相当)させているので、低速クロックCLK−SのLレベル期間が長くなり、低速クロックCLK−Sのその次のサイクルの立上りが遅れるように変更処理される。そのため、当該サイクル(エッジ差分値の0から7への変化を検出してから2サイクル目)の低速クロックCLK−Sと低速クロックCLK−ASの立上りの一致が回避されることになる。
そして、低速クロックCLK−ASの50に1回、同様の処理によって、低速クロックCLK−Sの立上りを基本クロックの単位で所定数(例えば、5〜7クロック)だけずらせて(又は遅らせて)、同調を回避する動作が行われる。
また、高速クロックの単位で制御している(高速クロックの数を操作することによって処理している)ので、上記同時動作を回避するための構成が簡単な論理回路で実現できる利点がある。
また、同期回路側の分周カウンタの立上りタイミングを変更制御する場合を述べたが、非同期回路側の分周カウンタの立上りタイミングを変更制御してもよい。
次に、複数の高速クロックCLK−H1,CLK−H2によって動作タイミングが規定される複数の高速の回路ブロックにおいて、動作開始タイミングを制御する場合の例を説明する。
図12はこの発明のその他の実施例のEMI対策回路のブロック図であり、特に高速回路ブロック用の同期回路の例を示す。
図12において、実施例3のEMI対策回路は、クロック発生回路10Cと高速用の回路ブロック5A,5Bと、低速用の回路ブロック6A,6Bとから構成される。これらの各回路(10C,5A,5B,6A,6B)が1つの半導体集積回路のチップ上に形成され又は集積される。
実施例3の回路ブロック5A,5Bは、例えばそれぞれにCPUを含み、一方のCPUが高速クロックCLK−H1の8クロック単位で動作し、他方のCPUが高速クロックCLK−H2の16クロック単位で動作する例を説明する。
高速クロック発生回路50は、基本クロック発生回路2から供給される基本クロックMAIN−CLKに基づいて、2種類の高速クロックCLK−H1,CLK−H2を発生して、回路ブロック5A,5Bにそれぞれ供給する。すなわち、高速クロック発生回路50は、回路ブロック5Aに高速クロックCLK−H1を供給するための設定値レジスタ51a,制御イネーブル生成部52a,制御部53aおよびANDゲート54aを含む第1の回路系と、回路ブロック5Bに高速クロックCLK−H2を供給するための設定値レジスタ51b,制御イネーブル生成部52b,制御部53bおよびANDゲート54bを含む第2の回路系とからなる。
第1の回路系の制御イネーブル生成部52a,制御部53aと、第2の回路系の制御イネーブル生成部52b,制御部53bとは、回路ブロック5A,5Bの動作単位となる8クロック又は16クロックの高速クロックの固まりのうち、1つ目のクロックの動作開始タイミングが重ならないように、一方の高速クロック(例えばCLK−H1)の単位で所定数だけずらせて(又は飛ばして)発生するものである。
RSラッチ521の出力(Hレベル)がカウンタ522のイネーブル信号として与えられる。カウンタ522は、Hレベルのイネーブル信号があるとき、入力端(T)に入力される基本クロックMAIN−CLKを計数する。
比較器523は、カウンタ522の計数値が設定値レジスタ51aに設定される設定値(すなわち変化開始タイミングを変更する際に、基本クロックを飛ばす数)と、カウンタ522の計数値とを比較し、両入力が一致したとき、基本クロックの1クロック期間だけHレベルの制御イネーブル信号(ENA)を発生する。制御イネーブル信号が反転されて、制御部53aの一例のフリップフロップ531の入力端(D)に入力される。
この場合、制御部53aが連続的にHレベルを出力するので、ANDゲート54aが基本クロックMAIN−CLKをそのまま出力して、高速クロックCLK−H1(図14(A)(d)参照)として回路ブロック5Aに供給する。回路ブロック5Aは、高速クロックCLK−H1の8クロック単位でまとまりのある所望の機能又は処理を実行する(図14(A)(e)参照)。
また、制御イネーブル生成部52bにもトリガ信号が入力されないため、制御イネーブル信号ENBがLレベルに固定されたままである。この場合、制御部53bが連続的にHレベルを出力するので、ANDゲート54bが基本クロックMAIN−CLKをそのまま出力して、高速クロックCLK−H2(図14(A)(f)参照)として回路ブロック5Bに供給する。回路ブロック5Bは、高速クロックCLK−H2の16クロック単位でまとまりのある所望の機能又は処理を実行する(図14(A)(g)参照)。
すなわち、回路ブロック5Aが高速クロックCLK−H1のまとまりのある8クロック単位で動作する場合の1つ目のクロック(P1)よりも1つ前(P0)の基本クロックMAIN−CLKのタイミングにおいて、外部からトリガ信号を制御イネーブル生成部52aのRSラッチ521に与えることにより、比較器523から基本クロックMAIN−CLKの1クロック期間だけHレベルの制御イネーブル信号ENAを発生させる。これに応じて、制御部53aのFF523は、制御イネーブル信号ENAのHレベル期間に到来する次の基本クロックMAIN−CLKの1クロック(Hレベル)期間だけその出力をLレベルにして、当該基本クロックの1つをマスク(マスキング)することにより、1クロックだけずらす処理(又は飛ばす処理)をする。換言すると、図14(B)(h)に示すエッジ検出タイミングにおいて、制御部53aとANDゲート54aの協同作用により、図14(B)(d)に示すように、高速クロックCLK−H1が1クロック期間だけマスクされて、当該CLK−H1のクロック数を1個だけ減少させるように働く。そして、ANDゲート54aから出力される高速クロックCLK−H1は、1つ目となるクロック(P1)が基本クロックよりも1クロック遅れる(ずれる)。そのため、それ以降の同時タイミングとなるはずの、回路ブロック5Aの動作単位となる8クロックの2サイクル分の1つ目が、回路ブロック5Bの動作単位となる高速クロックCLK−H1の16クロックのうちの1つ目と1クロックずれることにより、回路ブロック5Aと回路ブロック5Bの動作単位のうちのそれぞれの1つ目のクロック時の同時動作を回避できることになる。
この実施例3では、一旦、回路ブロック5Aと回路ブロック5Bとの動作開始タイミング(1つ目のクロック)における同時動作を回避させると、回路ブロック5A側が高速クロックの1クロック分だけ遅れるので、以後の同時動作の回避が自動的かつ継続的に行われることになる。
また、制御イネーブル生成部52aは何回でも設定可能であり、EMIノイズが最小となるクロック制御を自由に設定することもでき、実動作中でも設定変更を自由にできる利点がある。さらに、クロックの周波数に依存しないEMI対策が実現できる利点もある。
また、実施例3は、高速で動作する回路ブロック5A,5Bに適用する場合を説明したが、実施例2のような低速で動作する非同期回路ブロックにも適用できることを指摘しておく。その場合は、制御イネーブル信号ENAの代わりに、up信号及び/又はdown信号を用いて基本(又は高速)クロックを所定数だけマスクすることになる。
(付記1)
異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第1の回路ブロックと第2の回路ブロックとを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのEMI対策回路であって、
基本クロック信号(n×f)を発生する基本クロック発生手段(実施例との対応を括弧内に示せば、発振回路12および逓倍回路13からなる高速クロック発生回路11。以下、括弧内は同様)、
基本クロック信号(n×f)を第1の分周比(m1)で分周して、第1の回路ブロックの動作に必要な第1のクロック信号(n×f/m1)を発生する第1のクロック発生手段(分周カウンタ20a)、
基本クロック信号(n×f)を第1の分周比(m1)よりも大きな(又は整数倍の)第2の分周比(m2;m2>m1)で分周して、第2の回路ブロックの動作に必要な第2のクロック信号(n×f/m2)を発生する第2のクロック発生手段(分周カウンタ20b)、
第1のクロック発生手段または第2のクロック発生手段の少なくとも一方の分周比を増分した増分値(増分分周比)を記憶する設定値記憶部(レジスタ)、および
第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングとが同調するタイミングの前に、第1のクロック発生手段または第2のクロック発生手段の一方の分周比を設定値記憶部に記憶されている増分値(増分した分周比)に予め変更しておき、当該クロック発生手段が増分後の分周比に達したときに、元の分周比に戻すように設定変更する分周比変更手段(図2の設定値レジスタ22,比較器23、図8のクロックモニタ部30)を備え、
それによって、第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングとが同調するタイミングにおいて、分周比が増分された一方のクロック発生手段から発生されるクロック信号の変化開始タイミングを基本クロック信号の単位で所定数に相当する期間だけずらせて(又は飛ばせて)、一方のクロック信号と他方のクロック信号との変化開始タイミングの同調を回避するようにしたことを特徴とする、EMI対策回路。
第1のクロック発生手段および第2のクロック発生手段は、分周カウンタを含み、
分周比変更手段は、
分周カウンタの計数値が本来の分周比または増分された分周比に達したことを検出する分周状態検出手段(図2の比較手段23)と、
分周状態検出手段の検出出力に基づいて分周比の設定値を変更する変更制御回路(図2の設定値レジスタ22aおよび比較器23の出力「変更クリア信号」又は「変更イネーブル信号」)とから構成される、付記1に記載のEMI対策回路。
第1の源クロック信号(f1)に基づいて発生される第1のクロック信号の供給を受けて動作する第1の回路ブロック(同期型)と、第1の源クロック信号とは異なる第2の源クロック信号(f2)に基づいて発生される第2のクロック信号の供給を受けて動作する第2の回路ブロック(非同期型)を含む半導体集積回路において、第1のクロック信号と第2のクロック信号の変化開始タイミングが同調することに伴う高周波ノイズを低減するためのEMI対策回路であって、
第1の源クロック信号(f1)の供給を受けて、第1の源クロック信号を所定の整数倍(n1倍)した基本クロック信号(n×f1)を第1の分周比(m1)で分周して、第1の回路ブロックの動作に必要な第1のクロック信号(n×f1/m1)を発生する第1のクロック発生手段(20)、
第2の源クロック信号(f2)の供給を受けて、第2の源クロック信号を所定の整数倍(n2倍)した基本クロック信号(n×f2)を第2の分周比(m2)で分周して、第2の回路ブロックの動作に必要な第2の低速クロック信号(n×f2/m2)を発生する第2のクロック発生手段(40)、
第1のクロック発生手段または第2のクロック発生手段の少なくとも一方の分周比を増分した増分値を記憶する設定値記憶部(14)、および
第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始時との時間的な差分を検出して、両クロック信号の同調状態を検出する同調状態検出手段(クロックモニタ部30)、および
同調状態検出手段の検出出力に基づいて、同調状態に至る直前のタイミングにおいて、第1のクロック発生手段から発生される第1のクロック信号の変化開始タイミングを基本クロック信号の所定数に相当する期間だけずらせる(又は飛ばせる)ように変更する周期変更手段(クロックモニタ部30のup信号/down信号,分周カウンタ20a)を備え、
それによって、第1のクロック信号の変化開始タイミングと第2のクロック信号の変化開始タイミングとが同調する前のタイミングにおいて、第1のクロック信号と第2のクロック信号との変化開始タイミングの同調を回避するようにしたことを特徴とする、EMI対策回路。
同調状態検出手段(30)は、
第1の低速クロック信号の変化開始時を検出する第1のエッジ検出部(31a)と、
第2の低速クロック信号の変化開始時を検出する第2のエッジ検出部(31b)と、
第1のエッジ検出部によって検出された第1の低速クロック信号のエッジと第2のエッジ検出部によって検出された第2の低速クロック信号のエッジとの差分が所定範囲内になったことを検出する差分検出手段(32,33,34a,34b)とを含み、
周期変更手段は、差分検出手段の出力に応答して、第1のクロック発生手段に作用して、第1の低速クロック信号の周期を基本クロックの所定数に相当する期間だけずらせるように変更する、付記3に記載のEMI対策回路。
クロック信号の供給を受けて動作する少なくとも第1の回路ブロックと第2の回路ブロックを含む半導体集積回路において、各回路ブロックに供給される少なくとも2種類のクロック信号の同調に伴う高周波ノイズを低減するためのEMI対策回路であって、
源クロック信号(f)の供給を受けて、源クロック信号に基づく基本クロック信号(n×f)を発生する基本クロック発生手段、
基本クロック信号に基づいて第1の高速クロック信号(CLK−H1)を発生する第1の高速クロック発生手段、
基本クロック信号に基づいて第2の高速クロック信号(CLK−H2)を発生する第2の高速クロック発生手段、
第1の高速クロック発生手段又は第2の高速クロック発生手段の何れか一方の高速クロック信号の発生を、高速クロックの単位で所定数の期間だけずらせるように、一方の高速クロック発生手段を制御する制御手段(制御部53a,53b、ANDゲート54a,54b)を備えた、EMI対策回路。
5,5A,5B 回路ブロック(高速)
6A,6B 回路ブロック(低速)
7 回路ブロック(非同期)
11,50 高速クロック発生回路
12 発振回路
13 逓倍回路
14a,14b 変更値(設定値)レジスタ
20 低速クロック発生回路
20a,20b 分周カウンタ
21 カウンタ
22,35a,35b 設定値レジスタ
23,34a,34b 比較器
24 トグル・フリップフロップ
30 クロックモニタ部(タイミング変更手段)
31a,31b エッジ検出回路
32 エッジ差分カウンタ
33 エッジ差分レジスタ
40 クロック発生回路(非同期)
51a,51b 設定値レジスタ
52a,52b 制御イネーブル生成部
53a,53b 制御部
Claims (7)
- 異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第1の回路ブロックと第2の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのEMI対策回路であって、
源クロック信号の供給を受けて、基本クロック信号を発生する基本クロック発生手段、
前記基本クロック信号に関連して、前記第1の回路ブロックの動作タイミングを規定するための第1のクロック信号を発生する第1のクロック発生手段、
前記基本クロック信号に関連して、前記第2の回路ブロックの動作タイミングを規定するための第2のクロック信号を発生する第2のクロック発生手段、および
タイミング変更手段を備え、
前記第1の回路ブロックは、前記基本クロック信号に同期した前記第1のクロック信号の供給を受けて動作し、
前記第2の回路ブロックは、前記基本クロック信号に同期した前記第2のクロック信号の供給を受けて動作するものであって、
前記タイミング変更手段は、前記第1のクロック信号の変化開始タイミングと前記第2のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前のタイミングにおいて、第1のクロック信号と前記第2のクロック信号の何れか一方の変化開始タイミングを前記基本クロック信号の少なくとも1クロック期間だけずらすように変化させることによって、前記第1の回路ブロックと前記第2の回路ブロックの動作開始タイミングの周期を基本クロック信号の少なくとも1クロック期間だけずらして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させた後に、ずらした一方のクロック信号を元に戻すように、当該クロック信号に対応する前記第1のクロック発生手段又は前記第2のクロック発生手段を制御することを特徴とする、EMI対策回路。 - 前記第1の回路ブロックと前記第2の回路ブロックは、前記基本クロック信号よりも遅い低速のクロック信号によって、その動作が規定されるものであって、
前記第1のクロック発生手段は、前記基本クロック信号を第1の分周比で分周した第1のクロック信号を発生し、
前記第2のクロック発生手段は、前記基本クロック信号を前記第1の分周比よりも大きな第2の分周比で分周した第2のクロック信号を発生し、
前記タイミング変更手段は、前記第1のクロック信号の変化開始タイミングと前記第2のクロック信号の変化開始タイミングが同時的となることが予測される同調タイミングの直前に、変化開始タイミングをずらすべきクロック信号に対応する前記第1のクロック発生手段または前記第2のクロック発生手段の分周比を増分するように変更した後、元の分周比に戻すように変更することにより、一方のクロック信号の変化開始タイミングを変更して、第1のクロック信号と第2のクロック信号の変化開始タイミングの同調を回避するようにしたことを特徴とする、請求項1に記載のEMI対策回路。 - 前記第1の回路ブロックと前記第2の回路ブロックとは、異なる基本クロック信号を分周した低速のクロック信号によって、その動作が規定されるものであって、
前記基本クロック発生手段は、
第1の源クロック信号の供給を受けて、第1の基本クロック信号を発生する第1の基本クロック信号発生手段と、
前記第1の源クロック信号とは異なる第2の源クロック信号の供給を受けて、第2の基本クロック信号を発生する第2の基本クロック信号発生手段とを含み、
前記第1のクロック発生手段は、前記第1の基本クロック信号を第1の分周比で分周した周波数の第1のクロック信号を発生する第1の分周手段を含み、
前記第2のクロック発生手段は、前記第2の基本クロック信号を第2の分周比で分周した周波数の第2のクロック信号を発生する第2の分周手段を含み、
前記タイミング変更手段は、
前記第1のクロック信号の変化開始タイミングと前記第2のクロック信号の変化開始タイミングが同時的となる同調タイミングを検出する同調タイミング検出部と、
前記同調タイミング検出部が同調タイミングを検出したことに応じて、前記第1のクロック信号の変化開始タイミングを、前記第1の基本クロック信号の少なくとも1クロック期間だけずらすように、前記第1のクロック発生手段を制御するタイミング制御部を含む、請求項1に記載のEMI対策回路。 - 前記同調タイミング検出部は、
前記第1のクロック信号のエッジを検出する第1のエッジ検出部と、
前記第2のクロック信号のエッジを検出する第2のエッジ検出部と、
前記第1のエッジ検出部によって検出された第1のクロック信号のエッジと前記第2のエッジ検出部によって検出された第2のクロック信号のエッジとの位相差を検出するエッジ差分検出部とを含み、
前記タイミング制御部は、前記エッジ差分検出部の検出出力に基づいて、前記第1の分周手段の分周動作を制御することを特徴とする、請求項3に記載のEMI対策回路。 - 異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第1の回路ブロックと第2の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのEMI対策回路であって、
源クロック信号の供給を受けて、基本クロック信号を発生する基本クロック発生手段、
前記基本クロック信号に関連して、前記第1の回路ブロックの動作タイミングを規定するための第1のクロック信号を発生する第1のクロック発生手段、
前記基本クロック信号に関連して、前記第2の回路ブロックの動作タイミングを規定するための第2のクロック信号を発生する第2のクロック発生手段、および
タイミング変更手段を備え、
前記タイミング変更手段は、
前記第1のクロック信号の変化開始タイミングと前記第2のクロック信号の変化開始タイミングが同時的となる同調タイミングになる直前の状態を検出する同調タイミング検出部と、
前記同調タイミング検出部が同調タイミングを検出したことに応じて、前記第1のクロック信号の変化開始タイミングを、前記基本クロック信号の少なくとも1クロック期間だけずらすように、前記第1のクロック発生手段を制御するタイミング制御部を含み、
それによって、前記第1の回路ブロックと前記第2の回路ブロックの動作開始タイミングの周期を前記基本クロック信号の少なくとも1クロック期間だけずらして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させた後、
前記タイミング制御部が、ずらした第1のクロック信号を元に戻すように、前記第1のクロック発生手段を制御することを特徴とする、EMI対策回路。 - 前記タイミング変更手段は、前記第1のクロック発生手段または第2のクロック発生手段から発生される一方のクロック信号を所定クロック期間だけマスクして出力するマスキング回路を含む、請求項1に記載のEMI対策回路。
- 異なるクロック信号の供給を受けて、それぞれ異なる動作タイミングで動作する第1の回路ブロックと第2の回路ブロックを含む半導体集積回路において、各クロック信号の同調に伴う高周波ノイズを低減するためのEMI対策回路であって、
源クロック信号の供給を受けて、基本クロック信号を発生する基本クロック発生手段、
前記基本クロック信号に同期した高速の第1のクロック信号を発生する第1のクロック発生手段、および
前記基本クロック信号に同期した高速の第2のクロック信号を発生する第2のクロック発生手段を備え、
前記第1の回路ブロックは、前記第1のクロック信号の供給を受けて高速で動作し、
前記第2の回路ブロックは、前記第2のクロック信号の供給を受けて高速で動作するものであって、
さらに、前記第1のクロック信号の変化開始タイミングと前記第2のクロック信号の変化開始タイミングが同時的となる同調タイミングの直前に、第1のクロック信号と第2のクロック信号の何れか一方の変化開始タイミングを、所定クロック数だけずらすように変化させる、タイミング変更手段を備え、
前記タイミング変更手段は、前記第1のクロック発生手段または第2のクロック発生手段から発生される一方のクロック信号を所定クロック期間だけマスクして出力するマスキング回路を含み、
それによって、前記第1の回路ブロックと前記第2の回路ブロックの動作開始タイミングの周期を前記一方のクロック信号の少なくとも1クロック期間だけずらすようにして、第1の回路ブロックと第2の回路ブロックの同時動作を回避させるようにしたことを特徴とする、EMI対策回路。
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