CN107276584B - 振荡电路 - Google Patents

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Abstract

本发明提供一种振荡电路，能抑制振荡电路的构成组件的劣化。振荡电路(1)包括：振荡器(40)，输出与所输入的频率设定值对应的频率的振荡信号；相位误差计数器(101)，对与从外部输入的基准信号的周期对应的期间内的振荡信号的脉冲数进行计数；以及设定值生成部(20)，基于相位误差计数器(101)所计数出的脉冲数，按规定期间生成频率设定值。

Description

振荡电路
技术领域
本发明涉及一种输出振荡信号的振荡电路。
背景技术
以往，输出与所输入的振荡信号同步的振荡信号的振荡电路已为人所知。在专利文献1中公开了如下振荡电路，所述振荡电路确定对输入信号进行分频所得的信号与对振荡信号进行分频所得的信号之间的相位差，并输出与表示已确定的相位差的控制值对应的频率的振荡信号。
[现有技术文献]
[专利文献]
[专利文献1]国际专利公开第2009/034917号公报
发明内容
[发明所要解决的问题]
在现有的振荡电路中，根据相位差来输出控制值的环路滤波器(loop filter)一直进行动作。对于在高温环境下进行动作的振荡电路来说，若环路滤波器一直进行动作，则会产生环路滤波器中所含的组件(例如CPU)在短时间内劣化的问题。
因此，本发明是鉴于所述方面而成的发明，目的在于提供一种能够抑制构成组件的劣化的振荡电路。
[解决问题的技术手段]
本发明的一方式的振荡电路包括：振荡部，输出具有与所输入的频率设定值对应的频率的振荡信号；计数部，对与从外部输入的基准信号的周期对应的期间内的所述振荡信号的脉冲数进行计数；以及设定值生成部，基于所述计数部所计数出的所述脉冲数，按规定期间生成所述频率设定值。
所述振荡电路还可以包括累加部，所述累加部按所述基准信号的周期，计算出对应于所述振荡信号的频率的基准脉冲数与所述振荡信号的脉冲数之间的差分的累加值，并按所述基准信号的周期的规定倍的期间来输出所述累加值，所述设定值生成部基于所述累加值来控制所述频率设定值。
所述设定值生成部也可以按所述基准信号的周期的整数倍的累加期间启动，并基于所述累加值来使所述频率设定值发生变化。
所述累加部例如每当所述累加期间结束时，将所述累加值初始化。所述累加部也可以将所述累加期间结束的时间点的第一累加值、与下一个所述累加期间中的第二累加值相加，由此计算出所述累加值。
另外，所述累加部也可以按所述累加期间来输出所述累加值，所述累加期间是基于使所述振荡信号与所述基准信号同步所允许的时间来决定。
所述设定值生成部也可以基于使多个所述累加值平滑化而生成的平滑化积分值来产生所述频率设定值。
[发明的效果]
根据本发明，产生能够抑制振荡电路的构成组件的劣化的效果。
附图说明
图1是表示本实施方式的振荡电路的构成的图。
图2A至图2C是用以对相位误差计数器的动作进行说明的图。
图3是表示设定值生成部的构成的图。
图4A和图4B是用以对产生保持时的动作进行说明的图。
图5A至图5C是用以对相位误差计数器的动作的变形例进行说明的图。
附图标记说明
1：振荡电路
10：相位误差检测部
20：设定值生成部
30：加法器
40：振荡器
101：相位误差计数器
102：累加器
201：乘法器
202：乘法器
203：加法器
204：延迟电路
205：加法器
A：系数
B：系数
P：延迟时间
具体实施方式
图1是表示本实施方式的振荡电路1的构成的图。振荡电路1输出与从外部输入的基准信号同步且频率比基准信号更高的振荡信号。基准信号例如是每秒输出一个脉冲的1PPS(Pulse Per Second(每秒脉冲数))信号。
振荡电路1包括相位误差检测部10、设定值生成部20、加法器30及振荡器40。
相位误差检测部10包括相位误差计数器101与累加器102作为用以对基准信号与振荡信号之间的相位误差进行检测的构成。相位误差检测部10包含现场可编程门阵列(Field Programmable Gate Array，FPGA)或专用集成电路(Application SpecificIntegrated Circuit，ASIC)等逻辑电路。
相位误差是基准信号与振荡信号的相位差和所述相位差的目标值之间的差。在本实施方式中，基准信号与振荡信号之间的相位差的目标值为0，相位误差相当于基准信号与振荡信号之间的相位差。相位误差检测部10计算出对应于基准信号与振荡信号之间的相位误差的频率控制值，并将计算出的频率控制值输出至设定值生成部20。
基准信号与振荡信号输入至相位误差计数器101。相位误差计数器101是具有计数器的计数部，所述计数器对与基准信号的周期对应的期间内的振荡信号的脉冲数进行计数。相位误差计数器101是每当振荡信号的脉冲输入时计数值会发生增减的计数器，并按基准信号的上升时刻，将此时间点的计数值输出至累加器102。
相位误差计数器101的计数动作的周期在基准信号与振荡信号之间的相位误差为0的情况下，被设定为达到基准信号的周期的整数分之一。例如，在基准信号的周期为1秒的情况下，相位误差计数器101被设定为使得计数值以0.125秒的周期(相当于8Hz的频率)恢复至相同值。在振荡信号的频率为40MHz的情况下，计数值以40×106÷8＝5×106的幅度发生变化。
图2A至图2C是用以对相位误差计数器101的动作进行说明的图。图2A表示无相位差时的状态。在基准信号的上升变化点处，相位误差计数器101的计数值变为0。然后，每当振荡信号的脉冲输入至相位误差计数器101时，计数值增加至最大值(例如+2.5×106)后，计数值减少至最小值(例如-2.5×106)，然后计数值增加。
如图2A所示，在基准信号与振荡信号之间无相位差的情况下，基准信号的上升时间点处的计数值为0，相位误差计数器101输出0作为计数值。
相对于此，如图2B所示，在基准信号的频率高于振荡信号的频率的情况下，与图2A的情况相比，计数器输出的周期缩短，因此，相位误差计数器101在基准信号的上升时刻处，输出正值(+X)作为计数值。
另外，如图2C所示，在基准信号的频率低于振荡信号的频率的情况下，与图2A的情况相比，计数器输出的周期延长。因此，相位误差计数器101在基准信号的上升时刻处，输出负值(-X)作为计数值。
返回至图1来对累加器102进行说明。累加器102计算出对应于振荡信号的频率的基准脉冲数与振荡信号的脉冲数之间的差分的累加值，并按基准信号的周期的规定倍的期间来输出累加值。基准脉冲数是振荡信号的频率(例如20MHz)除以基准信号的频率(例如1Hz)所得的数。累加器102基于在基准信号的周期的整数倍的累加期间(例如32秒)内对相位误差计数器101输入的计数值相加所得的值，来计算累加值。
累加器102按基准信号的每个周期来取得相位误差计数器101的计数值，并累积所取得的计数值。接着，每当累加期间结束时，累加器102计算出在累加期间中累积的计数值的最新值来作为累加值。每当累加期间结束时，累加器102将计算出的累加值输出至设定值生成部20。另外，累加器102也可以每当累加期间结束时，将累加值初始化为0。
再者，累加器102也可以按基准信号的每个周期，计算出从相位误差计数器101输入的最近的M个计数值的移动平均值或累积平均值来作为累加值，由此，计算出基准信号与振荡信号之间的相位误差的平均值。
设定值生成部20基于相位误差计数器101所计数出的脉冲数，按规定期间生成频率设定值。具体来说，每当按基准信号的周期的整数倍的期间累加值从累加器102输入时，设定值生成部20基于累加值生成用以对加法器30的振荡信号的频率进行控制的频率设定值，并将所生成的频率设定值输出至加法器30。设定值生成部20在累加值表示正值的情况下，输出用以使振荡信号的频率降低的频率设定值，在累加值表示负值的情况下，输出用以使振荡信号的频率升高的频率设定值。
设定值生成部20例如是中央处理器(Central Processing Unit，CPU)，其与累加值从累加器102输入的时刻同步地按基准信号的周期的整数倍的累加期间启动，并基于累加值来使频率设定值发生变化。设定值生成部20例如基于使多个累加值平滑化而生成的平滑化积分值来生成频率设定值。由此，设定值生成部20能够使振荡信号的频率平缓地发生变化。
图3是表示设定值生成部20的构成的图。设定值生成部20包括乘法器201、乘法器202、加法器203、延迟电路204及加法器205。
从累加器102输入的累加值输入至乘法器201及乘法器202。乘法器201将系数A乘以累加值所得的乘法值输入至加法器203。
加法器203将从乘法器201输入的乘法值输出至延迟电路204。延迟电路204的延迟时间P被设定为与累加值从相位误差检测部10输入的周期相等，延迟电路204将延迟后的值输出至加法器205，并且输出至加法器203。加法器203将从乘法器201输入的乘法值、与从延迟电路204输入的延迟后的值(即，基于来自相位误差检测部10的前一个周期的累加值的乘法值)相加。
乘法器202将系数B乘以累加值所得的乘法值输入至加法器205。加法器205生成将从延迟电路204输入的值与从乘法器202输入的值相加后的频率设定值。设定值生成部20能够通过如上所述的构成，输出使累加值平滑化后的频率设定值。
设定值生成部20根据是使振荡信号高速地与基准信号同步，还是低速地与基准信号同步，来选择输入至乘法器201的系数A及输入至乘法器202的系数B。另外，设定值生成部20将延迟电路204的延迟时间P设定为与累加值从相位误差检测部10输入的周期相等。
加法器30将偏调(offset)值与设定值生成部20所输出的频率设定值相加。偏调值相当于振荡信号的频率的目标值的值，且是在相位误差为0的情况下与所输出的振荡信号的频率对应的值。加法器30将从设定值生成部20输入的频率设定值与偏调值相加，由此，能够根据基准信号与振荡信号之间的相位误差，使振荡信号的频率以振荡信号的目标频率周边的频率发生变化。
振荡器40输出如下频率的振荡信号，所述频率与加法器30中偏调值与频率设定值相加所得的设定值对应。振荡器40可以包含CPU，也可以包含电压控制振荡器(VoltageControlled Oscillator)。
[变形例1]
在以上的说明中说明了如下例子，即，每当累加期间结束时，累加器102将累加值初始化，但累加器102也可以使累加值累积，并将累加期间结束的时间点的第一累加值、与下一个累加期间中的第二累加值相加，由此计算出累加值。由此，例如在存在不输入基准信号的期间的情况下，能够消除此期间累积的相位误差，并且使振荡信号与基准信号同步。振荡电路1也可以包括用以对通常模式与相位恢复模式进行切换的寄存器(register)，所述通常模式是指每当累加期间结束时，累加器102将累加值初始化，所述相位恢复模式是指即使累加期间结束，也不将累加值初始化，以消除累积的相位误差。
图4A和图4B是用以对产生保持(holdover)时的动作进行说明的图，所述保持处于不输入基准信号的状态。在图4A和图4B中表示了如下情况下的动作，所述情况是指按基准信号的每个周期，计数值发生变化，计数器值的累积值增加，且累加器102按基准信号的周期的4倍的期间来将累积值初始化。
图4A是表示在产生保持的期间，将相位误差计数器101的计数值清零的通常模式的动作的图。在此情况下，在保持结束后，累积值变为0。
相对于此，图4B是表示在产生保持的期间，使相位误差计数器101自由振荡(freerun)的相位恢复模式的动作的图。在此情况下，在保持结束后，相位误差累积，累积值变为+10。由于累积相位误差而得的累积值以所述方式保持，频率设定值基于累加期间的结束时间点的累加值(在图4B的情况下为+35)来生成。结果是，振荡器40能够通过将保持期间所产生的相位误差抵消的方式，使振荡信号的频率发生变化。
[变形例2]
在图2A至图2C中表示了如下例子，即，相位误差计数器101所输出的计数值在-2.5×106至+2.5×106的范围内发生变化，但相位误差计数器101所输出的计数值的变化方式不限于此。
图5A至图5C是用以对本变形例的相位误差计数器101的动作进行说明的图。在图5A至图5C中，计数值在0至5.0×106的范围内发生变化。在此情况下，当基准信号的频率与振荡信号的频率相等时，如图5A所示，累加期间结束的时间点的计数值变为0。
另外，在基准信号的频率高于振荡信号的频率的情况下，如图5B所示，累加期间结束的时间点的计数值变为2.5×106以下。另外，在基准信号的频率低于振荡信号的频率的情况下，如图5C所示，累加期间结束的时间点的计数值大于2.5×106。
[变形例3]
在以上的说明中，说明了累加期间已固定的情况，但累加器102也可以按基于如下时间决定的累加期间来输出累加值，所述时间是直至使振荡信号与基准信号同步为止所允许的时间。例如，在需要高速同步的情况下，累加器102能够通过与低速同步的情况相比缩短累加期间而在短时间内消除相位误差。
[本实施方式的振荡电路1的效果]
如以上的说明所述，振荡电路1的相位误差计数器101对与从外部输入的基准信号的周期对应的期间内的振荡信号的脉冲数进行计数，累加器102计算出计数值的累加值。接着，设定值生成部20基于相位误差计数器101所计数出的脉冲数的累加值，按规定期间生成频率设定值。
因为振荡电路1具有如上所述的构成，所以设定值生成部20只要在输出累加值的时刻启动而进行生成频率设定值的动作即可，在除此以外的期间，能够维持休眠状态。因此，振荡电路1能够像恒温晶体振荡器(Oven Controlled Crystal Oscillator，OCXO)那样，在较高的温度(例如约85℃)下使用，即使在设定值生成部20包含CPU的情况下，与以往相比也能够缩短设定值生成部20的工作时间，因此，能够抑制构成设定值生成部20的组件(例如CPU)的劣化并延长组件寿命。
以上，使用实施方式对本发明进行了说明，但本发明的技术范围并不限定于所述实施方式所记载的范围。对于本领域技术人员来说，显然能够对所述实施方式添加多种变更或改良。根据权利要求书的记载，显然此种添加有变更或改良的方式也可包含于本发明的技术范围中。
例如，设定值生成部20也可以不基于从累加器102输入的累加值，而是按相位误差计数器101输出计数值的时刻，基于计数值来计算出频率设定值。

Claims (3)

1.一种振荡电路，其特征在于，包括：
振荡部，输出具有与所输入的频率设定值对应的频率的振荡信号；
计数部，对从外部输入的基准信号的周期的整数倍的累加期间内的所述振荡信号的脉冲数进行计数；
累加部，按所述累加期间，计算出对应于所述振荡信号的频率的基准脉冲数与所述振荡信号的脉冲数之间的差分的累加值；以及
设定值生成部，基于所述累加值，按所述累加期间生成所述频率设定值，其中
所述累加部在输入所述基准信号期间以每当所述累加期间结束时将所述累加值初始化的第一模式动作，以及在不输入所述基准信号期间以每当所述累加期间结束时不将所述累加值初始化的第二模式动作。
2.根据权利要求1所述的振荡电路，其特征在于：
所述累加部按所述累加期间来输出所述累加值，所述累加期间是基于使所述振荡信号与所述基准信号同步所允许的时间来决定。
3.根据权利要求1或2所述的振荡电路，其特征在于：
所述设定值生成部基于使多个所述累加值平滑化而生成的平滑化积分值来生成所述频率设定值。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10635066B2 (en) * 2016-12-19 2020-04-28 Kohler Co. Generator system architecture

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0856153A (ja) * 1994-08-12 1996-02-27 Nec Corp 周波数補正機能を有する発振回路
JPH11195986A (ja) * 1997-12-26 1999-07-21 Hitachi Denshi Ltd 集積回路
US6127895A (en) * 1998-02-27 2000-10-03 Lucent Technologies Inc. Clock pulse generator
WO2001045262A1 (en) * 1999-12-17 2001-06-21 Network Equipment Technologies, Inc. Method and system for managing reference signals for network clock synchronization
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
CN101335520A (zh) * 2007-06-25 2008-12-31 三洋电机株式会社 时钟生成电路和时钟生成控制电路
CN102460973A (zh) * 2009-06-10 2012-05-16 松下电器产业株式会社 数字pll电路、半导体集成电路、显示装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2867466B2 (ja) * 1989-09-22 1999-03-08 松下電器産業株式会社 Ｐｌｌ回路
JP3275222B2 (ja) * 1994-03-04 2002-04-15 富士通株式会社 位相同期発振器
JP3665512B2 (ja) * 1999-07-12 2005-06-29 株式会社東芝 二値信号の比較装置及びこれを用いたｐｌｌ回路
US7102403B2 (en) 2005-02-03 2006-09-05 Mediatek Incorporation Clock recovering circuit utilizing a delay locked loop for generating an output clock locked to an analog input signal and related method thereof
WO2009034917A1 (ja) 2007-09-12 2009-03-19 Nec Corporation ジッタ抑圧回路及びジッタ抑圧方法
US8090068B2 (en) 2008-04-22 2012-01-03 Qualcomm, Incorporated System and method of calibrating power-on gating window for a time-to-digital converter (TDC) of a digital phase locked loop (DPLL)
JP5064360B2 (ja) * 2008-11-26 2012-10-31 古野電気株式会社 基準信号発生装置
JP5225229B2 (ja) * 2009-07-28 2013-07-03 三菱電機株式会社 Ｐｌｌ回路
US8373460B2 (en) * 2011-03-28 2013-02-12 Freescale Semiconductor, Inc. Dual loop phase locked loop with low voltage-controlled oscillator gain
JP6680121B2 (ja) * 2016-01-06 2020-04-15 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0856153A (ja) * 1994-08-12 1996-02-27 Nec Corp 周波数補正機能を有する発振回路
JPH11195986A (ja) * 1997-12-26 1999-07-21 Hitachi Denshi Ltd 集積回路
US6127895A (en) * 1998-02-27 2000-10-03 Lucent Technologies Inc. Clock pulse generator
WO2001045262A1 (en) * 1999-12-17 2001-06-21 Network Equipment Technologies, Inc. Method and system for managing reference signals for network clock synchronization
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路
CN101335520A (zh) * 2007-06-25 2008-12-31 三洋电机株式会社 时钟生成电路和时钟生成控制电路
CN102460973A (zh) * 2009-06-10 2012-05-16 松下电器产业株式会社 数字pll电路、半导体集成电路、显示装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"On-Chip Voltage Reference-Based Time-to-Digital Converter for Pulsed Time-of-Flight Laser Radar Measurements";Ilkka Nissinen等;《IEEE TRANSACTIONS ON INSTRUMENTATION AND MEASUREMENT》;20090630;第58卷(第6期);1938-1948 *
"振荡电路实例";何希才;《集成电路应用》;19930615;50,47 *

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