JP2018160754A - 出力信号状態変更装置 - Google Patents

Abstract

【課題】第１の状態となった出力信号を、所望のタイミングで第２の状態に精度よく変更する。【解決手段】スイッチング周期ＴＳＷより短い第２の周期ＴＣでクロック信号を出力すると共に、クロック信号を出力するタイミングを変更することができる第１クロック生成部１８を備えている。所望のパルス幅を指示するパルス幅指令値ｋに基づいて、クロック信号のカウント値が、スイッチング周期ＴＳＷの開始時から所望のパルス幅の時間が経過した時に、所望のパルス幅の時間に基づくカウント値となるように、クロック信号が出力されるタイミングが変更されるように第１クロック生成部１８を制御する。クロック信号のカウント値が所望のパルス幅の時間に基づくカウント値となった時に、立ち上がりの状態の生成パルスを立ち下りの状態に変更する。よって、所望のパルス幅の時に、生成パルスを精度よく立ち下りの状態にすることができる。【選択図】図１

Description

本発明は、出力信号状態変更装置に関する。

従来、パルス幅変調（ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ））信号のパルス幅を制御するＰＷＭ制御装置が提案されている（特許文献１）。特許文献１のＰＷＭ制御装置は、基準クロック信号の第１のカウント値に基づいて出力される、パルス幅変調信号の前縁を指示する前縁制御信号と、調整用クロック信号の第２のカウント値に基づいて出力される、パルス幅変調信号の後縁を指示する後縁制御信号とを合成してパルス幅変調信号を生成する。特許文献１のＰＷＭ制御装置では、調整用クロック信号を、基準クロックに同期した数百ｐｓオーダの精度で出力するため、高精度な位相同期回路（ＰＬＬ(Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ)）を用いる必要がある。

特許第５１６５４６３号公報

しかし、調整用クロック信号を出力するための位相同期回路（ＰＬＬ）は、入力される周期的な信号を元にフィードバック制御をするため、所望のタイミングでクロックを安定して出力することはできない。よって、調整用クロック信号のカウント値に基づいて出力される、パルス幅変調信号の後縁を指示する後縁制御信号も安定して出力することはできない。従って、パルス幅変調信号の後縁を所望のタイミングに精度よく制御することはできない。

本発明は、出力信号の状態を、所望のタイミングで精度よく変更することのできる出力信号状態変更装置を提供することを目的とする。

上記目的を達成するため本願の請求項１に記載の発明の出力信号状態変更装置は、原クロック信号の第１の周期で周期信号を出力する周期信号出力部と、前記第１の周期より短い第２の周期でクロック信号を出力すると共に、前記クロック信号を出力するタイミングを変更することができ且つ前記タイミングが変更された場合、変更されたタイミングから前記第２の周期で前記クロック信号を出力するクロック信号出力部と、前記第２の周期で出力された前記クロック信号をカウントするカウンタと、前記カウンタによる前記クロック信号の第１のカウント値と、前記第１の周期よりも短い所定時間を指示する時間指示信号に基づいて定められる前記所定時間に基づく前記クロック信号の第２のカウント値とを比較する比較器と、前記周期信号が出力されたタイミングで、出力信号の状態を、立ち上がり状態及び立ち下がり状態の一方の状態に変更し、前記比較器により前記第１のカウント値と前記第２のカウント値とが一致するとの比較結果が生じた時に、前記出力信号の状態を他方の状態に変更する変更部と、を備える。

周期信号出力部は、原クロック信号の第１の周期で周期信号を出力する。
クロック信号出力部は、前記第１の周期より短い第２の周期でクロック信号を出力すると共に、前記クロック信号を出力するタイミングを変更することができ且つ前記タイミングが変更された場合、変更されたタイミングから前記第２の周期で前記クロック信号を出力する。

前記クロック信号出力部は、請求項４のように、前記第１の周期の開始時から前記原クロック信号を順に一定期間遅延させた複数のタイミングの各々で信号を出力する複数の遅延素子と、前記原クロック信号と、前記複数の遅延素子の各々から出力された信号との中から信号を選択し、選択した信号の出力されたタイミングから、前記第２の周期で前記クロック信号を出力する選択出力器と、を備えるようにしてもよい。

カウンタは、前記第２の周期で出力された前記クロック信号をカウントし、比較器は、前記カウンタによる前記クロック信号の第１のカウント値と、前記第１の周期よりも短い所定時間を指示する時間指示信号に基づいて定められる前記所定時間に基づく前記クロック信号の第２のカウント値とを比較する。

変更部は、前記周期信号が出力されたタイミングで、出力信号の状態を、立ち上がり状態及び立ち下がり状態の一方の状態に変更し、前記比較器により前記第１のカウント値と前記第２のカウント値とが一致するとの比較結果が生じた時に、前記出力信号の状態を他方の状態に変更する。

請求項２に記載の出力信号状態変更装置は、前記第２のカウント値として、前記所定時間を前記第２の周期の時間で除して得た商を使用するように、前記比較器を制御する制御部を更に備えるようにしてもよい。前記制御部は、請求項３のように、前記所定時間を前記第２の周期の時間で除して余りが生ずる場合に、前記第１の周期の開始時後の最初の前記クロック信号が、前記余りに対応する時間分、前記第１の周期の開始時から遅延するように、前記クロック信号出力部を制御するようにしてもよい。

請求項５に記載の出力信号状態変更装置は、請求項１〜請求項４の何れか１項において、複数の前記第１の周期の各々に対応する、複数の前記クロック信号出力部、複数の前記カウンタ、及び複数の前記比較器を備え、前記時間指示信号は、複数の前記第１の周期の各々での前記所定時間を指示する。

複数の前記比較器の各々は、前記第１のカウント値と、自身に対応する前記所定時間に基づく前記第２のカウント値とを比較し、前記第１のカウント値と前記第２のカウント値とが一致する時に、前記第１のカウント値と前記第２のカウント値とが一致することを示す一致信号を出力する。

前記変更部は、前記複数の第１の周期の各々で、各第１の周期に対応する前記比較器により前記一致信号が出力された時に、前記出力信号の状態を他方の状態に変更する。
請求項５に記載の出力信号状態変更装置は、請求項６のように、前記複数の第１の周期の各々で、複数の前記比較器の各々から出力される前記一致信号の中から、各第１の周期に対応する前記比較器から出力される前記一致信号のみが通過する通過回路を備え、前記変更部は、前記通過回路から前記一致信号が通過した時に、前記出力信号の状態を他方の状態に変更するようにしてもよい。

また、請求項５に記載の出力信号状態変更装置は、請求項７のように、複数の前記カウンタの各々は、自身に対応する第１の周期の開始時にカウント値をリセットし、次の自身に対応する第１の周期の開始時まで前記クロック信号をカウントし、前記第２のカウント値は、前記第１の周期における前記第１のカウント値の最大値以下の値であるとしてもよい。

本発明は、出力信号の状態を、所望のタイミングで精度よく変更することのできるという効果を有する。

第１の実施の形態のパルス生成装置のブロック図である。 第１の実施の形態のパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートである。 クロック生成部１８からのクロック信号の周期が、スイッチング周期の１／４であり且つ３Δであり、パルス幅指令値ｋで、異なる複数の所望のパルス幅が指示された場合の、生成パルスの状態の変化を示すタイミングチャートである。 第２の実施の形態のパルス生成装置のブロック図である。 第２の実施の形態のパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートである。 第３の実施の形態のパルス生成装置のブロック図である。 第３の実施の形態のパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートである。 変形例のパルス生成装置のブロック図である。 変形例の形態のパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートである。

以下、本発明の実施の形態を説明する。
（第１の実施の形態）
図１には、出力信号状態変更装置の１例であるパルス生成装置のブロック図が示されている。図２には、詳細には後述するパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートが示されている。

図１に示すように、パルス生成装置は、原クロック信号のスイッチング周期Ｔ_ＳＷ（図２（Ａ）も参照）で周期信号（周期パルス）を出力する周期パルス生成部１２を備えている。なお、スイッチング周期Ｔ_ＳＷは、第１の周期の１例であり、周期パルス生成部１２は、周期信号出力部の１例である。

パルス生成装置は、第１の周期Ｔ_ＳＷより短い第２の周期Ｔａ（図２（Ｃ）も参照）でクロック信号を出力すると共に、クロック信号を出力するタイミングを変更することができるクロック信号出力部の１例であるクロック生成部１８を備えている。なお、クロック生成部１８は、クロック信号出力部の１例である。
クロック生成部１８は、スイッチング周期Ｔ_ＳＷの開始時から原クロック信号を順に一定期間遅延させた複数のタイミングの各々で信号を出力する複数の遅延素子１８Ｎ１、１８Ｎ２、１８Ｎ３・・・と、原クロック信号と、複数の遅延素子１８Ｎ１、１８Ｎ２、１８Ｎ３・・・の各々から出力された信号との中から信号を選択し、選択した信号の出力されたタイミングから、第２の周期Ｔａでクロック信号を出力する選択出力器１８Ｍとを備えている。

パルス生成装置は、クロック信号をカウントするカウンタ２０と、カウンタ２０からのカウント値（第１のカウント値）と、後述するパルス数指令値により定まるカウント値（第２のカウント値）とを比較し、両者が一致した時に、立ち下げ指示信号を出力する比較器２２と、を備えている。

パルス生成装置は、スイッチング周期Ｔ_ＳＷよりも短い所望のパルス幅（図２（Ｇ）も参照）を指示する時間指示信号の１例であるパルス幅指令値ｋ（デジタル値）が入力される演算部１４を備えている。
なお、所望のパルス幅は、所定時間の１例であり、パルス幅指令値ｋは、時間指示信号の１例である。
演算部１４は、パルス幅指令値ｋが入力されると、パルス幅指令値ｋに基づいて、所望のパルス幅を第２の周期Ｔａ（図２（Ｃ）も参照）で除し、商と余りとを求める。演算部１４は、商に対応するカウント値（第２のカウント値）を比較器２２に出力する。

パルス生成装置は、演算部１４からの余りのデータが入力され、クロック生成部１８、特に選択出力器１８Ｍを制御する位相調整制御部１６を備えている。

パルス生成装置は、周期パルス生成部１２からの周期パルスと比較器２２からの立ち下げ指示信号とが入力され、生成パルスを出力して、図示しないモータを制御する変更部の１例である合成回路２４を備えている。なお、合成回路２４は、変更部の１例である。

次に、本実施の形態の作用を説明する。
図２（Ａ）〜図２（Ｇ）にはそれぞれ、原クロック信号、周期パルス生成部１２から周期パルス、クロック生成部１８からのクロック信号、位相量指令値が定める時間φ、カウンタ２０からのカウント値の信号、比較器２２からの立ち下げ指示信号、合成回路２４からの生成パルスのタイミングを示すタイミングチャートが示されている。

図１に示す演算部１４は、所望のパルス幅（図２（Ｇ）も参照）を指示するパルス幅指令値ｋが入力されると、パルス幅指令値ｋに基づいて、所望のパルス幅を第２の周期Ｔａ（図２（Ｃ）も参照）で除し、商と余りとを求める。演算部１４は、商に対応するカウント値（第２のカウント値）を比較器２２に出力し、余りのデータを位相調整制御部１６に出力する。位相調整制御部１６は、クロック信号の第１のカウント値が、スイッチング周期Ｔ_ＳＷの開始時から所望のパルス幅が経過した時に、所望のパルス幅に基づく商に対応するカウント値（第２のカウント値）となるように、クロック信号が出力されるタイミングが変更されるようにクロック生成部１８を制御する。即ち、位相調整制御部１６は、余りに対応する時間だけクロック信号を遅延させる指示を表す位相量指令値をクロック生成部１８の選択出力器１８Ｍに出力する。

なお、パルス幅指令値ｋに基づいて、所望のパルス幅を第２の周期Ｔａで除し、商と余りとを求める演算には時間がかかる。そこで、被除数である第２の周期Ｔａの位相分解能を２のべき乗に予め決めておき、ビットシフト演算で当該演算に対応するようにしてもよい。

ここで、時間分解能をΔ、スイッチング周期Ｔ_ＳＷ分の時間分解能の個数をＭ、スイッチング周期Ｔ_ＳＷ分の第２の周期Ｔａの個数をＮとすると、Ｔ_ＳＷ分＝Δ・Ｍ＝Ｔａ・Ｎである。

位相量指令値が入力された選択出力器１８Ｍは、位相量指令値が定める時間φ（図２（Ｄ参照）分、スイッチング周期の開始時から経過する時に出力される信号として、原クロック信号と、複数の遅延素子１８Ｎ１、１８Ｎ２、１８Ｎ３・・・の各々から出力された信号との中から選択し、図２（Ｃ）に示すように、選択した信号の選択出力器１８Ｍに出力されたタイミングから、第２の周期Ｔａでクロック信号を、カウンタ２０に出力する。

カウンタ２０は、クロック生成部１８からのクロック信号をカウントして、図２（Ｅ）に示すように、カウント値を比較器２２に出力する。

なお、カウンタ２０には、スイッチング周期Ｔ_ＳＷ毎に、スイッチング周期Ｔ_ＳＷを、クロック信号の第２の周期Ｔａで除して得た商の数だけクロック信号が入力される。例えば、スイッチング周期Ｔ_ＳＷが１秒で、クロック信号の第２の周期Ｔａが１０ｍｓだとすると、スイッチング周期Ｔ_ＳＷの間に１００個のクロック信号がカウンタ２０に出力される。そこで、カウンタ２０は、１００個までカウントすると、カウント値を０にリセットする。なお、パルス数指令値は、０〜１００の何れかである。

周期パルス生成部１２は、原クロック信号のスイッチング周期Ｔ_ＳＷ（図２（Ａ）も参照）で周期パルスを、合成回路２４に出力する。合成回路２４は、図２（Ｇ）に示すように、スイッチング周期Ｔ_ＳＷで周期パルスが入力されるタイミングで、図示しないモータを制御するための生成パルスを、立ち下げの状態から立ち上げの状態に変化させる。

演算部１４は、所望のパルス幅を第２の周期Ｔａ（図２（Ｃ）も参照）で除して得た商に対応するカウント値（第２のカウント値）であるパルス数指令値を比較器２２に出力する。

比較器２２には、上記のようにカウンタ２０から、所望のパルス幅を第２の周期Ｔａ（図２（Ｃ）も参照）で除して得た余りの時間だけ遅延したタイミングから、第２の周期Ｔａで出力されたクロック信号のカウント値が出力される。

比較器２２は、カウンタ２０からのカウント値と、パルス数指令値とを比較する。パルス数指令値が４であるとする。カウンタ２０からのカウント値が、１、２、３となった後、４となった時は、スイッチング周期Ｔ_ＳＷの開始時から所望のパルス幅の時間が経過した時である。そこで、比較器２２は、図２（Ｆ）に示すように、カウンタ２０からのカウント値（４）と、パルス数指令値（４）とが一致した時、立ち下げ指示を合成回路２４に出力する。

合成回路２４は、比較器２２から立ち下げ指示信号が入力されると、立ち上げられた状態の生成パルスを立ち下げの状態に変化させる。

図３には、クロック生成部１８からのクロック信号の周期が、スイッチング周期の１／４であり且つ３Δであり、パルス幅指令値ｋで、異なる複数の所望のパルス幅が指示された場合の、生成パルスの状態の変化を示すタイミングチャートが示されている。

図３（Ａ）は、上から順に、所望のパルス幅がΔ、４Δ、７Δ、１０Δの場合の生成パルスの状態の変化を示すタイミングチャートが示されている。

上記のようにクロック信号の周期は、スイッチング周期の１／４であり且つ３Δであるので、所望のパルス幅がΔ、４Δ、７Δ、１０Δの場合には、（位相量指令値、パルス数指令値）は、（Δ、０）、（Δ、１）、（Δ、２）、（Δ、３）である。よって、図３（Ａ）で上から順に示すように、スイッチング周期の開始時からΔだけ経過してクロック信号が立ち下がった時、クロック信号のカウントが１の時、クロック信号のカウントが２の時、クロック信号のカウントが３の時に、生成パルスは立ち下がる。

図３（Ｂ）は、上から順に、所望のパルス幅が２Δ、５Δ、８Δ、１１Δの場合の生成パルスの状態の変化を示すタイミングチャートが示されている。

上記のようにクロック信号の周期は、スイッチング周期の１／４であり且つ３Δであるので、所望のパルス幅が２Δ、５Δ、８Δ、１１Δの場合には、（位相量指令値、パルス数指令値）は、（２Δ、０）、（２Δ、１）、（２Δ、２）、（２Δ、３）である。よって、図３（Ｂ）で上から順に示すように、スイッチング周期の開始時から２Δだけ経過してクロック信号が立ち下がった時、クロック信号のカウントが１の時、クロック信号のカウントが２の時、クロック信号のカウントが３の時に、生成パルスは立ち下がる。

図３（Ｃ）は、上から順に、所望のパルス幅が３Δ、６Δ、９Δ、１２Δの場合の生成パルスの状態の変化を示すタイミングチャートが示されている。

上記のようにクロック信号の周期は、スイッチング周期の１／４であり且つ３Δであるので、所望のパルス幅が３Δ、６Δ、９Δ、１２Δの場合には、（位相量指令値、パルス数指令値）は、（０、０）、（０、１）、（０、２）、（０、３）である。よって、図３（Ｂ）で上から順に示すように、スイッチング周期の開始時から３Δだけ経過してクロック信号が立ち下がった時、クロック信号のカウントが１の時、クロック信号のカウントが２の時、クロック信号のカウントが３の時に、生成パルスは立ち下がる。

次に、本実施の形態の効果を説明する。
以上説明したように本実施の形態では、位相同期回路ではなく、スイッチング周期Ｔ_ＳＷより短い第２の周期Ｔａでクロック信号を出力すると共に、クロック信号を出力するタイミングを変更することができるクロック生成部１８を備えている。所望のパルス幅を指示するパルス幅指令値ｋに基づいて、クロック信号のカウント値が、スイッチング周期Ｔ_ＳＷの開始時から所望のパルス幅の時間が経過した時に、所望のパルス幅の時間に基づくカウント値となるように、クロック信号が出力されるタイミングが変更されるようにクロック生成部１８を制御する。そして、クロック信号のカウント値が所望のパルス幅の時間に基づくカウント値となった時に、立ち上がりの状態の生成パルスを立ち下りの状態に変更する。よって、所望のパルス幅の時に、生成パルスを精度よく立ち下りの状態にすることができる。従って、安定しデューティ比の生成パルスを生成することができる。よって、緻密で複雑にモータを制御することが可能になる。

また、本実施の形態では、スイッチング周期内において所望のパルス幅の生成パルスを生成することができるため、高い時間分解能で、モータを制御するための生成パルスを生成することができる。よって、モータの制御の方式を広げることができる。

更に、位相同期回路等を用いていないので、パルス生成装置を小型化することができる。

（第２の実施の形態）
次に、本発明の第２の実施の形態を説明する。第２の実施の形態の構成は、第１の実施の形態の構成と同様な部分であるので、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。

図４には、第２の実施の形態のパルス生成装置のブロック図が示されている。図５には、詳細には後述するパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートが示されている。

図４に示すように、本実施の形態のパルス生成装置は、第１クロック生成部１８Ａ及び第２クロック生成部１８Ｂ、第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂ、第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂを備えている。なお、第１クロック生成部１８Ａ及び第２クロック生成部１８Ｂは第１の実施の形態のクロック生成部１８と、第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは第１の実施の形態のカウンタ２０と、第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂは、第１の実施の形態の比較器２２と同様であるので、これらの説明を省略する。

本実施の形態のパルス生成装置は、周期パルス生成部１２と合成回路２４との間に、同期パルスカウンタ４２を備えている。同期パルスカウンタ４２は、周期パルス生成部１２からの周期パルスを合成回路２４に出力する。

本実施の形態では、複数のスイッチング周期について、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２・・・）と第２のスイッチング周期Ｎ２（Ｎ２１、Ｎ２２・・・）とが交互に定められている（図５（Ａ）も参照）。

同期パルスカウンタ４２からは、周期パルスを０、１、０、１・・・とカウントし、第１のスイッチング周期Ｎ１に対応することを示す立ち上がり状態、第２のスイッチング周期Ｎ２に対応することを示す立下り状態に、状態を変化させたカウント値の信号が出力される（図５（Ｂ）も参照）。

本実施の形態のパルス生成装置は、同期パルスカウンタ４２からのカウント値の信号と第１クロック比較器２２Ａからの信号とが入力されるＡＮＤ回路４４、同期パルスカウンタ４２からのカウント値の信号が入力されるＮＯＴ回路４６、ＮＯＴ回路４６の出力と第２クロック比較器２２Ｂの出力とが入力されるＡＮＤ回路５０、ＡＮＤ回路４４及びＡＮＤ回路５０の出力が入力されるＯＲ回路５２を備える。ＯＲ回路５２の信号は、合成回路２４に出力される。なお、ＡＮＤ回路４４、ＮＯＴ回路４６、ＡＮＤ回路５０、ＯＲ回路５２は、本発明の通過回路の１例である。

次に、本実施の形態の作用を説明する。本実施の形態の作用は第１の実施の形態の作用と同様の部分があるので、異なる部分のみを説明する。

図５（Ａ）〜図５（Ｉ）のそれぞれは、周期パルス生成部１２からの周期パルス、同期パルスカウンタ４２からの同期パルスカウント値、パルス幅指令値ｋ、演算部１４の位相シフトシーケンス、位相調整制御部１６からの第１クロック位相量指令値、位相調整制御部１６からの第２クロック位相量指令値、第１クロック比較器２２Ａからの第１立ち下げ指示信号、第２クロック比較器２２Ｂからの第２立ち下げ指示信号、合成回路２４からの生成パルスのタイミングチャートが示されている。

演算部１４は、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）用のパルス幅指令値ｋ１（ｋ１１、ｋ１２、ｋ１３・・・）と第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）用のパルス幅指令値ｋ２（ｋ２１、ｋ２２、ｋ２３・・・）とが交互に入力される。なお、パルス幅指令値ｋ１は各スイッチング周期で互いに異なるパルス幅が指示され、パルス幅指令値ｋ２は各スイッチング周期で互いに異なるパルス幅が指示される。パルス幅指令値ｋ１及びパルス幅指令値ｋ２も互いに異なるパルス幅が指示される。

図５（Ｃ）に示すように、最も左側に位置する第２のスイッチング周期Ｎ２１に、パルス幅指令値ｋ２１が演算部１４に出力される。

パルス幅指令値ｋ２１が出力された演算部１４は、次のスイッチング周期Ｎ１１の開始時ｔ１〜ｔ２の間に、パルス幅指令値ｋ２１から、パルス数指令値と位相量指令値とを求めて、パルス数指令値を第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂに出力し、位相量指令値を位相調整制御部１６に出力する。

位相量指令値が出力された位相調整制御部１６は、図５（Ｆ）に示すように、スイッチング周期Ｎ１１において、第２クロック位相量指令値を第２クロック生成部１８Ｂに出力する。

第２クロック位相量指令値が出力された第２クロック生成部１８Ｂは、スイッチング周期Ｎ１１の時刻ｔ２〜時刻ｔ３の間で、第２クロック生成部１８Ｂのクロック信号を出力するタイミングを遅延させる。第２クロック生成部１８Ｂは、時刻ｔ３から、位相量指令値によって定まる時間分遅延させたタイミングから、第２の周期Ｔａで、第２クロック信号を出力する。

第２クロックカウンタ２０Ｂは、第２クロック信号をカウントするが、第１のスイッチング周期Ｎ１１の終了時にカウント値は、１００となり、リセットされる。第２クロックカウンタ２０Ｂは、第２のスイッチング周期Ｎ２２の開始時から、第２クロック信号を、０からカウントし始める。

上記のように第２クロック比較器２２Ｂには、演算部１４によってパルス幅指令値ｋ２１で指示された所望のパルス幅に基づくカウント値が入力されている。よって、第２クロック比較器２２Ｂは、図５（Ｈ）に示すように、次の第２のスイッチング周期Ｎ２２の開始時からのカウント値が、パルス幅指令値ｋ２１で指示された所望のパルス幅に基づくカウント値に一致した時、立ち下げ指示信号を、ＡＮＤ回路５０に出力する。

第２のスイッチング周期Ｎ２２では、図５（Ｂ）に示すように、同期パルスカウンタ４２からのカウント値の信号は立ち下げ状態であるが、ＮＯＴ回路４６を介して立ち上げ状態となって、ＡＮＤ回路５０に入力される。よって、ＡＮＤ回路５０からは、図５（Ｈ）に示すように、立ち下げ指示信号が、ＯＲ回路５２を介して合成回路２４に出力される。これにより、第２のスイッチング周期Ｎ２２の開始時に立ち上げられた状態の生成パルスが、図５（Ｉ）に示すように、所望のパルス幅のタイミングで、立ち下がる。

また、図５（Ｃ）に示すように、第２のスイッチング周期Ｎ２１の次のスイッチング周期Ｎ１１に、パルス幅指令値ｋ１１が演算部１４に出力される。

パルス幅指令値ｋ１１が出力された演算部１４は、次のスイッチング周期Ｎ２２の開始時ｔ４〜ｔ５の間に、パルス幅指令値ｋ１１から、パルス数指令値と位相量指令値とを求めて、パルス数指令値を第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂに出力し、位相量指令値を位相調整制御部１６に出力する。

位相量指令値が出力された位相調整制御部１６は、図５（Ｅ）に示すように、スイッチング周期Ｎ２２において、第１クロック位相量指令値を第１クロック生成部１８Ａに出力する。

第１クロック位相量指令値が出力された第１クロック生成部１８Ａは、スイッチング周期Ｎ２２の時刻ｔ５〜時刻ｔ６の間で、第１クロック生成部１８Ａのクロック信号を出力するタイミングを遅延させる。第１クロック生成部１８Ａは、時刻ｔ６から、位相量指令値によって定まる時間分遅延させたタイミングから、第２の周期Ｔａで、第２クロック信号を出力する。

第１クロックカウンタ２０Ａは、第１クロック信号をカウントするが、第２のスイッチング周期Ｎ２２の終了時にカウント値は、１００となってリセットされる。第１クロックカウンタ２０Ａは、第２のスイッチング周期Ｎ２２の次の第１のスイッチング周期Ｎ１２の開始時から、カウント値を、０からカウントし始める。

上記のように第１クロック比較器２２Ａには、演算部１４によってパルス幅指令値ｋ１１で指示された所望のパルス幅に基づくカウント値が入力されている。よって、第１クロック比較器２２Ａは、図５（Ｇ）に示すように、第１のスイッチング周期Ｎ１２の開始時からのカウント値が、パルス幅指令値ｋ１１で指示された所望のパルス幅に基づくカウント値に一致した時、立ち下げ指示信号を、ＡＮＤ回路４４に出力する。

第１のスイッチング周期Ｎ１２では、同期パルスカウンタ４２からのカウント値の立ち上がった状態の信号がＡＮＤ回路４４に入力される。よって、ＡＮＤ回路４４からは、図５（Ｇ）に示すように、立ち下げ指示信号が、ＯＲ回路５２を介して合成回路２４に出力される。これにより、図５（Ｉ）に示すように、第１のスイッチング周期Ｎ１２の開始時に立ち上げられた状態の生成パルスが、所望のパルス幅のタイミングで、立ち下がる。

ところで、例えば、第２のスイッチング周期Ｎ２２の開始時からのカウント値が、パルス幅指令値ｋ２１で指示された所望のパルス幅に基づくカウント値に一致した時、立ち下げ指示信号が、第２クロック比較器２２ＢからＡＮＤ回路５０及びＯＲ回路５２を介して合成回路２４に出力される。この後も、第２クロック生成部１８Ｂは、第２の周期Ｔａで、第２クロック信号を出力し続ける。よって、第１のスイッチング周期Ｎ１２において第２クロック比較器２２Ｂから、第１のスイッチング周期Ｎ１２の開始時からのカウント値が、パルス幅指令値ｋ１１で指示された所望のパルス幅に基づくカウント値に一致した時、立ち下げ指示信号が、ＡＮＤ回路４４に出力される。この時、第１のスイッチング周期Ｎ１２では、同期パルスカウンタ４２からのカウント値の信号は立ち上げられた状態となっているため、当該信号は、ＮＯＴ回路４６により立ち下げられた状態となって、ＡＮＤ回路４４に入力される。

よって、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）では、第２クロック比較器２２Ｂからの立ち下げ指示信号は合成回路２４に到達しない。以上と同様に、第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）では、第１クロック比較器２２Ｂからの立ち下げ指示信号は合成回路２４に到達しない。

以上より本実施の形態では、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）用のパルス幅指令値ｋ１（ｋ１１、ｋ１２、ｋ１３・・・）と第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）用のパルス幅指令値ｋ２（ｋ２１、ｋ２２、ｋ２３・・・）とが各スイッチング周期において入力されても、これらが競合して、制御不能となることを防止することができる。よって、スイッチング周期毎に異なる所望のパルス幅を指示するパルス幅指令値に対応して緻密に生成パルスを生成することができる。

なお、第２の実施の形態でも、第１の実施の形態の効果を奏することができる。

（第３の実施の形態）
次に、本発明の第３の実施の形態を説明する。第３の実施の形態の構成は、第２の実施の形態の構成と同様な部分であるので、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。

図６には、第３の実施の形態のパルス生成装置のブロック図が示されている。図７には、詳細には後述するパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートが示されている。

図６に示すように、本実施の形態のパルス生成装置は、第２の実施の形態のパルス生成装置における同期パルスカウンタ４２、ＡＮＤ回路４４、ＡＮＤ回路５０、ＮＯＴ回路４６、ＯＲ回路５２が省略されている。

第２の実施の形態における第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは、第１の実施の形態で説明したように、１００個までカウントすると、カウント値を０にリセットする。
これに対し、本実施の形態の第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは、２００個までカウントすると、カウント値を０にリセットする。第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは互いに、１スイッチング周期ずれて０からカウントし始めるように設定されている。なお、パルス数指令値は、０〜１００の何れかである点は、第２の実施の形態と同じである。

次に、本実施の形態の作用を説明する。本実施の形態の作用は第１の実施の形態の作用と同様の部分があるので、異なる部分のみを説明する。

図７（Ａ）、図７（Ｃ）〜図７（Ｉ）は、図５（Ａ）、図５（Ｃ）〜図５（Ｉ）と同様であるので、その説明を省略する。

図７（Ｐ）は、第１クロックカウンタ２０Ａのカウント値を、図７（Ｑ）は、第２クロックカウンタ２０Ｂのカウント値を示すタイミングチャートである。

図７（Ｐ）に示すように、第１クロックカウンタ２０Ａは、第１のスイッチング周期Ｎ１１の開始時から、クロック信号を、０からカウントし、第１のスイッチング周期Ｎ１１が終了した時点で１００までカウントする。本実施の形態では、その後の第２のスイッチング周期Ｎ２２に移行してもクロック信号をカウントし続け、第２のスイッチング周期Ｎ２２が終了するとカウント値が２００に到達してリセットされ、第２のスイッチング周期Ｎ２２の次の第１のスイッチング周期Ｎ１２の開始時から、クロック信号を、０からカウントし始める。

図７（Ｑ）に示すように、第２クロックカウンタ２０Ｂは、第２のスイッチング周期Ｎ２２の開始時から、クロック信号を、０からカウントし、第２のスイッチング周期Ｎ２２が終了した時点で１００までカウントする。その後も第１のスイッチング周期Ｎ１２に移行してもクロック信号をカウントし続け、第１のスイッチング周期Ｎ１２が終了するとカウント値が２００に到達してリセットされ、第１のスイッチング周期Ｎ１２の次の第２のスイッチング周期の開始時から、クロック信号を、０からカウントし始める。

第２の実施の形態と同様に演算部１４からは、第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂに同じ値のパルス数指令値が指定される。

しかし、例えば、第２のスイッチング周期Ｎ２２において第２クロックカウンタ２０Ｂのカウント値がパルス数指令値Ｃ２に一致する場合でも、第２のスイッチング周期Ｎ２２においては第１クロックカウンタ２０Ａのカウント値は１０１以上の値となっている。上記のように、パルス数指令値は、０〜１００の何れかである。

よって、第２のスイッチング周期Ｎ２２において第２クロックカウンタ２０Ｂのカウント値がパルス数指令値Ｃ２に一致する場合でも、同じ第２のスイッチング周期Ｎ２２においては第１クロックカウンタ２０Ａのカウント値は、１０１以上の値となるので、パルス数指令値Ｃ２に一致することはない。

よって、第３の実施の形態でも第２の実施の形態と同様に、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）用のパルス幅指令値ｋ１（ｋ１１、ｋ１２、ｋ１３・・・）と第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）用のパルス幅指令値ｋ２（ｋ２１、ｋ２２、ｋ２３・・・）とが交互に入力されても、これらが競合して、制御不能となることを防止することができる。よって、スイッチング周期毎に異なる所望のパルス幅を指示するパルス幅指令値に対応して緻密に生成パルスを生成することができる。

なお、第３の実施の形態でも、第１の実施の形態の効果を奏することができる。

［変形例］
（第１の変形例）
次に、本発明の第１の変形例を説明する。本変形例の構成は、第３の実施の形態の構成とほぼ同様であり、同様な部分には同一の符号を付してその説明を省略し、異なる部分のみを説明する。

図８には、本変形例のパルス生成装置のブロック図が示されている。図９には、本変形例のパルス生成装置の各素子からの信号のタイミングを示すタイミングチャートが示されている。

図８に示すように、本変形例は、演算部１４から、第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂにそれぞれのパルス数指令値が指令される点で、第３の実施の形態で演算部１４から第１クロック比較器２２Ａ及び第２クロック比較器２２Ｂに同じパルス数指令値が指令される点で相違する。

次に、本変形例の作用を説明する。本変形例の作用は第３の実施の形態の作用と同様の部分があるので、異なる部分のみを説明する。

図９（Ａ）、図９（Ｃ）〜図９（Ｉ）、図９（Ｐ）、図９（Ｑ）は、図７（Ａ）、図７（Ｃ）〜図７（Ｉ）、図７（Ｐ）、図７（Ｑ）と同様であるので、その説明を省略する。

図９（Ｖ）は、演算部１４が第１クロック比較器２２Ａに指令するパルス数指令値を、図９（Ｗ）は、演算部１４が第２クロック比較器２２Ｂに指令するパルス数指令値を示すタイミングチャートである。

例えば、第１のスイッチング周期Ｎ１１で第１クロックカウンタ２０Ａのカウント値が、演算部１４から第１クロック比較器２２Ａに指令するパルス数指令値Ｃ１Ａと一致し（図９（Ｐ）参照）、第１クロック比較器２２Ａから第１立ち下り指示信号が合成回路２４に出力される（図９（Ｇ）参照）。この場合、第２クロックカウンタ２０Ｂのカウント値は、図９（Ｑ）に示すように、１０１以上の値であるため、０〜１００の何れかで指定された第２パルス数指令値Ｃ２Ｂと一致することはないため、第２クロック比較器２２Ｂから同じ第１のスイッチング周期Ｎ１１で立ち下り指示信号が出力されることはない。

よって、本変形例でも第２の実施の形態及び第３の実施の形態と同様に、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）用のパルス幅指令値ｋ１（ｋ１１、ｋ１２、ｋ１３・・・）と第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）用のパルス幅指令値ｋ２（ｋ２１、ｋ２２、ｋ２３・・・）とが交互に入力されても、これらが競合して、制御不能となることを防止することができる。よって、スイッチング周期毎に異なる所望のパルス幅を指示するパルス幅指令値に対応して緻密に生成パルスを生成することができる。

なお、本変形例でも、第１の実施の形態の効果を奏することができる。

（第２の変形例）
クロック生成部（１８、１８Ａ、１８Ｂ）では、位相量指令値が入力された選択出力器１８Ｍが、位相量指令値が定める時間φ（図２（Ｄ参照）分、スイッチング周期の開始時から経過する時に出力される信号として、原クロック信号と、複数の遅延素子１８Ｎ１、１８Ｎ２、１８Ｎ３・・・の各々から出力された信号との中から選択し、選択した信号の選択出力器１８Ｍに出力されたタイミングから、第２の周期Ｔａでクロック信号を、カウンタ２０に出力する。本発明はこれに限定されない。例えば、クロックの位相量の変更には、ＦＰＧＡデバイスのクロックジェネレータに搭載されている位相調整機能を用いて行うようにしてもよい。位相調整機能は、クロック生成部（１８、１８Ａ、１８Ｂ）の内部周波数に応じた位相ステップごとのシーケンスによって位相を変更し、目標の位相指令値になるまで、位相ステップのシーケンスを繰り返すことにより、行う。これによって、クロック生成部（１８、１８Ａ、１８Ｂ）では、目標の周期と位相を有するクロックを生成することができる。

（第３の変形例）
第２の実施の形態、第３の実施の形態、及び第１の変形例では、第１クロック信号用の第１クロック生成部１８Ａ、第１クロックカウンタ２０Ａ、及び第１クロック比較器２２Ａと、第２クロック信号用の第２クロック生成部１８Ｂ、第２クロックカウンタ２０Ｂ、及び第２クロック比較器２２Ｂとを備えている。第２の実施の形態、第３の実施の形態、及び第１の変形例では、第１のスイッチング周期Ｎ１（Ｎ１１、Ｎ１２，Ｎ１３・・・）用のパルス幅指令値ｋ１（ｋ１１、ｋ１２、ｋ１３・・・）と第２のスイッチング周期Ｎ２（Ｎ２１，Ｎ２２，Ｎ２３・・・）用のパルス幅指令値ｋ２（ｋ２１、ｋ２２、ｋ２３・・・）とがスイッチング周期で入力される。本発明はこれに限定されない。

例えば、３以上の複数のクロック信号用のクロック生成部、クロックカウンタ、及びクロック比較器を備え且つ複数のスイッチング周期の各々用にパルス幅指令値を入力するようにしてもよい。

ここで、例えば、クロック信号用のクロック生成部、クロックカウンタ、及びクロック比較器をそれぞれ３個備える場合を説明する。

まず、第３の変形例の第１の態様を、図４を参考にしながら説明する。第３の変形例の第１の態様では、同期パルスカウンタ４２は、周期パルスを順に１、２、３とカウントし、３までカウントすると、次からはまた、周期パルスを順に１、２、３とカウントし、カウント値（１、２、３）を出力する。

３個のクロック比較器の各々に対応して３個の周期パルス比較器を備える。同期パルスカウンタ４２はカウント値（１、２、３）を３個の周期パルス比較器の各々に同時に出力する。３個の周期パルス比較器は、３個のクロック比較器に対応する。

１番目の周期パルス比較器は、１番目のクロック比較器に対応して、同期パルスカウンタ４２はカウント値と、１とを比較、これらが一致した場合に、１番目のクロック比較器に対応するＡＮＤ回路に信号を出力する。１番目の周期パルス比較器は、同期パルスカウンタ４２のカウント値と１とが一致しない場合には、１番目のクロック比較器に対応するＡＮＤ回路に信号を出力しない。

２番目の周期パルス比較器は、２番目のクロック比較器に対応して、同期パルスカウンタ４２はカウント値と、２とを比較、これらが一致した場合に、２番目のクロック比較器に対応するＡＮＤ回路に信号を出力する。２番目の周期パルス比較器は、同期パルスカウンタ４２のカウント値と２とが一致しない場合には、２番目のクロック比較器に対応するＡＮＤ回路に信号を出力しない。

３番目の周期パルス比較器は、３番目のクロック比較器に対応して、同期パルスカウンタ４２はカウント値と、３とを比較、これらが一致した場合に、３番目のクロック比較器に対応するＡＮＤ回路に信号を出力する。３番目の周期パルス比較器は、同期パルスカウンタ４２のカウント値と３とが一致しない場合には、３番目のクロック比較器に対応するＡＮＤ回路に信号を出力しない。

以上より、パルス幅指令値ｋが各スイッチング周期において入力されても、これらが競合して、制御不能となることを防止することができる。

次に、第３の変形例の第２の態様を図６を参考にしながら説明する。図６に示す例では、第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは、２００個までカウントすると、カウント値を０にリセットする。第１クロックカウンタ２０Ａ及び第２クロックカウンタ２０Ｂは互いに、１スイッチング周期ずれて０からカウントし始めるように設定されている。なお、パルス数指令値は、０〜１００の何れかである点は、第２の実施の形態と同じである。

これに対し、第３の変形例の第２の態様では、第１クロックカウンタ、第２クロックカウンタ、第３クロックカウンタは、３００個までカウントすると、カウント値を０にリセットする。第１クロックカウンタ、第２クロックカウンタ、第３クロックカウンタは順に、１スイッチング周期ずれて０からカウントし始めるように設定されている。
例えば、あるスイッチング周期の開始時に、第１クロックカウンタが１からカウントし始める場合には、第２クロックカウンタは、１０１からカウントし始め、第３クロックカウンタは、２０１からカウントし始めるように、設定されている。なお、パルス数指令値は、０〜１００の何れかである点は、第２の実施の形態と同じである。

以上より、パルス幅指令値ｋが各スイッチング周期において入力されても、これらが競合して、制御不能となることを防止することができる。

（その他の変形例）
各例のカウンタは、所定値になった時に自身でリセットするようにしているが、原クロック信号等に基づいて所定のタイミングでリセットをカウンタに出力するようにしてもよい。

また、スイッチング周期の開始時に生成パルスを立ち上げ、所望のパルス幅になった時に生成パルスを立ち下げているが、スイッチング周期の開始時に生成パルスを立ち下げ、所望のパルス幅になった時に生成パルスを立ち上げるようにしてもよい。

なお、以上説明したモータ制御への本発明の適用は１例であり、スイッチング電源、インバータ、照明の調光、レーザ出力の制御、温度制御等のパルス制御に本発明を応用してもよい。

１２ 周期パルス生成部
１４ 演算部
１６ 位相調整制御部
１８ クロック生成部
１８Ａ クロック生成部
１８Ｂ クロック生成部
１８Ｍ 選択出力器
１８Ｎ１〜Ｎ３ 遅延素子
２０ カウンタ
２０Ａ 第１クロックカウンタ
２０Ｂ 第２クロックカウンタ
２２ 比較器
２２Ａ 第１クロック比較器
２２Ｂ 第２クロック比較器
２４ 合成回路
４２ 同期パルスカウンタ

Claims (7)

1. 原クロック信号の第１の周期で周期信号を出力する周期信号出力部と、
   前記第１の周期より短い第２の周期でクロック信号を出力すると共に、前記クロック信号を出力するタイミングを変更することができ且つ前記タイミングが変更された場合、変更されたタイミングから前記第２の周期で前記クロック信号を出力するクロック信号出力部と、
   前記第２の周期で出力された前記クロック信号をカウントするカウンタと、
   前記カウンタによる前記クロック信号の第１のカウント値と、前記第１の周期よりも短い所定時間を指示する時間指示信号に基づいて定められる前記所定時間に基づく前記クロック信号の第２のカウント値とを比較する比較器と、
   前記周期信号が出力されたタイミングで、出力信号の状態を、立ち上がり状態及び立ち下がり状態の一方の状態に変更し、前記比較器により前記第１のカウント値と前記第２のカウント値とが一致するとの比較結果が生じた時に、前記出力信号の状態を他方の状態に変更する変更部と、
   を備える出力信号状態変更装置。
2. 前記第２のカウント値として、前記所定時間を前記第２の周期の時間で除して得た商を使用するように、前記比較器を制御する制御部を更に備える、
   請求項１に記載の出力信号状態変更装置。
3. 前記制御部は、前記所定時間を前記第２の周期の時間で除して余りが生ずる場合に、前記第１の周期の開始時後の最初の前記クロック信号が、前記余りに対応する時間分、前記第１の周期の開始時から遅延するように、前記クロック信号出力部を制御する、
   請求項２に記載の出力信号状態変更装置。
4. 前記クロック信号出力部は、
   前記第１の周期の開始時から前記原クロック信号を順に一定期間遅延させた複数のタイミングの各々で信号を出力する複数の遅延素子と、
   前記原クロック信号と、前記複数の遅延素子の各々から出力された信号との中から信号を選択し、選択した信号の出力されたタイミングから、前記第２の周期で前記クロック信号を出力する選択出力器と、
   を備える請求項１〜請求項３の何れか１項に記載の出力信号状態変更装置。
5. 複数の前記第１の周期の各々に対応する、複数の前記クロック信号出力部、複数の前記カウンタ、及び複数の前記比較器を備え、
   前記時間指示信号は、複数の前記第１の周期の各々での前記所定時間を指示し、
   複数の前記比較器の各々は、前記第１のカウント値と、自身に対応する前記所定時間に基づく前記第２のカウント値とを比較し、前記第１のカウント値と前記第２のカウント値とが一致する時に、前記第１のカウント値と前記第２のカウント値とが一致することを示す一致信号を出力し、
   前記変更部は、前記複数の第１の周期の各々で、各第１の周期に対応する前記比較器により前記一致信号が出力された時に、前記出力信号の状態を他方の状態に変更する、
   請求項１〜請求項４の何れか１項に記載の出力信号状態変更装置。
6. 前記複数の第１の周期の各々で、複数の前記比較器の各々から出力される前記一致信号の中から、各第１の周期に対応する前記比較器から出力される前記一致信号のみが通過する通過回路を備え、
   前記変更部は、前記通過回路から前記一致信号が通過した時に、前記出力信号の状態を他方の状態に変更する、
   請求項５に記載の出力信号状態変更装置。
7. 複数の前記カウンタの各々は、自身に対応する第１の周期の開始時にカウント値をリセットし、次の自身に対応する第１の周期の開始時まで前記クロック信号をカウントし、
   前記第２のカウント値は、前記第１の周期における前記第１のカウント値の最大値以下の値である、
   請求項５に記載の出力信号状態変更装置。