JP3352080B2 - 波形発生装置 - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明は、所望の波形の試験信号を発生する波形発
生装置、及びこの波形発生装置を使用する半導体デバイ
ス試験装置に関する。

背景技術 所望の波形の試験信号を生成する波形発生装置は、例
えば半導体デバイスを試験する半導体デバイス試験装置
に使用されている。半導体デバイスの代表例である半導
体集積回路（大規模集積回路（ＬＳＩ）を含む：以下、
ＩＣと称す）を試験するための従来の半導体デバイス試
験装置（以下、ＪＣテスタと称す）の一例を図２６に示
す。このＩＣテスタは、大ざっぱに言うと、パターン発
生器ＰＧと、タイミング発生器２０と、波形整形回路Ｆ
Ｃと、ドライバＤＲと、レベル比較器ＬＣＰと、論理比
較器ＣＰとによって構成されている。

主としてパターン発生器ＰＧとタイミング発生器２０
は図示しない主制御器によって制御される。この主制御
器は、一般に、コンピュータシステムによって構成され
ており、利用者（ユーザ）が作成した試験プログラムに
従ってパターン発生器ＰＧ、タイミング発生器２０等を
制御する。

まず、ＩＣの試験を開始する前に、主制御器から各種
のデータの設定を行う。各種のデータが設定された後、
ＩＣの試験が開始される。主制御器がパターン発生器Ｐ
Ｇに試験開始命令を出すことにより、パターン発生器Ｐ
Ｇはパターンの発生を開始する。パターン発生器ＰＧは
主制御器の制御に従って試験パターンデータ（論理デー
タ）ＰＡＴを波形整形回路ＦＣに、また、試験周期信号
ＰＳ（Period-Start）及びタイミング信号ＴＳをタイミ
ング発生器２０に供給する。

タイミング発生器２０には、パターン発生器ＰＧから
供給される周期信号ＰＳに所定の遅延量を付加するため
に、互いに異なる複数のタイミング（位相）遅延データ
ＴＤを予め格納した遅延データメモリ１１が内蔵されて
おり、タイミング発生器２０は、供給されたタイミング
信号ＴＳによって指定された遅延データメモリ１１のア
ドレスにあるタイミング遅延データの遅延量だけ、周期
信号ＰＳを遅延させて出力する。この遅延された周期信
号ＰＳはタイミングパルスＴＰＯとして波形整形回路Ｆ
Ｃに供給され、また、比較クロックパルス（ストローブ
パルス）ＳＴＲＢとして論理比較器ＣＰに供給される。

波形整形回路ＦＣは、パターン発生器ＰＧから供給さ
れる試験パターンデータＰＡＴとタイミング発生器２０
から供給されるタイミングパルスＴＰＯとに基づいて、
所望の実波形を持つ試験パターン信号ＦＣＯを生成す
る。この試験パターン信号ＦＣＯはドライバＤＲによっ
て増幅された後、入力信号Ｓｉとして被試験ＩＣ（以
下、ＤＵＴと称す）１９に印加される。

ここで、ＤＵＴ１９がメモリＩＣ（メモリ部分が主要
であるＩＣ）である場合や、システムＬＳＩ（１つのチ
ップにロジック部分とメモリ部分が混在している大規模
集積回路）のメモリ部分を試験する場合等においては、
上記試験パターン信号ＳｉはＤＵＴ１９の所定のメモリ
セルに記憶され、その後の読み出しサイクルにおいてそ
の記憶内容が読み出される。これに対し、ＤＵＴ１９が
ロジックＩＣ（ロジック部分が主要であるＩＣ）である
場合や、システムＬＳＩのロジック部分を試験する場合
等においては、上記試験パターン信号Ｓｉを論理演算し
た結果が応答信号ＳｏとしてＤＵＴ１９から読み出され
る。

ＤＵＴ１９から読み出された応答信号Ｓｏはレベル比
較器ＬＣＰにおいて比較基準電圧源（図示せず）から与
えられる基準電圧と比較され、所定の論理レベルを有し
ているか否か、即ち、Ｈ論理（高論理）の電圧ＳＨ、又
はＬ論理（低論理）の電圧ＳＬを有しているか否かが判
定される。所定の論理レベルを有している場合には応答
信号は論理信号ＳＨ又はＳＬとして論理比較器ＣＰに送
られ、ここでパターン発生器ＰＧから出力される期待値
パターン信号ＥＰと比較され、ＤＵＴ１９が正常な応答
信号を出力したか否かが判定される。

期待値パターン信号ＥＰと応答信号（ＳＨ又はＳＬ）
とが不一致であると、ＤＵＴ１９のメモリ部分が試験さ
れている場合や、ＤＵＴ１９がメモリＩＣである場合等
には、その応答信号が読み出されたＤＵＴ１９のアドレ
スのメモリセルが不良であると判定され、そのことを示
すフェイル信号ＦＡＩＬが論理比較器ＣＰから発生され
る。通常、このフェイル信号ＦＡＩＬが発生されると、
図示しない不良解析メモリのデータ入力端子に印加され
ているフェイルデータ（一般には論理“１”信号）の書
き込みが可能化され、そのときに不良解析メモリに与え
られたアドレス信号によって特定された不良解析メモリ
のアドレスにこのフェイルデータが記憶される。一般に
は、ＤＵＴ１９に印加されたアドレス信号と同じアドレ
ス信号が不良解析メモリに印加されるので、フェイルデ
ータはＤＵＴ１９のアドレスと同じ不良解析メモリのア
ドレスに記憶される。

これに対し、期待値パターン信号ＥＰと応答信号とが
一致すると、その応答信号が読み出されたＤＵＴ１９の
アドレスのメモリセルは正常であると判定され、そのこ
とを示すパス信号ＰＡＳＳが発生される。このパス信号
ＰＡＳＳは通常は不良解析メモリに記憶されない。

試験が終了した時点で不良解析メモリに記憶されたフ
ェイルデータが読み出され、例えば試験されたＤＵＴ１
９の不良メモリセルの救済が可能か否かが判定される。

一方、ＤＵＴ１９がロジックＩＣである場合や、シス
テムＬＳＩのロジック部分を試験する場合等において
は、期待値パターン信号ＥＰと応答信号（ＳＨ又はＳ
Ｌ）とが不一致であると、不一致が発生した試験パター
ン信号、その試験パターン信号の発生アドレス、ＤＵＴ
１９の不一致ピンの出力論理データ、そのときの期待値
パターンデータ等が不良解析メモリに記憶され、試験終
了後に不良発生のメカニズムの原因解析、ＬＳＩの評価
等に利用される。

タイミング発生器２０は、ＤＵＴ１９に印加する試験
パターン信号の波形の立ち上がりのタイミング及び立ち
下がりのタイミングをそれぞれ規定するタイミングパル
スＴＰＯや、論理比較器ＣＰにおいて期待値パターン信
号ＥＰと応答信号との論理比較のタイミングを規定する
ストローブパルス（クロックパルス）ＳＴＲＢ等のタイ
ミング信号を発生する。

これらのタイミング信号を発生させるタイミングや周
期はユーザが作成した試験プログラムに記載されてお
り、ユーザが意図した動作周期とタイミングでＤＵＰ１
９に試験パターン信号を印加してこのＤＵＴ１９を動作
させ、ＤＵＴ１９が正常に動作するか否かを試験できる
ように構成されている。

波形発生装置は主としてタイミング発生器２０と波形
整形回路ＦＣとによって構成されているので、まず、タ
イミング発生器２０の幾つかの具体例について説明す
る。

図２７はタイミング発生器２０の第１の具体例を示す
ブロック図であり、図２８はその動作を説明するための
タイミングチャートである。この第１のタイミング発生
器２０は、上述したように複数のタイミング遅延データ
ＴＤが予め格納されている遅延データメモリ（レジス
タ）１１と、ｎビット並列のダウンカウンタである遅延
カウンタ１２と、ナンド回路１３と、アンド回路１４
と、可変遅延回路１５と、データ変換テーブル１５ａと
を備えている。

基準クロック周期Ｔが１０ｎｓ（Ｔ＝１０ｎｓ）に設
定され、試験周期Ｔｔが基準クロック周期Ｔの１０倍の
１００ｎｓ（Ｔｔ＝１０×Ｔ＝１００ｎｓ）に設定さ
れ、遅延データメモリ１１に予め格納された複数のタイ
ミング遅延データＴＤの内の１つである３×Ｔ＋（１／
２）×Ｔ＝３５ｎｓがパターン発生器ＰＧからのタイミ
ング信号ＴＳによって指定された場合に、このタイミン
グ発生器２０がタイミングパルスＴＰＯを出力する動作
について説明する。

遅延カウンタ１２のクロック端子ＣＫには、図２８Ａ
に示す基準クロック周期Ｔ＝１０ｎｓの基準クロックＲ
ＥＦＣＫが外部から与えられ、また、ロード端子Ｌｄに
は、図２８Ｂに示す試験周期Ｔｔ＝１００ｎｓの試験周
期信号（周期スタート信号）ＰＳが与えられる。一方、
遅延データメモリ１１からはタイミング遅延データＴＤ
（３×Ｔ＋（１／２）×Ｔ）の内、整数の遅延係数
“３”が遅延カウンタ１２のデータ入力端子ｄｉに与え
られ、また、小数点以下の端数の遅延係数“１／２”が
データ変換テーブル（メモリ）１５ａに与えられる。遅
延カウンタ１２に与えられた整数の遅延係数“３”はそ
の内部にプリセットされる。

遅延カウンタ１２は、試験周期信号ＰＳがロード端子
Ｌｄに印加されると、基準クロックＲＥＦＣＫが供給さ
れるたびに内部データ“３”を“１”ずつ減算して、ｎ
ビットの出力端子に“２”→“１”→“０”の順でこれ
ら１０進数を表す２進データを出力する。遅延カウンタ
１２の出力端子はナンド回路１３の入力端子に接続され
ているので、遅延カウンタ１２のｎビットの出力が全て
０になったことをナンド回路１３が検出すると、その出
力端子に、図２８Ｃに示すように、３Ｔの時間だけ遅れ
て、時間Ｔだけ論理Ｈレベルとなるアナログ遅延スター
ト信号ＡＤＳ（Analog Delay Start）を出力する。

このアナログ遅延スタート信号ＡＤＳはアンド回路１
４の一方の入力端子に供給され、このアンド回路１４を
可能化する。アンド回路１４の他方の入力端子には基準
クロックＲＥＦＣＫが供給されるので、基準クロックＲ
ＥＦＣＫの周期Ｔの１／２の時間幅（持続時間）を持
つ、図２８Ｄに示すアナログ遅延スタート信号ＡＤＳ’
がアンド回路１４より出力され、可変遅延回路１５に入
力される。

遅延データメモリ１１からデータ変換テーブル１５ａ
に供給された端数の遅延係数“１／２”は、このテーブ
ル１５ａによって制御信号（セレクト信号）に変換さ
れ、可変遅延回路１５の制御端子Ｓに与えられる。可変
遅延回路１５は制御信号により制御され、遅延係数“１
／２”に対応する時間（１／２）×Ｔだけ入力されたア
ナログ遅延スタート信号ＡＤＳ’を遅延させて、図２８
Ｅに示すように、タイミングパルスＴＰＯを発生する。
かくして、この第１のタイミング発生器２０からは、タ
イミング信号ＴＳによって指定された遅延データメモリ
１１のタイミング遅延データＴＤ＝３×Ｔ＋（１／２）
×Ｔだけ遅延したタイミングパルスＴＰＯが発生される
ことになる。

可変遅延回路１５の一具体例を図２９Ａに示し、デー
タ変換テーブル１５ａの一例を図２９Ｂに示す。可変遅
延回路１５は入力端子ＩＮと出力端子ＯＵＴとの間に縦
続接続された３つのマルチプレクサＭＵＸ０、ＭＵＸ
１、ＭＵＸ２を備えており、この可変遅延回路１５の入
力端子ＩＮにはアンド回路１４からの出力信号ＡＤＳ’
が与えられ、これらマルチプレクサＭＵＸ０、ＭＵＸ
１、ＭＵＸ２の制御端子Ｓにはデータ変換テーブル１５
ａからのセレクト信号Ｓ０、Ｓ１、Ｓ２がそれぞれ与え
られる。データ変換テーブル１５ａは、図２９Ｂから容
易に理解できるように、端数の遅延係数が“１／２”
（遅延時間Ｔ／２に対応する）のときには、Ｓ０＝０、
Ｓ１＝０、Ｓ２＝１のセレクト信号をマルチプレクサＭ
ＵＸ０、ＭＵＸ１、ＭＵＸ２の制御端子Ｓにそれぞれ印
加する。マルチプレクサＭＵＸ０、ＭＵＸ１、ＭＵＸ２
はセレクト信号が“０”のときには入力端子Ａを選択
し、セレクト信号が“１”のときには入力端子Ｂを選択
するように構成されている。よって、この場合にはマル
チプレクサＭＵＸ２のみが入力端子Ｂを選択し、アンド
回路１４からの出力信号ＡＤＳ’をその遅延回路（遅延
時間がＴ／２に設定されている）を通じて遅延させる。
よって、アンド回路１４からの出力信号ＡＤＳ’はＴ／
２の時間だけ遅延されて出力端子ＯＵＴからタイミング
パルスＴＰＯとして出力される。

図３０はタイミング発生器２０の第２の具体例を示す
ブロック図であり、図３１はその動作を説明するための
タイミングチャートである。この第２のタイミング発生
器２０は、上記第１の具体例と同様に、複数のタイミン
グ遅延データＴＤが予め格納されている遅延データメモ
リ（レジスタ）１１と、ｎビット並列のダウンカウンタ
である遅延カウンタ１２と、ナンド回路１３と、アンド
回路１４と、可変遅延回路１５と、データ変換テーブル
１５ａとを備えると共に、遅延データメモリ１１の出力
信号と基準クロック周期Ｔより小さい（Ｔを含まない）
の端数データＦＤとを加算する演算回路１６と、アンド
回路１４においてナンド回路１３の出力信号と基準クロ
ックＲＥＦＣＫとを確実に一致させるために基準クロッ
クＲＥＦＣＫの位相を調整（遅延）させる遅延回路１７
とをさらに設け、演算回路１６において遅延データメモ
リ１１の出力信号と基準クロック周期Ｔ未満の端数デー
タＦＤとを加算し、この加算結果の内、基準クロック周
期Ｔ以上（Ｔを含む）の整数の遅延時間を表す整数遅延
係数Ｓａを遅延カウンタ１２のデータ入力端子ｄｉに与
え、基準クロック周期Ｔ未満の端数の遅延時間を表す端
数遅延係数Ｓｂをデータ変換テーブル１５ａに与えるよ
うに構成したものである。換言すれば、この第２のタイ
ミング発生器２０は試験周期Ｔｔに小数点以下の端数が
ある場合にも対処できるように構成されている点で図２
８に示した第１のタイミング発生器と相違している。

基準クロック周期Ｔが１０ｎｓ（Ｔ＝１０ｎｓ）に設
定され、試験周期Ｔｔが５×Ｔ＋（３／４）×Ｔｎｓ
（Ｔｔ＝５７．５ｎｓ）に設定され、遅延データメモリ
１１に予め格納された複数のタイミング遅延データＴＤ
の内の１つである３×Ｔ＋（１／２）×Ｔ＝３５ｎｓが
パターン発生器ＰＧからのタイミング信号ＴＳによって
指定された場合に、このタイミング発生器２０がタイミ
ングパルスＴＰＯを出力する動作について説明する。

遅延カウンタ１２のクロック端子ＣＫには、図３１Ａ
に示す基準クロック周期Ｔ＝１０ｎｓの基準クロックＲ
ＥＦＣＫが外部から与えられ、また、ロード端子Ｌｄに
は、図３１Ｂに示す試験周期Ｔｔ＝５７．５ｎｓの試験
周期信号（周期スタート信号）ＰＳが与えられる。一
方、遅延データメモリ１１からの図３１Ｃに示すタイミ
ング遅延データＴＤ（３×Ｔ＋（１／２）×Ｔ）と、基
準クロック周期Ｔ未満の端数時間を表わす図３１Ｄに示
す端数データＦＤとが演算回路１６において加算され、
この加算結果の内、基準クロック周期Ｔ以上の整数の遅
延時間を表す、図３１Ｅに示す整数遅延係数Ｓａが遅延
カウンタ１２のデータ入力端子ｄｉに与えられ、また、
基準クロック周期Ｔ未満の端数の遅延時間を表す、図３
１Ｆに示す端数遅延係数Ｓｂがデータ変換テーブル（メ
モリ）１５ａに与えられる。遅延カウンタ１２に与えら
れた整数遅延係数Ｓａはその内部にプリセットされる。

試験周期Ｔｔに小数点以下の端数があるため、スター
トサイクルＴ０を試験周期Ｔｔの内の整数部分の周期５
Ｔに設定し、基準クロック周期Ｔ未満の端数をゼロにす
る。よって、スタートサイクルＴ０における端数データ
（Period-fractional data）ＦＤ−０はゼロに設定さ
れ、試験周期Ｔｔの残りの端数時間（３／４）Ｔは次の
第２サイクルＴ１に繰り入れられる。

演算回路１６は、遅延データメモリ１１より与えられ
るタイミング遅延データＴＤ＝（３＋１／２）Ｔと、端
数データＦＤ−０＝０（Ｔ）とを加算し、その加算結果
（３＋１／２）Ｔの内、整数部分の遅延時間３Ｔを表す
整数遅延係数“３”（Ｓａ＝３）を遅延カウンタ１２の
データ入力端子ｄｉに、端数部分の遅延時間（１／２）
Ｔを表す端数遅延係数１／２（Ｓｂ＝１／２）をデータ
変換テーブル１５ａに与える。

遅延カウンタ１２は、スタート試験周期信号ＰＳ−０
の立ち上がりエッジがロード端子Ｌｄに印加されると、
基準クロックＲＥＦＣＫが供給されるたびに内部データ
“３”を“１”ずつ減算して、ｎビットの出力端子に
“２”→“１”→“０”の順でこれら１０進数を表す２
進データを出力する。遅延カウンタ１２の出力端子はナ
ンド回路１３の入力端子に接続されているので、遅延カ
ウンタ１２のｎビットの出力が全て０になったことをナ
ンド回路１３が検出すると、ナンド回路１３はその出力
端子に、図３１Ｇに示すように、スタート試験周期信号
ＰＳ−０の立ち上がりエッジから３Ｔの時間だけ遅れ
て、時間Ｔだけ論理Ｈレベルとなるアナログ遅延スター
ト信号ＡＤＳを出力する。

このアナログ遅延スタート信号ＡＤＳはアンド回路１
４の一方の入力端子に供給され、このアンド回路１４を
可能化する。アンド回路１４の他方の入力端子には遅延
回路１７によって位相が調整された基準クロックＲＥＦ
ＣＫが供給されるので、基準クロックＲＥＦＣＫの周期
Ｔの１／２の時間幅（持続時間）を持つ、図３１Ｈに示
すアナログ遅延スタート信号ＡＤＳ’がアンド回路１４
より出力され、可変遅延回路１５に入力される。

演算回路１６からデータ変換テーブル１５ａに供給さ
れた端数遅延係数“１／２”は、このテーブル１５ａに
よってセレクト信号に変換され、可変遅延回路１５の制
御端子Ｓに与えられる。可変遅延回路１５及びデータ変
換テーブル１５ａは図２９に示したものが使用できるの
で、その詳細説明を省略するが、可変遅延回路１５は端
数遅延係数“１／２”に対応する時間（１／２）Ｔだけ
入力されたアナログ遅延スタート信号ＡＤＳ’を遅延さ
せて、図３１Ｉに示すタイミングパルスＴＰＯ−０を発
生する。このように、タイミングパルスＴＰＯ−０はス
タート試験周期信号ＰＳ−０の立ち上がりエッジから
（３＋１／２）Ｔの時間経過した時点において発生され
るから、スタートサイクルＴ０においては、タイミング
信号ＴＳによって指定された遅延データメモリ１１のタ
イミング遅延データＴＤ＝（３＋１／２）Ｔだけ遅延し
たタイミングパルスＴＰＯ−０が発生される。

次の第２サイクルＴ１は、スタートサイクルＴ０から
繰り入れられた端数時間（３／４）Ｔを第２試験周期Ｔ
ｔに加えた時間（５＋３／４）Ｔ＋（３／４）Ｔ＝（６
＋１／２）Ｔとなるが、端数時間（１／２）Ｔを次の第
３サイクルＴ２に繰り入れ、第２サイクルＴ１を整数時
間の周期６Ｔに設定する。従って、この第２サイクルＴ
１においては端数データＦＤは（３／４）Ｔとなる。

スタートサイクルＴ０の場合と同様に、演算回路１６
は、遅延データメモリ１１より与えられるタイミング遅
延データＴＤ＝（３＋１／２）Ｔと、端数データＦＤ−
１＝（３／４）Ｔとを加算し、その加算結果（４＋１／
４）Ｔの内、整数部分の遅延時間４Ｔを表す整数遅延係
数“４”（Ｓａ＝４）を遅延カウンタ１２のデータ入力
端子ｄｉに、端数部分（１／４）Ｔの遅延時間を表す端
数遅延係数１／４（Ｓｂ＝１／４）をデータ変換テーブ
ル１５ａに与える。

遅延カウンタ１２は、第２試験周期信号ＰＳ−１の立
ち上がりエッジがロード端子Ｌｄに印加されると、基準
クロックＲＥＦＣＫが供給されるたびに内部データ
“４”を“１”ずつ減算して、ｎビットの出力端子に
“３”→“２”→“１”→“０”の順でこれら１０進数
を表す２進データを出力する。その結果、遅延カウンタ
１２の出力端子には、図３１Ｇに示すように、第２試験
周期信号ＰＳ−１の立ち上がりエッジから４Ｔの時間だ
け遅れて、時間Ｔだけ論理Ｈレベルとなるアナログ遅延
スタート信号ＡＤＳが出力される。

このアナログ遅延スタート信号ＡＤＳはアンド回路１
４の一方の入力端子に供給され、このアンド回路１４を
可能化する。アンド回路１４の他方の入力端子には遅延
回路１７によって位相が調整された基準クロックＲＥＦ
ＣＫが供給されるので、基準クロックＲＥＦＣＫの周期
Ｔの１／２の持続時間を持つ、図３１Ｈに示すアナログ
遅延スタート信号ＡＤＳ’がアンド回路１４より出力さ
れ、可変遅延回路１５に入力される。

図２９Ｂに示すデータ変換テーブル１５ａから明らか
なように、端数遅延係数１／４に対応するセレクト信号
はＳ０＝０、Ｓ１＝１、Ｓ２＝０となるから、マルチプ
レクサＭＵＸ１のみが入力端子Ｂを選択する。よって、
可変遅延回路１５は端数遅延係数“１／４”に対応する
時間（１／４）×Ｔだけ入力されたアナログ遅延スター
ト信号ＡＤＳ’を遅延させて、図３１Ｉに示すタイミン
グパルスＴＰＯ−１を発生する。このタイミングパルス
ＴＰＯ−１は第２試験周期信号ＰＳ−１の立ち上がりエ
ッジから（４＋１／４）Ｔの時間経過した時点で発生さ
れるが、第２試験周期信号ＰＳ−１の立ち上がりエッジ
は（３／４）Ｔの時間だけスタート試験周期側に入り込
んでいるので、第２試験周期の開始時点からは（４＋１
／４）Ｔ−（３／４）Ｔ＝（３＋１／２）Ｔの時間経過
した時点で発生されることになる。かくして、この第２
サイクルＴ１においても、タイミング信号ＴＳによって
指定された遅延データメモリ１１のタイミング遅延デー
タＴＤ＝（３＋１／２）Ｔだけ遅延したタイミングパル
スＴＰＯ−１が発生されることになる。

次の第３サイクルＴ２は、第２サイクルＴ１から繰り
入れられた端数時間（１／２）Ｔを試験周期Ｔｔに加え
た時間（５＋３／４）Ｔ＋（１／２）Ｔ＝（６＋１／
４）Ｔとなるが、端数時間（１／４）Ｔを次の第４サイ
クルＴ３に繰り入れ、整数時間の周期６Ｔに設定する。
従って、この第３サイクルＴ２においては端数データＦ
Ｄは（１／２）Ｔとなる。

第２サイクルＴ１の場合と同様に、演算回路１６は、
遅延データメモリ１１より与えられるタイミング遅延デ
ータＴＤ＝（３＋１／２）Ｔと、端数データＦＤ−２＝
（１／２）Ｔとを加算する。その加算結果は（３＋１／
２＋１／２）Ｔ＝４Ｔとなり、端数がないので、整数部
分の遅延時間４Ｔを表す整数遅延係数“４”（Ｓａ＝
４）のみが遅延カウンタ１２のデータ入力端子ｄｉに与
えられる。

遅延カウンタ１２の動作は第２サイクルの場合と同じ
であるので省略するが、遅延カウンタ１２はその出力端
子に、図３１Ｇに示すように、第３試験周期信号ＰＳ−
２の立ち上がりエッジから４Ｔの時間だけ遅れて、時間
Ｔだけ論理Ｈレベルとなるアナログ遅延スタート信号Ａ
ＤＳを出力し、アンド回路１４の一方の入力端子に供給
する。よって、アンド回路１４からは、図３１Ｈに示す
アナログ遅延スタート信号ＡＤＳ’が出力され、可変遅
延回路１５に入力される。

可変遅延回路１５は、入力されたアナログ遅延スター
ト信号ＡＤＳ’を遅延させることなく出力するから、図
３１Ｉに示すタイミングパルスＴＰＯ−２が発生され
る。このタイミングパルスＴＰＯ−２は、第３試験周期
信号ＰＳ−２の立ち上がりエッジが第２試験周期側に
（１／２）Ｔの時間だけ入り込んでいるので、第３試験
周期の開始時点からは｛４Ｔ−（１／２）Ｔ｝＝（３＋
１／２）Ｔ経過した時点で発生される。かくして、この
第３サイクルＴ２においても、タイミング信号ＴＳによ
って指定された遅延データメモリ１１のタイミング遅延
データＴＤ＝（３＋１／２）Ｔだけ遅延したタイミング
パルスＴＰＯ−２が発生されることになる。

以下、第４サイクルＴ３以降のそれぞれの周期に対し
て、上述した動作と同様の動作が繰り返される。

図３２はタイミング発生器２０の第３の具体例を示す
ブロック図であり、図３３はその動作を説明するための
タイミングチャートである。この第３のタイミング発生
器２０は、図３０に示した上記第２の具体例のタイミン
グ発生器２０を２台用意し、これら２台のタイミング発
生器２０Ａ及び２０Ｂをインターリーブ動作させ（順次
に切り換えて動作させ）、両タイミング発生器２０Ａ及
び２０Ｂの可変遅延回路１５Ａ及び１５Ｂから交互に出
力されるタイミングパルスＴＰＯＡ及びＴＰＯＢをオア
回路２１において合算するように構成されている。従っ
て、両タイミング発生器２０Ａ及び２０Ｂは上記第２の
具体例のタイミング発生器と同じ構成を有するので、第
１のタイミング発生器２０Ａの対応する部分及び素子に
は同じ参照符号に“Ａ”を付けて示し、第２のタイミン
グ発生器２０Ｂの対応する部分及び素子には同じ参照符
号に“Ｂ”を付けて示し、必要のない限り、それらの説
明を省略する。

上記第２の具体例と同様に、基準クロック周期Ｔが１
０ｎｓ（Ｔ＝１０ｎｓ）に設定され、試験周期Ｔｔが５
×Ｔ＋（３／４）×Ｔｎｓ（Ｔｔ＝５７．５ｎｓ）に設
定され、両タイミング発生器２０Ａ及び２０Ｂの遅延デ
ータメモリ１１Ａ及び１１Ｂにそれぞれ予め格納された
複数のタイミング遅延データＴＤの内の１つである３×
Ｔ＋（１／２）×Ｔ＝３５ｎｓがパターン発生器ＰＧか
らのタイミング信号ＴＳによって指定された場合につい
て、両タイミング発生器２０Ａ及び２０Ｂの動作を簡単
に説明する。

両タイミング発生器２０Ａ及び２０Ｂの遅延カウンタ
１２Ａ及び１２Ｂ（１２Ｂは図示せず）のクロック端子
ＣＫには、図３３Ａに示す基準クロック周期Ｔ＝１０ｎ
ｓの基準クロックＲＥＦＣＫが外部から与えられ、ま
た、遅延データメモリ１１Ａ及び１１Ｂには同じアドレ
ス信号ＴＳが与えられる。しかしながら、両タイミング
発生器２０Ａ及び２０Ｂはインタリーブ動作されるの
で、両遅延カウンタのロード端子Ｌｄに供給される試験
周期信号（周期スタート信号）ＰＳＡ及びＰＳＢは、図
３３Ｂ及びＧに示すように、２試験周期毎に（２×Ｔｔ
＝（１１＋１／２）Ｔの時間毎に）与えられ、また、演
算回路１６Ａ及び１６Ｂに入力される基準クロック周期
Ｔ未満の端数データＦＤＡ及びＦＤＢも、図３３Ｃ及び
Ｈに示すように、２試験周期毎に与えられる。

この具体例では、インタリーブ動作により、第１のタ
イミング発生器２０ＡがスタートサイクルＴ０、第３サ
イクルＴ２、第５サイクルＴ４、・・・と奇数周期にお
いて動作され、第２のタイミング発生器２０Ｂが第２サ
イクルＴ１、第４サイクルＴ３、第６サイクルＴ５、・
・・と偶数周期において動作されるので、試験周期信号
ＰＳＡは奇数周期Ｔ０、Ｔ２、Ｔ４、・・・の開始時に
遅延カウンタ１２Ａのロード端子Ｌｄに順次に供給さ
れ、試験周期信号ＰＳＢは偶数周期Ｔ１、Ｔ３、Ｔ５、
・・・の開始時に遅延カウンタ１２Ｂ（図示せず）のロ
ード端子Ｌｄに順次に供給される。同様に、演算回路１
６Ａには奇数周期Ｔ０、Ｔ２、Ｔ４、・・・の端数デー
タＦＤＡ（０Ｔ、（１／２）Ｔ、・・・）が奇数周期の
開始時に順次に入力され、演算回路１６Ｂには偶数周期
Ｔ１、Ｔ３、Ｔ５、・・・の端数データＦＤＢ（（３／
４）Ｔ、（１／４）Ｔ、・・・）が偶数周期の開始時に
順次に入力される。

その結果、第１のタイミング発生器２０Ａは、図３３
Ｆに示すように、奇数周期においてのみ、各奇数周期の
開始時点からタイミング遅延データＴＤに相当する時間
（３Ｔ＋（１／２）Ｔ）経過した時点においてタイミン
グパルスＴＰＯＡを発生し、第２のタイミング発生器２
０Ｂは、図３３Ｋに示すように、偶数周期においての
み、各偶数周期の開始時点からタイミング遅延データＴ
Ｄに相当する時間（３Ｔ＋（１／２）Ｔ）経過した時点
においてタイミングパルスＴＰＯＢを発生するから、オ
ア回路２１から出力される全体のタイミング発生器２０
のタイミングパルスＴＴＰＯは、図３３Ｌに示すよう
に、各試験周期の開始時点からタイミング遅延データＴ
Ｄに相当する時間（３Ｔ＋（１／２）Ｔ）だけ遅延され
たタイミングパルスとなる。よって、両タイミング発生
器２０Ａ及び２０Ｂを、上記図３０に示した第２の具体
例のタイミング発生器と同じ速度で動作させれば、２倍
の速度でタイミングパルスを発生することができる。ま
た、インタリーブ数（順次に切り換えて動作させるタイ
ミング発生器の数）を多くすれば、そのインタリーブ数
倍の速度でタイミングパルスを発生することができる。

次に、パターン発生器ＰＧから供給される試験パター
ンデータＰＡＴとタイミング発生器２０から供給される
タイミングパルスＴＰＯとによって、所望の実波形を持
つ試験パターン信号ＦＣＯを生成する波形整形回路ＦＣ
を含む波形発生装置の幾つかの具体例について説明す
る。

１試験周期Ｔｔ中において、論理信号中の論理値
“１”のデータ（波形）の両側のデータ（波形）が必ず
“０”であるか、或いは論理値“０”のデータ（波形）
の両側のデータ（波形）が必ず“１”である波形をＳＢ
Ｃ（surrounded by complement）波形と呼んでいる。図
３４は、このＳＢＣ波形の試験パターン信号や、ＮＲＺ
（nonreturn to zero）波形、或いはＲＺ（return to z
ero）波形の試験パターン信号を発生することができる
波形発生装置の第１の具体例を示すブロック図であり、
図３５はその動作を説明するためのタイミングチャート
である。発生された試験パターン信号ＦＣＯはＤＵＴ１
９に印加される。

図３４に示すように、この第１の具体例の波形発生装
置は、第１〜第３の３つのタイミング発生器ＴＧＡ、Ｔ
ＧＢ及びＴＧＣと、ＳＢＣ波形、ＮＲＺ波形或いはＲＺ
波形のいずれかを指定する波形モード選択信号ＷＭ及び
パターン発生器ＰＧからの試験パターンデータＰＡＴが
それぞれ入力されるメモリ回路４１と、これらタイミン
グ発生器ＴＧＡ、ＴＧＢ及びＴＧＣから供給されるタイ
ミングパルスとメモリ回路４１から供給されるパターン
データとによってＳＢＣ波形、ＮＲＺ波形或いはＲＺ波
形を生成する波形整形回路ＦＣとを備えている。

タイミング発生器ＴＧＡ、ＴＧＢ及びＴＧＣはそれら
のブロック内に可変遅延回路ＶＤのみを図示するが、図
３０に示した第２具体例のタイミング発生器２０と同じ
回路構成のものでよく、上述したようにパターン発生器
ＰＧから供給される試験周期信号ＰＳ及びタイミング信
号ＴＳと、基準クロック周期Ｔ未満の端数データＦＤと
に基づいて、タイミングパルスＴＰＯＡ、ＴＰＯＢ及び
ＴＰＯＣをそれぞれ発生する。なお、各可変遅延回路Ｖ
Ｄは第２具体例のタイミング発生器２０の可変遅延回路
１５に対応する。

波形整形回路ＦＣは、第１〜第６の６つのアンドゲー
トＡＮＤ１〜ＡＮＤ６と、これらアンドゲートＡＮＤ１
〜ＡＮＤ６の出力信号をそれぞれ遅延させる第１〜第６
の６つの可変遅延回路３３〜３８と、第１、第３及び第
５の遅延回路３３、３５及び３７の論理和を取る第１の
オアゲート３９と、第２、第４及び第６の遅延回路３
４、３６及び３８の論理和を取る第２のオアゲート４０
と、第１のオアゲート３９の出力信号がセット端子に、
第２のオアゲート４０の出力信号がリセット端子に供給
されるＳ−Ｒ（セット−リセット）フリップフロップ２
６とにより構成されている。

各タイミング発生器から出力されるタイミングパルス
をＳ−Ｒフリップフロップ２６のセットパルスＳｓとリ
セットパルスＳｒのいずれにも使用できるようにするた
め、それぞれのタイミング発生器の出力側に２つのアン
ドゲートを設けている。第１のタイミング発生器ＴＧＡ
のタイミングパルスＴＰＯＡは第１及び第２のアンドゲ
ートＡＮＤ１及びＡＮＤ２の一方の入力端子に共通に供
給され、第２のタイミング発生器ＴＧＢのタイミングパ
ルスＴＰＯＢは第３及び第４のアンドゲートＡＮＤ３及
びＡＮＤ４の一方の入力端子に共通に供給され、第３の
タイミング発生器ＴＧＣのタイミングパルスＴＰＯＣは
第５及び第６のアンドゲートＡＮＤ５及びＡＮＤ６の一
方の入力端子に共通に供給される。そして、各タイミン
グ発生器から出力されるセット用のタイミングパルスは
第１のオアゲート３９に与えられ、リセット用のタイミ
ングパルスは第２のオアゲート４０に与えられる。

メモリ回路４１はアンドゲートＡＮＤ１〜ＡＮＤ６を
イネーブル（enable）状態又はディスエーブル（disabl
e）状態に制御する制御データを出力するゲート制御テ
ーブル４１ａを備えており、波形モード選択信号ＷＭと
試験パターンデータＰＡＴとが入力されると、波形モー
ド選択信号ＷＭによって指定された波形に対応する制御
データＤ１〜Ｄ６を対応するアンドゲートＡＮＤ１〜Ａ
ＮＤ６の他方の入力端子に供給する。図示の例では、Ｄ
１がＡＮＤ１に、Ｄ２がＡＮＤ２に、Ｄ３がＡＮＤ３
に、Ｄ４がＡＮＤ４に、Ｄ５がＡＮＤ５に、Ｄ６がＡＮ
Ｄ６に供給される。

ゲート制御テーブル４１ａの一例を図３６に示す。試
験パターンデータＰＡＴの論理値が“０”である場合に
は、図３６においてスラッシュの左側に示す制御データ
が指定された波形に応じて出力され、論理値が“１”で
ある場合には、スラッシュの右側に示す制御データが指
定された波形に応じて出力され、対応するアンドゲート
ＡＮＤ１〜ＡＮＤ６の他方の入力端子に与えられる。図
３６のゲート制御テーブル４１ａにおいて、制御データ
“ＯＮ”はアンドゲートのイネーブル状態を表わし、制
御データ“ＯＦＦ”はアンドゲートのディスエーブル状
態を表わす。

まず、波形モード選択信号ＷＭがＳＢＣ波形を指定
し、試験パターンデータＰＡＴの論理値が、図３５Ｃに
示すように“０”→“１”→“０”・・・である場合に
は、スタートサイクルＴ０においては試験パターンデー
タＰＡＴの論理値が“０”であるから、図３６に示すゲ
ート制御テーブル４１ａにより、Ｄ１がＯＮ、Ｄ２がＯ
ＦＦ、Ｄ３がＯＦＦ、Ｄ４がＯＮ、Ｄ５がＯＮ、Ｄ６が
ＯＦＦとなる。よって、第１、第４及び第５のアンドゲ
ートＡＮＤ１、ＡＮＤ４及びＡＮＤ５がイネーブル状態
となり、タイミングパルスＴＰＯＡ、ＴＰＯＢ及びＴＰ
ＯＣがこれらアンドゲートを通過するから、図３５Ｇに
示すようにタイミングパルスＴＰＯＡ及びＴＰＯＣがセ
ットパルスＳｓとして使用され、図３５Ｈに示すように
タイミングパルスＴＰＯＢがリセットパルスＳｒとして
使用される。第２サイクルＴ１においては、試験パター
ンデータＰＡＴの論理値が“１”であるから、Ｄ１がＯ
ＦＦ、Ｄ２がＯＮ、Ｄ３がＯＮ、Ｄ４がＯＦＦ、Ｄ５が
ＯＦＦ、Ｄ６がＯＮとなる。よって、第２、第３及び第
６のアンドゲートＡＮＤ２、ＡＮＤ３及びＡＮＤ６がイ
ネーブル状態となり、タイミングパルスＴＰＯＡ、ＴＰ
ＯＢ及びＴＰＯＣがこれらアンドゲートを通過するか
ら、図３５Ｇに示すようにタイミングパルスＴＰＯＢの
みがセットパルスＳｓとして使用され、図３５Ｈに示す
ようにタイミングパルスＴＰＯＡ及びＴＰＯＣがリセッ
トパルスＳｒとして使用される。第３サイクルはスター
トサイクルと同じであるのでその説明を省略する。な
お、図３５のタイミングチャートにおいては、基準クロ
ックＲＥＦＣＫの１周期をＴとしたとき、試験周期Ｔｔ
は｛６＋（１／２）｝Ｔに設定されており、よって、ス
タートサイクルＴ０は６Ｔ、第２サイクルＴ１は７Ｔ、
第３サイクルＴ２は６Ｔ、・・・となる。

その結果、Ｓ−Ｒフリップフロップ２６からは図３５
Ｉに示すＳＢＣ波形の試験パターン信号ＦＣＯが出力さ
れる。このＳＢＣ波形から容易に理解できるように、各
試験周期Ｔｔにおいて、試験パターンデータＰＡＴの論
理値“０”のデータは有効持続時間Ｔｖの論理値“０”
の波形に整形され、かつその両側に持続時間Ｔ０の論理
値“１”の波形と持続時間Ｔ３の論理値“１”の波形を
有し、試験パターンデータＰＡＴの論理値“１”のデー
タは有効持続時間Ｔｖの論理値“１”の波形に整形さ
れ、かつその両側に持続時間Ｔ０の論理値“０”の波形
と持続時間Ｔ３の論理値“０”の波形を有する。

次に、波形モード選択信号ＷＭがＲＺ波形を指定した
場合には、２つのタイミング発生器を使用することにな
る。この例では第２及び第３のタイミング発生器ＴＧＢ
及びＴＧＣを使用するので、第１のタイミング発生器Ｔ
ＧＡから出力されるタイミングパルスＴＰＯＡを無効に
する必要がある。よって、図３６のゲート制御テーブル
４１ａに示すように、制御データＤ１及びＤ２は常にＯ
ＦＦとされ、第１及び第２のアンドゲートＡＮＤ１及び
ＡＮＤ２は常時ディスエーブル状態にされる。

次に、波形モード選択信号ＷＭがＮＲＺ波形を指定し
た場合には、１つのタイミング発生器のみを使用するの
で、この例では第１のタイミング発生器ＴＧＡを使用す
ることにする。よって、第２及び第３のタイミング発生
器ＴＧＢ及びＴＧＣから出力されるタイミングパルスＴ
ＰＯＢ及びＴＰＯＣを無効にする必要があり、図３６の
ゲート制御テーブル４１ａに示すように、制御データＤ
３〜Ｄ６は常にＯＦＦとされ、第３〜第６のアンドゲー
トＡＮＤ３〜ＡＮＤ６は常時ディスエーブル状態にされ
る。

図３７はＳＢＣ波形、ＮＲＺ波形、或いはＲＺ波形の
試験パターン信号を発生することができる波形発生装置
の第２の具体例を示すブロック図である。この第２の具
体例は、図３４に示した第１の具体例の波形発生装置を
２台用意し、これら２台の波形発生装置をインターリー
ブ動作させて、両波形発生装置からタイミングパルスを
交互に発生させ、２倍の速度でタイミングパルスを発生
させるように構成したものである。従って、両波形発生
装置は上記第１の具体例の波形発生装置と同じ構成を有
するので、第１の波形発生装置の対応する部分及び素子
は同じ参照符号のままにし、第２の波形発生装置の対応
する部分及び素子には同じ参照符号にダッシュ（’）を
付けて示す。また、パターン発生器ＰＧから供給される
試験パターンデータＰＡＴ、試験周期信号ＰＳ及びタイ
ミング信号ＴＳと、基準クロック周期Ｔ未満の端数デー
タＦＤについては、第１の波形発生装置に供給されるも
のには“−Ａ”を付け、第２の波形発生装置に供給され
るものには“−Ｂ”を付けて示す。この第２の具体例の
波形発生装置の動作は、上述した第１具体例の波形発生
装置の動作、及び図３３を参照してのインタリーブ動作
の説明から容易に理解できるので、ここではその説明を
省略する。

ここで、図３４に示した第１具体例の波形発生装置を
再び参照すると、タイミング発生器ＴＧＡ、ＴＧＢ、Ｔ
ＧＣから発生されるタイミングパルスＴＰＯＡ、ＴＰＯ
Ｂ、ＴＰＯＣはＳ−Ｒフリップフロップ２６のセット端
子及びリセット端子にそれぞれ同一位相で供給される必
要がある。そのため、アンドゲートＡＮＤ１〜ＡＮＤ６
の出力側に可変遅延回路３３〜３８をそれぞれ挿入し
て、これらタイミングパルスＴＰＯＡ、ＴＰＯＢ、ＴＰ
ＯＣの伝搬経路中での遅延時間（伝搬遅延時間）を調整
し（即ち、スキュー（skew）調整を行い）、タイミング
パルスが同一位相でＳ−Ｒフリップフロップ２６のセッ
ト端子及びリセット端子に到達するようにしている。

ところで、このアナログ的に構成されるスキュー調整
用の可変遅延回路３３及びタイミング発生器ＴＧＡの可
変遅延回路ＶＤを含む伝搬経路Ｌａを伝搬するタイミン
グパルスの伝搬遅延時間の和（Ｔ−Ｔｐｄ）は温度及び
電圧変化によって変動し、その変動量は ΔＴ１＝（Ｔ−Ｔｐｄ）×（Ｔｐｄの温度変動係数）×（±温度変化幅） ・・・（１） ΔＴ２＝（Ｔ−Ｔｐｄ）×（Ｔｐｄの温度変動係数）×（±電圧変化幅） ・・・（２） と表わすことができる。

例えば、Ｔ−Ｔｐｄ＝１０ｎｓ、温度変動係数＝０．
３％／℃、ＩＣテスタの環境温度＝２５±５℃とすれ
ば、 ΔＴ１＝１０×０．３×１０^-2×（±５）（ｎｓ） ＝±０．１５（ｎｓ）＝±１５０ｐｓ となる。他の伝搬経路を伝搬するタイミングパルスも同
様の結果になる。

図３４に示した第１具体例の波形発生装置及び図３７
に示した第２具体例の波形発生装置は各タイミング発生
器の可変遅延回路と対応するスキュー調整用の可変遅延
回路とが縦続接続されているため、合計の伝搬遅延時間
（Ｔ−Ｔｐｄ）が大きくなり、そのため伝搬遅延時間の
温度変動量ΔＴ１及び電圧変動量ΔＴ２が大きく、タイ
ミング精度が低下するという欠点があった。

また、波形発生装置として構成されるＬＳＩの入出力
バッファの性能限界により、外部から高い周波数の基準
クロックを入力できないため、動作速度を向上する手法
として図３２及び図３７に示したように、タイミング発
生器を複数台用意して順次に切り換えて動作させるイン
タリーブ動作（多重化動作）と呼ばれる手法が用いられ
て来た。しかしながら、インタリーブ動作を採用する
と、タイミング発生器を始めとして殆どのモジュール
（素子）をインタリーブ数必要とするから、ハードウェ
アの規模が約インタリーブ数倍となる。特に、図３７に
示したインターリーブ動作の波形発生装置ではインタリ
ーブ数が２であるにも拘わらず、６台のタイミング発生
器を必要としている。

さらに、各タイミング発生器の可変遅延回路１５又は
ＶＤは、図２９Ａに示したように、複数個のゲート素子
を縦続接続したゲート遅延を利用するものであり、図２
９Ｂに示したような論理的遅延時間を制御（セレクト）
信号に変換するデータ変換テーブルを作成するのにかな
りの工数が必要となる。図３４に示した波形発生装置で
は３つの可変遅延回路ＶＤを使用するので３つのデータ
変換テーブルを作成する必要があり、図３７に示したイ
ンタリーブ動作の波形発生では６つの可変遅延回路ＶＤ
を使用するので６つのデータ変換テーブルを作成する必
要がある。さらに高速化するためにインタリーブ数がさ
らに増えると、可変遅延回路の使用数も増加するから、
データ変換テーブルを作成する工数が非常に多くなると
いう欠点があった。

その上、図３７に示すようにＳＲフリップフロップ２
６のセット端子及びリセット端子に与えられるセットパ
ルスＳｓ及びリセットパルスＳｒはそれぞれ、６つの伝
搬経路を伝搬するタイミングパルスの論理和となるため
に、それぞれの伝搬経路の遅延時間の補正（スキュー調
整）に僅かなバラツキが生じ易く、タイミング精度をさ
らに悪化させるという問題があった。

発明の開示 この発明の１つの目的は、上述した従来技術の問題点
を解決した波形発生装置及びこの波形発生装置を具備す
る半導体デバイス試験装置を提供することである。

この発明の他の目的は、従来のハードウェアとの表面
上の互換性を保ちながらタイミング精度を向上させ、か
つハードウェアの規模を簡素化した波形発生装置及びこ
の波形発生装置を具備する半導体デバイス試験装置を提
供することである。

上記目的を達成するために、この発明の第１の面にお
いては、外部より与えられる試験論理データ及び波形モ
ード情報に応じて、複数の遅延データより、少なくとも
１つのセットパルスを生成するための少なくとも１つの
遅延データと、少なくとも１つのリセットパルスを生成
するための少なくとも１つの遅延データとを選択する遅
延データ選択手段と、セットパルス用遅延データの伝搬
経路とリセットパルス用遅延データの伝搬経路に対する
スキュー調整用遅延データをそれぞれ格納するセットパ
ルス用及びリセットパルス用のスキューデータ記憶手段
と、前記セットパルス用遅延データ及び前記リセットパ
ルス用遅延データと、前記セットパルス用及びリセット
パルス用のスキュー調整用遅延データと、外部より与え
られる各試験サイクルにおける端数データとを演算し
て、その演算出力からセットパルス用の整数遅延データ
及び端数遅延データとリセットパルス用の整数遅延デー
タ及び端数遅延データとをそれぞれ出力するセットパル
ス用及びリセットパルス用の演算手段と、前記整数遅延
データに対応する遅延時間だけ試験周期タイミングを遅
らせた少なくとも１つのセットパルス生成用有効フラグ
と少なくとも１つのリセットパルス生成用有効フラグと
を出力すると共に、これらセットパルス生成用有効フラ
グ及びリセットパルス生成用有効フラグにそれぞれ関連
する端数遅延データをそれぞれ出力するセットパルス用
及びリセットパルス用の遅延手段と、前記セットパルス
生成用有効フラグ及びリセットパルス生成用有効フラグ
がそれぞれ入力され、これら有効フラグを、前記関連す
る端数遅延データに基づいて、それぞれ遅延させるセッ
トパルス用及びリセットパルス用の可変遅延手段と、各
試験サイクルごとに前記セットパルス用及びリセットパ
ルス用の可変遅延手段から供給されるセットパルス及び
リセットパルスによってセット及びリセットされた波形
を出力する波形出力手段とを具備する波形発生装置が提
供される。

好ましい一実施例においては、当該波形発生装置は前
記複数の遅延データを格納する遅延データメモリをさら
に含み、前記遅延データ選択手段は、外部より与えられ
る試験論理データ及び波形モード情報に応じて、データ
選択情報を発生するセレクトデータメモリと、このセレ
クトデータメモリから供給されるデータ選択情報によっ
て前記遅延データメモリから供給される複数の遅延デー
タから、前記少なくとも１つのセットパルスを生成する
ための少なくとも１つの遅延データと、前記少なくとも
１つのリセットパルスを生成するための少なくとも１つ
の遅延データとを選択するマルチプレクサとによって構
成されている。

また、前記セレクトデータメモリには波形モード情報
と、現在の試験サイクル及び前の試験サイクルの試験論
理データと、セットパルス及びリセットパルス有効フラ
グとに対応するデータ選択情報が格納されていることが
好ましい。

前記遅延データ選択手段は、前記波形モード情報と、
現在の試験サイクル及び前の試験サイクルの試験論理デ
ータとに対応するデータ選択情報が格納されているセレ
クトデータメモリと、このセレクトデータメモリから入
力されるデータ選択情報、及び前記遅延データメモリか
ら入力される複数の遅延データから、前記セットパルス
生成用の少なくとも１つの遅延データ及び前記リセット
パルス生成用の少なくとも１つの遅延データと、セット
パルス及びリセットパルス有効フラグを周期信号の前半
又は後半で選択することが可能なマルチプレクサとによ
って構成されていてもよい。

前記可変遅延手段は、前記端数遅延データに対応する
遅延制御信号を出力するセットパルス用及びリセットパ
ルス用のデータ変換手段と、このデータ変換手段から出
力される遅延制御信号に基づいて、入力された前記セッ
トパルス生成用有効フラグ及び前記リセットパルス生成
用有効フラグをそれぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延回路とによって構成されて
いる。

前記セレクトデータメモリは、隣接する試験サイクル
において試験論理データが“０”、“０”又は“１”、
“１”と連続する場合には、前記波形出力手段にセット
パルス／リセットパルスがそれぞれ連続して入力されな
いように前記データ選択情報が設定されていることが好
ましい。

前記セットパルス用及びリセットパルス用の遅延手段
は、前記セットパルス用の整数遅延データ及び前記リセ
ットパルス用の整数遅延データと、クロックを計数する
カウンタの出力とを演算して、セットパルス用／リセッ
トパルス用カウンタデータ一致期待値を生成し、この一
致期待値と前記カウンタの出力との一致を検出して、前
記セットパルス生成用及び前記リセットパルス生成用の
有効フラグ、及びこれら有効フラグに関連する前記セッ
トパルス用及び前記リセットパルス用端数遅延データを
出力するものでよい。

前記遅延データメモリから前記マルチプレクサに供給
された遅延データにパルス出力を禁止するオープンフラ
グが与えられている場合と、前記セレクトデータメモリ
から前記マルチプレクサに与えられたデータ選択情報に
セットパルス／リセットパルス有効フラグがない場合に
は、前記セットパルス用及びリセットパルス用の遅延手
段に入力データをロードさせない制御手段が設けられて
いることが好ましい。

この発明の第２の面においては、半導体デバイスを試
験するための半導体デバイス試験装置であって、外部よ
り与えられる試験論理データ及び波形モード情報に応じ
て、複数の遅延データより、少なくとも１つのセットパ
ルスを生成するための少なくとも１つの遅延データと、
少なくとも１つのリセットパルスを生成するための少な
くとも１つの遅延データとを選択する遅延データ選択手
段と、セットパルス用遅延データの伝搬経路とリセット
パルス用遅延データの伝搬経路に対するスキュー調整用
遅延データをそれぞれ格納するセットパルス用及びリセ
ットパルス用のスキューデータ記憶手段と、前記セット
パルス用遅延データ及び前記リセットパルス用遅延デー
タと、前記セットパルス用及びリセットパルス用のスキ
ュー調整用遅延データと、外部より与えられる各試験サ
イクルにおける端数データとを演算して、その演算出力
からセットパルス用の整数遅延データ及び端数遅延デー
タとリセットパルス用の整数遅延データ及び端数遅延デ
ータとをそれぞれ出力するセットパルス用及びリセット
パルス用の演算手段と、前記整数遅延データに対応する
遅延時間だけ試験周期タイミングを遅らせた少なくとも
１つのセットパルス生成用有効フラグと少なくとも１つ
のリセットパルス生成用有効フラグとを出力すると共
に、これらセットパルス生成用有効フラグ及びリセット
パルス生成用有効フラグにそれぞれ関連する端数遅延デ
ータをそれぞれ出力するセットパルス用及びリセットパ
ルス用の遅延手段と、前記セットパルス生成用有効フラ
グ及びリセットパルス生成用有効フラグがそれぞれ入力
され、これら有効フラグを、前記関連する端数遅延デー
タに基づいて、それぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延手段と、各試験サイクルご
とに前記セットパルス用及びリセットパルス用の可変遅
延手段から供給されるセットパルス及びリセットパルス
によってセット及びリセットされた波形を出力する波形
出力手段と、前記波形出力手段から出力される波形の試
験信号を被試験半導体デバイスに印加する手段とを具備
する半導体デバイス試験装置が提供される。

好ましい一実施例においては、当該半導体デバイス試
験装置は前記複数の遅延データを格納する遅延データメ
モリをさらに含み、前記遅延データ選択手段は、外部よ
り与えられる試験論理データ及び波形モード情報に応じ
て、データ選択情報を発生するセレクトデータメモリ
と、このセレクトデータメモリから供給されるデータ選
択情報によって前記遅延データメモリから供給される複
数の遅延データから、前記少なくとも１つのセットパル
スを生成するための少なくとも１つの遅延データと、前
記少なくとも１つのリセットパルスを生成するための少
なくとも１つの遅延データとを選択するマルチプレクサ
とによって構成されている。

また、前記セレクトデータメモリには波形モード情報
と、現在の試験サイクル及び前の試験サイクルの試験論
理データと、セットパルス及びリセットパルス有効フラ
グとに対応するデータ選択情報が格納されていることが
好ましい。

前記遅延データ選択手段は、前記波形モード情報と、
現在の試験サイクル及び前の試験サイクルの試験論理デ
ータとに対応するデータ選択情報が格納されているセレ
クトデータメモリと、このセレクトデータメモリから入
力されるデータ選択情報、及び前記遅延データメモリか
ら入力される複数の遅延データから、前記セットパルス
生成用の少なくとも１つの遅延データ及び前記リセット
パルス生成用の少なくとも１つの遅延データと、セット
パルス及びリセットパルス有効フラグを周期信号の前半
又は後半で選択することが可能なマルチプレクサとによ
って構成されていてもよい。

前記可変遅延手段は、前記端数遅延データに対応する
遅延制御信号を出力するセットパルス用及びリセットパ
ルス用のデータ変換手段と、このデータ変換手段から出
力される遅延制御信号に基づいて、入力された前記セッ
トパルス生成用有効フラグ及び前記リセットパルス生成
用有効フラグをそれぞれ遅延させるセットパルス用及び
リセットパルス用の可変遅延回路とによって構成されて
いる。

前記セレクトデータメモリは、隣接する試験サイクル
において試験論理データが“０”、“０”又は“１”、
“１”と連続する場合には、前記波形出力手段にセット
パルス／リセットパルスがそれぞれ連続して入力されな
いように前記データ選択情報が設定されていることが好
ましい。

前記セットパルス用及びリセットパルス用の遅延手段
は、前記セットパルス用の整数遅延データ及び前記リセ
ットパルス用の整数遅延データと、クロックを計数する
カウンタの出力とを演算して、セットパルス用／リセッ
トパルス用カウンタデータ一致期待値を生成し、この一
致期待値と前記カウンタの出力との一致を検出して、前
記セットパルス生成用及び前記リセットパルス生成用の
有効フラグ、及びこれら有効フラグに関連する前記セッ
トパルス用及び前記リセットパルス用端数遅延データを
出力するものでよい。

図面の簡単な説明 図１はこの発明による波形発生装置の一実施例を示す
ブロック図である。

図２は図１に示した波形発生装置の動作を説明するた
めのタイミングチャートである。

図３は図１に示した波形発生装置の動作を説明するた
めのタイミングチャートである。

図４は図１に示した波形発生装置の動作を説明するた
めのタイミングチャートである。

図５は図１に示した波形発生装置の主として遅延デー
タメモリとマルチプレクサの具体的な回路構成を示すブ
ロック図である。

図６は図１に示した波形発生装置の主としてセレクト
データメモリの具体的な回路構成を示すブロック図であ
る。

図７は図１に示した波形発生装置の主としてスキュー
レジスタと演算回路の具体的な回路構成を示すブロック
図である。

図８は図１に示した波形発生装置の主としてカウンタ
遅延回路内の遅延ステージの具体的な回路構成を示すブ
ロック図である。

図９はセレクトデータとマルチプレクサが選択する遅
延データとの対応関係を示す図である。

図１０はノーマル動作速度モードにおけるセレクトデ
ータメモリのアドレス入力とセレクトデータとの対応関
係、並びにこのセレクトデータとマルチプレクサの出力
との対応関係をそれぞれ示す図である。

図１１は倍速動作モードにおけるセレクトデータメモ
リのアドレス入力とセレクトデータとの対応関係、並び
にこのセレクトデータとマルチプレクサの出力との対応
関係をそれぞれ示す図である。

図１２は図５〜図８に示した波形発生装置がノーマル
動作速度モードでＮＲＺ／ＲＺ波形を発生する場合のタ
イミングチャートである。

図１３は図５〜図８に示した波形発生装置がノーマル
動作速度モードでＳＢＣ波形を発生する場合のタイミン
グチャートである。

図１４は図１３の続きのタイミングチャートである。

図１５は図５〜図８に示した波形発生装置が倍速動作
モードでＮＲＺ／ＲＺ波形を発生する場合のタイミング
チャートである。

図１６は図５〜図８に示した波形発生装置が倍速動作
モードでＳＢＣ波形を発生する場合のタイミングチャー
トである。

図１７は図５〜図８に示した波形発生装置のノーマル
動作速度モードにおける基本回路を示すブロック図であ
る。

図１８は図５〜図８に示した波形発生装置の倍速動作
モードにおける基本回路の内の第１及び第２遅延ステー
ジの基本回路を示すブロック図である。

図１９は図５〜図８に示した波形発生装置の倍速動作
モードにおける基本回路の内の第３及び第４遅延ステー
ジの基本回路を示すブロック図である。

図２０は図１８に示した基本回路の動作を説明するた
めのタイミングチャートである。

図２１は図２０の続きのタイミングチャートである。

図２２は図１８に示した第１遅延ステージの動作を説
明するためのタイミングチャートである。

図２３は図１８に示した第２遅延ステージの動作を説
明するためのタイミングチャートである。

図２４は図１９に示した第３遅延ステージの動作を説
明するためのタイミングチャートである。

図２５は図１９に示した第４ステージ及びその出力側
の動作を説明するためのタイミングチャートである。

図２６は従来のＩＣテスタの一例の構成を示すブロッ
ク図である。

図２７は図２６に示されたタイミング発生器の一例を
示すブロック図である。

図２８は図２７に示されたタイミング発生器の動作を
説明するためのタイミングチャートである。

図２９Ａは図２７に示された可変遅延回路の原理的な
構成を示す回路図である。

図２９Ｂは図２７に示されたデータ変換テーブルの一
例を示す図である。

図３０は図２６に示されたタイミング発生器の他の例
を示すブロック図である。

図３１は図３０に示されたタイミング発生器の動作を
説明するためのタイミングチャートである。

図３２は図２６に示されたタイミング発生器がインタ
リーブ動作をする場合の回路構成を示すブロック図であ
る。

図３３は図３２に示されたタイミング発生器の動作を
説明するためのタイミングチャートである。

図３４は従来のＮＲＺ／ＲＺ／ＳＢＣ波形を選択して
発生することができる波形発生装置の一例を示すブロッ
ク図である。

図３５は図３４に示された波形発生装置がＳＢＣ波形
を発生するときの動作を説明するためのタイミングチャ
ートである。

図３６は図３４に示されたゲート制御テーブルに格納
されたデータの一例を示す図である。

図３７は図３４に示された波形発生装置がインタリー
ブ動作をする場合の回路構成を示すブロック図である。

発明を実施するための最良の形態 以下、この発明による波形発生装置の好ましい実施例
について図１〜図２５を参照して詳細に説明する。

図１はこの発明による波形発生装置の一実施例を示す
ブロック図である。この波形発生装置は、パターン発生
器ＰＧ（図２６参照）からのタイミング信号ＴＳが入力
される第１〜第６の６つの遅延データメモリ１１−Ａ
１、１１−Ａ２、１１−Ｂ１、１１−Ｂ２、１１−Ｃ１
及び１１−Ｃ２（全体を参照符号１１で表わす）と、セ
レクトデータメモリ（イベント変換テーブル）４６とマ
ルチプレクサ４７とを備えた遅延データ選択回路４５
と、タイミングパルスの伝搬経路における遅延時間を調
整するスキュー調整用遅延データＳＫＤ及びＳＫＤ’が
それぞれ格納された第１及び第２のスキューレジスタ４
８及び４８’と、遅延データ選択回路４５からの出力信
号ＳＡ１／ＳＡ２、第１のスキューレジスタ４８からの
スキュー調整用遅延データＳＫＤ、及び基準クロック周
期Ｔ未満の端数時間を表わす端数データＦＤが供給され
る第１の演算回路４９と、遅延データ選択回路４５から
の出力信号ＲＡ１／ＲＡ２、第２のスキューレジスタ４
８’からのスキュー調整用遅延データＳＫＤ’及び基準
クロック周期Ｔ未満の端数時間を表わす端数データＦＤ
が供給される第２の演算回路４９’と、基準クロックＲ
ＥＦＣＫの２倍のレートのクロック（倍速クロック）Ｒ
ＥＦＣＫ２を計数する第１のカウンタＣＮＴ１と、この
カウンタＣＮＴ１からの出力信号ＣＮＴＤ−Ａが供給さ
れる第５のＤ形フリップフロップＤＦ５と、第１の演算
回路４９からの出力信号Ｓａ及びＳｂ、試験周期信号Ｐ
eriod、カウンタＣＮＴ１からの出力信号ＣＮＴＤ−Ａ
及びＤ形フリップフロップＤＦ５からの出力信号ＣＮＴ
Ｄ−Ｂが供給される第１のカウンタ遅延回路５０と、第
２の演算回路４９’からの出力信号Ｒａ及びＲｂ、試験
周期信号Ｐeriod、カウンタＣＮＴ１からの出力信号Ｃ
ＮＴＤ−Ａ及びＤ形フリップフロップＤＦ５からの出力
信号ＣＮＴＤ−Ｂが供給される第２のカウンタ遅延回路
５０’と、第１のカウンタ遅延回路５０からの出力信号
ＭＡｊを遅延させる第１の可変遅延回路５２と、第２の
カウンタ遅延回路５０’からの出力信号ＭＡｊ’を遅延
させる第２の可変遅延回路５２’と、第１及び第２の可
変遅延回路５２及び５２’の遅延量をそれぞれ制御する
第１及び第２のデータ変換テーブル５３及び５３’と、
第１の可変遅延回路５２の出力信号がセット端子Ｓに供
給され、第２の可変遅延回路５２’からの出力信号がリ
セット端子Ｒに供給されるＳ−Ｒフリップフロップ２６
とを備えている。

第１〜第６の遅延データメモリ１１−Ａ１、１１−Ａ
２、１１−Ｂ１、１１−Ｂ２、１１−Ｃ１及び１１−Ｃ
２には遅延データＴＭＡ１、ＴＭＡ２、ＴＭＢ１、ＴＭ
Ｂ２、ＴＭＣ１及びＴＭＣ２がそれぞれ格納されてお
り、パターン発生器ＰＧから供給されるタイミング信号
ＴＳによってこれら遅延データが各メモリから出力され
る。この実施例では、出力される遅延データの大きさ
は、ＴＭＡ１＜ＴＭＡ２、ＴＭＢ１＜ＴＭＢ２、ＴＭＣ
１＜ＴＭＣ２に選定されている。また、ＳＢＣ波形が指
定されたときには、ＴＭＡ１＜ＴＭＢ１＜ＴＭＣ１、Ｔ
ＭＡ２＜ＴＭＢ２＜ＴＭＣ２に選定され、ＲＺ波形が指
定されたときには、ＴＭＢ１＜ＴＭＣ１、ＴＭＢ２＜Ｔ
ＭＣ２に選定される。

第１のスキューレジスタ４８、第１の演算回路４９、
第１のカウンタ遅延回路５０、第１の可変遅延回路５２
及び第１のデータ変換テーブル５３はＳ−Ｒフリップフ
ロップ２６のセット端子Ｓに供給されるタイミングパル
ス（以後、セット用パルスと称す）の生成に関与し、第
２のスキューレジスタ４８’、第２の演算回路４９’、
第２のカウンタ遅延回路５０’、第２の可変遅延回路５
２’及び第２のデータ変換テーブル５３’はＳ−Ｒフリ
ップフロップ２６のリセット端子Ｒに供給されるタイミ
ングパルス（以後、リセット用パルスと称す）の生成に
関与する。

遅延データ選択回路４５のセレクトデータメモリ４６
は、パターン発生器ＰＧからの試験周期信号Ｐeriod及
び試験パターンデータＰＡＴと、発生すべき波形の種類
を指定する波形モード選択信号ＷＭとが入力されると、
この波形モード選択信号ＷＭによって指定された波形に
対応する遅延データを選択するセレクトデータをマルチ
プレクサ４７の制御端子に供給する。

マルチプレクサ４７は、遅延データメモリ１１から供
給される遅延データＴＭＡ１、ＴＭＡ２、ＴＭＢ１、Ｔ
ＭＢ２、ＴＭＣ１及びＴＭＣ２の内から、セレクトデー
タによって指定された遅延データを選択し、第１の演算
回路４９にはセット用パルスに関する遅延データＳＡ１
／ＳＡ２を供給し、第２の演算回路４９’にはリセット
用パルスに関する遅延データＲＡ１／ＲＡ２を供給す
る。マルチプレクサ４７から出力されるこれら遅延デー
タＳＡ１／ＳＡ２、ＲＡ１／ＲＡ２は発生すべきタイミ
ングパルスの数に応じて増減されるものであり、例えば
２つのセット用パルスを生成する場合にはセレクトデー
タによって２つの遅延データＳＡ１及びＳＡ２が選択さ
れ、同じく、２つのリセット用パルスを生成する場合に
はセレクトデータによって２つの遅延データＲＡ１及び
ＲＡ２が選択される。また、１つのセット用パルスを生
成する場合には１つの遅延データＳＡ１又はＳＡ２が選
択され、同じく、１つのリセット用パルスを生成する場
合には１つの遅延データＲＡ１又はＲＡ２が選択され
る。

第１の演算回路４９は、第１のスキューレジスタ４８
からのスキュー調整用遅延データＳＫＤと各試験サイク
ルに応じた端数データＦＤとを加算する第１の演算ユニ
ットＡＬＵ１と、この第１の演算ユニットＡＬＵ１の加
算結果とマルチプレクサ４７から出力されるセット用パ
ルスの生成に関与する遅延データＳＡ１／ＳＡ２とを加
算する第２の演算ユニットＡＬＵ２とを備えている。第
２の演算ユニットＡＬＵ２からの加算結果の内、整数部
分の遅延時間を表わす整数遅延係数Ｓａは第１のカウン
タ遅延回路５０の演算ユニットＡＬＵ３の一方の入力端
子に供給され、端数部分の遅延時間を表わす端数遅延係
数Ｓｂは第１のカウンタ遅延回路５０の遅延ステージ８
１に供給される。演算ユニットＡＬＵ３の他方の入力端
子には第１のカウンタＣＮＴ１からの出力信号ＣＮＴＤ
−Ａが供給され、上記整数遅延係数Ｓａとの加算結果Ｓ
Ｅを遅延ステージ８１に供給する。

第２の演算回路４９’は、第２のスキューレジスタ４
８’からのスキュー調整用遅延データＳＫＤ’と各試験
サイクルに応じた端数データＦＤとを加算する第１の演
算ユニットＡＬＵ１’と、この第１の演算ユニットＡＬ
Ｕ１’の加算結果とマルチプレクサ４７から出力される
リセット用パルスの生成に関与する遅延データＲＡ１／
ＲＡ２とを加算する第２の演算ユニットＡＬＵ２’とを
備えている。第２の演算ユニットＡＬＵ２’からの加算
結果の内、整数部分の遅延時間を表わす整数遅延係数Ｒ
ａは第２のカウンタ遅延回路５０’の演算ユニットＡＬ
Ｕ３’の一方の入力端子に供給され、端数部分の遅延時
間を表わす端数遅延係数Ｒｂは第２のカウンタ遅延回路
５０’の遅延ステージ８１’に供給される。演算ユニッ
トＡＬＵ３’の他方の入力端子には第１のカウンタＣＮ
Ｔ１からの出力信号ＣＮＴＤ−Ａが供給され、上記整数
遅延係数Ｒａとの加算結果ＲＥを遅延ステージ８１’に
供給する。

第１／第２のカウンタ遅延回路５０／５０’は、第１
／第２の演算回路４９／４９’から供給される整数遅延
係数Ｓａ／Ｒａに相当する遅延時間だけ試験周期のタイ
ミングを遅らせる少なくとも１つのセット／リセット用
パルス有効フラグＭＡｊ／ＭＡｊ’を出力すると共に、
これらセット／リセット用パルス有効フラグに関連する
セット／リセット用パルス端数遅延データＦｊ／Ｆｊ’
（入力された端数遅延係数Ｓｂ／Ｒｂに対応する遅延時
間を表わす）を出力する。セット／リセット用パルス有
効フラグＭＡｊ／ＭＡｊ’は第１／第２の可変遅延回路
５３／５３’にそれぞれ供給され、セット／リセット用
パルス端数遅延データＦｊ／Ｆｊ’は第１／第２のデー
タ変換テーブル５３／５３’にそれぞれ供給される。

第１／第２のデータ変換テーブル５３／５３’はそれ
ぞれメモリより構成されており、セット／リセット用パ
ルス遅延端数データＦｊ／Ｆｊ’が入力されると、これ
らデータに対応する遅延制御信号（セレクト信号）を出
力する。第１／第２の可変遅延回路５２／５２’は入力
されたセット／リセット用パルス有効フラグＭＡｊ／Ｍ
Ａｊ’に、遅延制御信号に応じた遅延量を与え、セット
／リセット用パルスとしてＳ−Ｒフリップフロップ２６
のセット／リセット端子Ｓ／Ｒに供給する。

Ｓ−Ｒフリップフロップ２６は各試験サイクル毎に第
１／第２の可変遅延回路５２／５２’より供給されるセ
ット／リセット用パルスによってセット／リセットされ
て、ＤＵＴ１９（図２６参照）に印加する所望の波形の
試験パターン信号ＦＣＯを出力する。

遅延データ選択回路４５のセレクトデータメモリ４６
には、波形モード情報と、現在の試験サイクル及び前の
試験サイクルの試験パターンデータＰＡＴに対応するセ
レクトデータが格納されており、このセレクトデータメ
モリ４６に波形モード選択信号ＷＭが入力されると、こ
の波形モード選択信号ＷＭによって指定された波形モー
ド情報に対応するセレクトデータがマルチプレクサ４７
の制御端子に供給される。

マルチプレクサ４７は、遅延データメモリ１１から供
給される遅延データＴＭＡ１／Ａ２、ＴＭＢ１／Ｂ２、
ＴＭＣ１／Ｃ２の内から、セレクトデータメモリ４６か
らのセレクトデータによって選択されたセット／リセッ
ト用パルスを生成するための遅延データと、セレクトデ
ータに含まれるセット／リセット用パルス有効フラグ、
つまりイネーブル信号をそれぞれ選択する。ＮＲＺ波形
が指定された場合のマルチプレクサ４７の動作を図２Ａ
のタイミングチャートに示し、ＳＢＣ波形が指定された
場合のマルチプレクサ４７の動作を図２Ｂのタイミング
チャートに示す。図２Ａのタイミングチャートから明瞭
なように、ＮＲＺ波形の場合には試験周期信号Ｐeriod
の前半部分と後半部分において遅延データＴＤとしてＡ
１とＡ２をそれぞれ選択し、かつセット／リセット用パ
ルス有効フラグＶＦＬ、つまりイネーブル信号としてＡ
１ＥとＡ２Ｅをそれぞれ選択している。同様に、図２Ｂ
のタイミングチャートから明瞭なように、ＳＢＣ波形の
場合には試験周期信号Ｐeriodの前半部分と後半部分に
おいてセット用パルス遅延データＴＤ−ＳとしてＡ１と
Ｃ１及びＢ１と０を、かつセット用パルス有効フラグＶ
ＦＬ−Ｓ、つまりイネーブル信号として１と１及び１と
０をそれぞれ選択し、リセット用パルス遅延データＴＤ
−ＲとしてＢ１と０及びＡ１とＣ１を、かつリセット用
パルス有効フラグＶＦＬ−Ｒ、つまりイネーブル信号と
して１と０及び１と１を選択している。

このように試験周期信号の前半部分と後半部分におい
て遅延データをそれぞれ選択し、かつセット／リセット
用パルス有効フラグをそれぞれ選択すると、図１に示し
た波形発生装置は倍速モードでの動作が可能となる。

セレクトデータメモリ４６には、図３Ａに示すよう
に、隣接する試験周期において試験パターンデータＰＡ
Ｔの論理値が“０”、“０”或いは“１”、“１”と連
続する場合に、図３Ｆ及びＧに示すセット／リセット用
パルスＳＰＯ／ＲＰＯがＳ−Ｒフリップフロップ２６に
それぞれ連続して入力される（点線の矢印で示すパル
ス）ことを禁止するように、セレクトデータが格納され
ている。その理由は、図３Ｃに６０で、また、図３Ｄに
６１で示すような、倍速クロックＲＥＦＣＫ２（＝２Ｃ
ＬＫ）の周期より小さい遅延時間を発生させると、第１
／第２のカウンタ遅延回路５０／５０’がロジック的に
誤動作するからである（これは近接誤動作と呼ばれ
る）。そのために図４に示す動作例のように、図４Ｅ及
びＧに示すセット／リセット用パルスの遅延データＴＤ
−Ｓ／ＴＤ−Ｒと図４Ｆ及びＨに示すセット／リセット
用パルス有効フラグ（イネーブル信号）ＶＦＬ−Ｓ／Ｖ
ＦＬ−Ｒの場合には図４１に示すようにリセット用パル
ス遅延データＡ１及びセット用パルス遅延データＡ１に
基づくリセット用パルス及びセット用パルスが発生され
てしまうが、セレクトデータメモリ４６から出力される
有効フラグ（イネーブル信号）を、図４Ｋ及びＭに示す
ＶＦＬ−Ｓ２及びＶＦＬ−Ｒ２のように、所定の遅延デ
ータＡ１に対応する部分をゼロとして出力することによ
り、上記遅延データＡ１に基づくリセット用パルス及び
セット用パルスの出力を禁止することができる。

第１／第２のカウンタ遅延回路５０／５０’は、上述
したように、その演算ユニットＡＬＵ３／ＡＬＵ３’に
おいて、第１／第２の演算回路４９／４９’から供給さ
れる整数遅延係数Ｓａ／Ｒａと第１のカウンタＣＮＴ１
からの出力信号ＣＮＴＤ−Ａとを加算して、セット／リ
セット用パルスのカウンタデータ一致期待値ＳＥ／ＲＥ
を生成し、遅延ステージ８１／８１’に与える。この遅
延ステージ８１／８１’は縦続接続された複数段の遅延
回路８１−１、８１−２、・・・、８１−ｎ／８１’−
１、８１’−２、・・・、８１’−ｎ（図８参照）によ
って構成されている。遅延ステージ８１／８１’は、入
力された一致期待値ＳＥ／ＲＥと第５のＤ形フリップフ
ロップＤＦ５からの出力信号ＣＮＴＤ−Ｂ（カウンタＣ
ＮＴ１の出力信号ＣＮＴＤ−Ａを遅延させたもの）との
一致を検出して、最多で２つのセット／リセット用パル
ス有効フラグＭＡｊ／ＭＡｊ’（ｊ＝ｊ’＝１〜ｎ、ｎ
は遅延ステージの段数）を出力すると同時に、入力され
た端数遅延係数Ｓｂ／Ｒｂに基づいて、その有効フラグ
ＭＡｊ／ＭＡｊ’に関連するセット／リセット用パルス
端数遅延データＦｊ／Ｆｊ’（端数遅延係数Ｓｂ／Ｒｂ
に対応する遅延時間を表わす）を出力する。

遅延データメモリ１１からマルチプレクサ４７に供給
された遅延データにパルス出力を禁止するオープンフラ
グ“open”が与えられている場合と、セレクトデータメ
モリ４６からマルチプレクサ４７に供給されたセレクト
データＳＤにセット／リセット用パルス有効フラグ（イ
ネーブル信号）がない場合には、第１／第２のカウンタ
遅延回路５０／５０’の遅延ステージ８１／８１’にデ
ータ（一致期待値）ＳＥ／ＲＥ及び端数遅延係数Ｓｂ／
Ｒｂをロードさせない制御手段が設けられている。具体
的には、図７に示すアンドゲートＡＮＤ１００／ＡＮＤ
２００がこの制御手段に相当する。

このように構成すると、第１／第２のカウンタ遅延回
路５０／５０’からのセット／リセット用パルスの発生
が禁止されるので波形のＨレベル／Ｌレベルの時間長を
変えることが可能になり、種々の波形を得ることができ
る。

図１に示した波形発生装置を具体化した回路構成の一
例を図５〜図８に示す。図５は主として遅延データメモ
リ１１とマルチプレクサ４７の具体例を示し、図６は主
としてセレクトデータメモリ４６の具体例を示し、図７
は主として第１及び第２のスキューレジスタ４８及び４
８’と第１及び第２の演算回路４９及び４９’の具体例
を示し、そして図８は主として第１及び第２のカウンタ
遅延回路５０及び５０’の具体例を示す。なお、これら
図面において、ＤＦはＤ形フリップフロップ、ＯＲはオ
アゲート、ＷＦＲは波形情報レジスタ、ＭＵＸはマルチ
プレクサ、ＡＬＵは演算回路、ＡＮＤはアンドゲートＥ
ＸＯＲは排他的オアゲート、ＤＬは遅延回路をそれぞれ
示す。

また、図５に示すマルチプレクサＭＵＸ１〜ＭＵＸ４
にそれぞれ供給されるセレクトデータＳ１、Ｓ２、Ｓ
３、Ｅｎ（イネーブル信号）と、これらマルチプレクサ
ＭＵＸ１〜ＭＵＸ４がこのセレクトデータによって選択
する遅延データ（出力データ）との対応関係の一例を図
９に示す。また、図６に示したセレクトデータメモリ
（イベント変換テーブル）４６に格納されたデータの一
例と、このデータによって図５に示したマルチプレクサ
４７（ＭＵＸ１〜４）が出力するセット用パルス遅延デ
ータＳＡ１／ＳＡ２及びリセット用パルス遅延データＲ
Ａ１／ＲＡ２との対応関係を、ノーマル動作速度モード
の場合を図１０に、倍速動作速度モードの場合を図１１
に示す。

図７に示す第１の演算回路４９の第２の加算回路ＡＬ
Ｕ２の出力信号Ｓａは第１の演算回路４９から出力され
る整数遅延係数であり、Ｓｂは端数遅延係数である。同
じく、第２の演算回路４９’の第２の加算回路ＡＬＵ
２’の出力信号Ｒａは整数遅延係数であり、Ｒｂは端数
遅延係数である。また、第３の演算ユニットＡＬＵ３の
加算出力ＳＥはＳＥ＝Ｓａ＋ＣＮＴＤ−Ａであり、この
加算出力ＳＥが図８に示した第１のカウンタ遅延回路５
０の遅延ステージ８１の各段８１−１、８１−２、・・
・、８１−ｎのカウンタデータＣＮＴＤ−Ｂとの一致期
待値となる。このカウンタデータＣＮＴＤ−Ｂは図６に
示すＤ形フリップフロップＤＦ５から供給される。リセ
ット用パルスに関する第３の演算ユニットＡＬＵ３’の
加算出力ＲＥについても同様である。

図６に示すＤ形フリップフロップＤＦ１０２の出力信
号ＳＫＳＳＬ１／２はセット用パルスの遅延データＴＭ
Ａ、ＴＭＢ、ＴＭＣに対応するスキューデータを選択す
る信号である。また、Ｄ形フリップフロップＤＦ１０３
の出力信号ＳＫＲＳＬ１／２はリセット用パルスの遅延
データＴＭＡ、ＴＭＢ、ＴＭＣに対応するスキューデー
タを選択する信号である。

図７において演算ユニットＡＬＵ４及びＡＬＵ４’を
追加した主な理由は、ノーマル動作速度モードにおいて
ＳＢＣ波形を発生させる場合、又は倍速動作速度モード
においてＮＲＺ／ＲＺ／ＳＢＣ波形を発生させる場合
に、マルチプレクサ４７から出力される遅延データＳＡ
２／ＲＡ２に対応して遅延ステージ８１／８１’におい
て１サイクルのロード遅れが発生するので、その分を減
算した期待値（つまり、１カウント小さい値の期待値）
を得るためである。

図５〜図８に示した具体的回路構成の波形発生装置に
おいて、ノーマル動作速度モードでＮＲＺ／ＲＺ波形の
試験パターン信号をＳ−Ｒフリップフロップ２６から出
力させる場合の遅延ステージ８１／８１’の入力までの
タイミングチャートを図１２に示す。また、ノーマル動
作速度モードでＳＢＣ波形の試験パターン信号をＳ−Ｒ
フリップフロップ２６から出力させる場合の遅延ステー
ジ８１／８１’の入力までのタイミングチャートを図１
３及び図１４に示す。

さらに、図５〜図８に示した具体的回路構成の波形発
生装置において、倍速動作速度モードでＮＲＺ／ＲＺ波
形及びＳＢＣ波形の試験パターン信号をＳ−Ｒフリップ
フロップ２６から出力させる場合の遅延ステージ８１／
８１’の入力までのタイミングチャートを図１５及び図
１６にそれぞれ示す。図１６に示すＳＢＣ波形のタイミ
ングチャートの場合、試験周期信号Ｐeriodの立上がり
から次の試験周期信号Ｐeriodの立上がりまでの最小間
隔は、２×（ＲＥＦＣＫの周期）に設定されている。

従来、タイミング発生器においてタイミングパルスＴ
ＰＯを生成するために、試験周期信号Ｐeriod（ＰＳ）
に与える遅延時間ＴＤは１試験周期Ｔｔよりも小さい場
合が多かった。近年、試験サイクルの高速化が進むにつ
れ、試験周期信号に与える上記遅延時間ＴＤを１試験周
期Ｔｔ内に制限するのは困難となっており、実用的では
なくなって来ている。このような実状に鑑み、図５〜図
８に示した具体的回路の波形発生装置では、遅延ステー
ジ８１／８１’を第ｎステージまで用意し、ノーマル動
作速度モードでｎ試験サイクルまで、倍速モードでｎ／
２試験サイクルまで試験周期信号を遅延できるようにし
ている。

図１７は図５〜図８に示した具体的回路構成において
遅延ステージ８１の段数を２段（ｎ＝２）とした波形発
生装置の基本回路を示すブロック図であり、ノーマル速
度で動作する場合を示す。図１７にはセット用パルスに
関連する回路のみを示すが、リセット用パルスに関連す
る回路も同じ構成となる。次に、その動作を説明する。

（１）遅延データＳＡ（ＳＡ１／ＳＡ２）を演算回路４
９の演算ユニットＡＬＵ２の一方の入力端子に与える。

（２）カウンタＣＮＴ１は、試験開始時に出力されるク
リア（Ｃlear）信号により“０”がロードされ、その後
通常のインクリメントを続ける。

（３）Ｄ形フリップフロップＤＦ４は、試験開始時に出
力されるクリア信号をリタイミングして、後述の発生確
認フラグに関係するＤ形フリップフロップＤＦ１３及び
ＤＦ２３をクリアする。

（４）演算ユニットＡＬＵ２では、オアゲート（遅延デ
ータ選択回路）の出力ＳＡと演算ユニットＡＬＵ１から
の演算出力ＳＫＤ＋ＦＤａ（スキューレジスタ４８のス
キューデータＳＫＤと端数データＦＤａとの加算出力）
とを加算する。

（５）カウンタ遅延回路５０の演算ユニットＡＬＵ３
は、演算ユニットＡＬＵ２から出力されるＳＡ＋ＳＫＤ
＋ＦＤａの演算結果の内の基準クロック周期の整数倍と
なる整数遅延データＳａと、カウントアップし続けるカ
ウンタＣＮＴ１の出力データＣＮＴＡとを加算する。

（６）Ｄ形フリップフロップＤＦ１１は、演算ユニット
ＡＬＵ２から出力されるＳＡ＋ＳＫＤ＋ＦＤａの演算結
果の内の基準クロック周期未満の端数遅延データＳｂ
を、また、Ｄ形フリップフロップＤＦ１２は演算ユニッ
トＡＬＵ３から出力される演算結果Ｓａ’＝Ｓａ＋ＣＮ
ＴＡを試験周期信号Ｐeriodでイネーブルされたサイク
ルにおいてそれぞれラッチする。

（７）マルチプレクサＭＵＸ１１において、試験周期信
号Ｐeriodが入力されたときにはＢ入力の固定の“Ｈ”
信号を取り込み、それ以外はＡ入力を選択する。このマ
ルチプレクサＭＵＸ１１の出力信号をＤ形フリップフロ
ップＤＦ１３が基準クロックごとに取り込む。マルチプ
レクサＭＵＸ１１→Ｄ形フリップフロップＤＦ１３→ア
ンドゲートＡＮＤ１３→マルチプレクサＭＵＸ１１への
ループではＤ形フリップフロップＤＦ５から出力される
カウンタデータＣＮＴＢと、上記整数遅延データＳａと
カウンタＣＮＴ１の出力データＣＮＴＡとの加算値とが
一致したときに、“Ｈ”信号を取り込んでいたループに
対してアンドゲートＡＮＤ１１からの出力信号Ｍ１によ
りアンドゲートＡＮＤ１３をディスエーブル状態にして
“Ｈ”信号の通過を禁止し、そのループの信号を“Ｌ”
信号にする。上記ループはループの信号“Ｈ”を、まだ
カウンタデータＣＮＴＢとの一致が取られていないこと
を示すフラグとして使用し、次の試験周期信号Ｐeriod
が入力されて新しい“Ｈ”信号を取り込むまでに、カウ
ンタＣＮＴ１のカウンドデータがもう一周しても、２つ
目の一致パルスを発生させないようにすると共に、マル
チプレクサＭＵＸ２１以降の次のステージにおいても２
つ目の一致パルスが発生しないように制御するフラグと
なる。

（８）Ｄ形フリップフロップＤＦ１２の出力は、次の遅
延ステージ８１−２のＤ形フリップフロップＤＦ２２に
送られると共に、排他的オアゲートＥＸＯＲ１１により
カウンタデータＣＮＴＢと一致を取る回路に送られる。

（９）整数遅延データＳａとカウンタＣＮＴ１の計数値
ＣＮＴＡとの加算結果（演算ユニットＡＬＵ３の演算出
力Ｓａ’）をラッチしたＤ形フリップフロップＤＦ１２
のデータと、カウンタＣＮＴ１の計数値ＣＮＴＡをラッ
チしたＤ形フリップフロップＤＦ５のデータとが一致し
た場合には、排他的オアゲートＥＸＯＲ１１の出力は全
て論理“Ｌ”となる。

（１０）アンドゲートＡＮＤ１１は、排他的オアゲート
ＥＸＯＲ１１の出力が全て論理“Ｌ”になると、Ｄ形フ
リップフロップＤＦ１３の反転出力Ｑ・からの一致完了
フラグが論理“Ｌ”であることを確認して出力Ｍ１を論
理“Ｈ”にする。つまり、既にアンドゲートＡＮＤ１１
への全ての入力信号が論理“Ｌ”に一致してしまってい
ないことを確認して、排他的オアゲートＥＸＯＲ１１の
出力が全て論理“Ｌ”になり、かつ一致完了フラグが論
理“Ｌ”であると、出力Ｍ１を論理“Ｈ”にする。

（１１）アンドゲートＡＮＤ１１の出力信号Ｍ１が論理
“Ｈ”になると、この論理“Ｈ”は、 （ａ）オアゲートＯＲ１を通じて遅延パルススタート信
号としてＤ形フリップフロップＤＦ６にラッチされる。

（ｂ）アンドゲートＡＮＤ１２がイネーブル状態とな
り、通過することを禁止されていた端数遅延データＳｂ
が出力信号Ｆ１としてこのアンドゲートＡＮＤ１２から
出力され、オアゲートＯＲ２を通じて可変遅延回路５２
の遅延付加データとしてＤ形フリップフロップＤＦ７に
ラッチされる。

（ｃ）インバータＩｎｖ１１を通じてアンドゲートＡＮ
Ｄ１３をディスエーブル状態にし、一致完了フラグであ
るＭＦ１を論理“Ｌ”にして一致完了済みにする。

（ｄ）マルチプレクサＭＵＸ２１に対しては、次の試験
周期信号Ｐeriodの入力時に、前の試験周期信号Ｐeriod
のサイクルにおいて一致完了済み（“Ｌ”）であるか否
かを示すフラグ（Ｆlag）として与える。一致完了済み
でない（“Ｈ”）場合には、第２サイクルで第２遅延ス
テージ８１−２により一致フラグを待機する。

（１２）第２遅延ステージ８１−２は、上記（ｄ）のマ
ルチプレクサＭＵＸ２１の動作を除くと、上記（６）〜
（１１）の動作と全て同様となる。

（１３）Ｄ形フリップフロップＤＦ６にラッチされた遅
延パルススタート信号をアンドゲートＡＮＤ１において
基準クロックＲＥＦＣＫでストローブし、このストロー
ブしたパルス信号を可変遅延回路５２に供給する。この
とき、Ｄ形フリップフロップＤＦ７にラッチされた端数
遅延データが可変遅延回路５２に与えられるから、可変
遅延回路５２に入力されたパルス信号は端数遅延データ
に対応する遅延時間だけ遅延され、タイミングパルスＴ
ＰＯとして出力される。

なお、図１７に示した演算ユニットＡＬＵ１及びＡＬ
Ｕ２は第１の演算回路４９を構成する。第１及び第２遅
延ステージ８１−１及び８１−２は第１及び第２試験サ
イクルにおける整数遅延データの一致検出回路と端数遅
延データ取得回路を構成する。

第１遅延ステージ８１−１はカウンタＣＮＴ１の出力
ＣＮＴＡと、演算ユニットＡＬＵ３の出力Ｓａ′の内の
整数遅延データＳａとを比較し、第１試験サイクルにお
ける一致検出を行って検出パルスＭ１を出力する。第２
遅延ステージ８１−２も同様に、第２試験サイクルにお
ける一致検出を行って、検出パルスＭ２を出力する。

また、第１遅延ステージ８１−１、第２遅延ステージ
８１−２は、一致検出出力Ｍ１、Ｍ２に同期して、演算
回路４９の出力の端数遅延データＳｂと対応するデータ
Ｆ１、Ｆ２を取得して、可変遅延回路５２の制御端子に
与える。

図１８及び図１９は図５〜図８に示した具体的回路構
成において遅延ステージ８１の段数を４段（ｎ＝４）と
した波形発生装置の基本回路を示すブロック図であり、
倍速モードで動作する場合を示す。また、図２０から図
２５はこの基本回路の動作を説明するためのタイミング
チャートである。図１８及び図１９にはセット用パルス
に関連する回路のみを示すが、リセット用パルスに関連
する回路も同じ構成となる。次に、その動作を説明す
る。

第１の演算回路４９の演算ユニットＡＬＵ２の一方の
入力端子に供給される遅延データＳＡはＳＡ１、ＳＡ２
であり、基準クロック周期の前半で遅延データＳＡ１
が、後半で遅延データＳＡ２が選択される。第１、第２
遅延ステージ８１−１及び８１−２は第１試験サイクル
における第１及び第２一致検出回路であり、第３及び第
４遅延ステージ８１−３及び８１−４は第２試験サイク
ルにおける第１及び第２一致検出回路である。各試験サ
イクルとも一対の第１及び第２一致検出回路から１つの
検出パルスがそれぞれ出力される。

即ち、図２０〜図２５に示すタイミングチャートから
容易に理解できるように、第１及び第２一致検出回路の
いずれか一方からのみ、１つの検出パルスが出力され
る。第１及び第２遅延ステージ（第１試験サイクルにお
ける第１及び第２一致検出回路）８１−１及び８１−２
はカウンタＣＮＴ１（図１参照）の出力ＣＮＴＤ−Ａを
Ｄ形フリップフロップＤＦ５でラッチしたデータＣＮＴ
Ｄ−Ｂと、演算ユニットＡＬＵ３（図１参照）の出力で
ある一致期待値ＳＥ＝Ｓａ１’、Ｓａ２’（演算ユニッ
トＡＬＵ２の出力の整数遅延データＳａ１、Ｓａ２にそ
れぞれ対応する）とを比較し、第１試験サイクルにおけ
る一致検出を行って、検出パルスを出力する。第３、第
４ステージ（第２サイクル第１，第２一致検出回路）８
１−３，８１−４も同様に第２サイクルにおける一致検
出を行って、検出パルスを出力する。

図２０〜図２５に示すタイミングチャートでは、図１
８に示すＤ形フリップフロップＤＦ９２からの出力であ
る整数遅延データ（一致期待値）ＥＸＰＤ１（Ｓａ１’
／Ｓａ２’と同じ）の内のＳａ１’（＝ＥＤ１００４）
がカウンタ出力データＣＮＴＢのデータ＃５に等しく、
Ｓａ２’（＝ＥＤ２００５）がカウンタ出力データＣＮ
ＴＢのデータ＃Ｄ（１６進数）に等しい場合を例示して
いる。カウンタ出力データＣＮＴＢのデータ＃５の発生
時点で第１遅延ステージ（第１試験サイクルにおける第
１一致検出回路）８１−１より検出パルスＭＡ１が出力
され、カウンタ出力データＣＮＴＢのデータ＃Ｄの発生
時点で第３遅延ステージ（第２試験サイクルにおける第
１一致検出回路）８１−３より検出パルスＭＡ３が出力
される。その他の動作は図１７に示した具体的回路構成
の波形発生装置の場合と同様であるのでその説明を省略
する。

従来の波形発生装置では、セット／リセット用パルス
に関連する各タイミング発生器の可変遅延回路と対応す
るスキュー調整用の可変遅延回路との２つのアナログ的
に構成される遅延回路（いずれも温度変化、電圧変化に
よって遅延時間が変動する）が縦続接続されているのに
対して、上記実施例の波形発生装置では、端数遅延デー
タＦｊに相当する遅延を与える可変遅延回路５２を１つ
設ければよい。よって、遅延時間の温度変動量及び電圧
変動量を従来のほぼ１／２に低減することができ、タイ
ミング精度を向上させることができる。

また、従来の高速化技術ではインターリーブ動作が用
いられ、同じ構成のタイミング発生回路を２回路分用意
する必要があり、ノーマル速度の動作モードに比べてハ
ードウェアの規模が約２倍となったが、上記実施例の波
形発生装置では、倍速動作モードのときに１つの回路に
より１試験サイクルの前半と後半とで、タイミング発生
動作を行わせるようにしたので、インターリーブ動作の
ようなハードウェアの増加はない。

例えば、図３７に示した従来のインターリーブ動作の
波形発生装置では、タイミング発生器を合計で６台必要
としたが、上記実施例の波形発生装置ではセット用パル
ス発生用とリセット用パルス発生用とに各１台あればよ
く、ハードウェアの規模が約１／３となる。

さらに、上記実施例の波形発生装置では、データ変換
テーブル（ルックアップテーブル）を必要とする可変遅
延回路はセット用パルス発生用とリセット用パルス発生
用とに１個づつの合計２個であるので、図３７に示した
従来のインターリーブ動作の波形発生装置の１２個に比
べて、データ変換テーブル作成の手間を約１／６に減ら
すことができる。

その上、図３７に示した従来のインターリーブ動作の
波形発生装置では、セット用パルス発生用とリセット用
パルス発生用とにそれぞれ６つのタイミングパルスの伝
搬経路を必要とし、これら伝搬経路を伝搬するタイミン
グパルスの論理和を取るために、各伝搬経路の遅延補正
に僅かなバラツキが発生し易く、タイミング精度をさら
に悪化させる問題があった。しかし、上記実施例の波形
発生装置では、セット用パルス発生用とリセット用パル
ス発生用とにそれぞれ１つのタイミングパルスの伝搬経
路しか設けないので、従来のような問題は生じない。

なお、上記実施例においては、演算ユニットＡＬＵと
して、供給される２つのデータを加算する加算器や供給
される２つのデータを減算する減算器を使用したが、供
給される２つのデータを乗算する乗算器、或いは、供給
される２つのデータを加算、減算、乗算を組み合わせて
合算する演算ユニットを使用してもよい。

また、上記実施例の波形発生装置は、種々の半導体デ
バイスを試験する半導体デバイス試験装置のみならず、
例えば電流又は電圧に応じて所定の作用を行う電気／電
子部品、回路等のデバイスを試験するための各種の試験
装置にも有益に使用できることは言うまでもない。

以上、この発明を図示した好ましい実施例について記
載したが、この発明の精神及び範囲から逸脱することな
しに、上述した実施例に関して種々の変形、変更及び改
良がなし得ることはこの分野の技術者には明らかであろ
う。従って、この発明は例示の実施例に限定されるもの
ではなく、添付の請求の範囲によって定められるこの発
明の範囲内に入る全てのそのような変形、変更及び改良
をも包含するものである。

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】外部より与えられる試験論理データ及び波
   形モード情報に応じて、複数の遅延データより、少なく
   とも１つのセットパルスを生成するための少なくとも１
   つの遅延データと、少なくとも１つのリセットパルスを
   生成するための少なくとも１つの遅延データとを選択す
   る遅延データ選択手段と、 セットパルス用遅延データの伝搬経路とリセットパルス
   用遅延データの伝搬経路に対するスキュー調整用遅延デ
   ータをそれぞれ格納するセットパルス用及びリセットパ
   ルス用のスキューデータ記憶手段と、 前記セットパルス用遅延データ及び前記リセットパルス
   用遅延データと、前記セットパルス用及びリセットパル
   ス用のスキュー調整用遅延データと、外部より与えられ
   る各試験サイクルにおける端数データとを演算して、そ
   の演算出力からセットパルス用の整数遅延データ及び端
   数遅延データとリセットパルス用の整数遅延データ及び
   端数遅延データとをそれぞれ出力するセットパルス用及
   びリセットパルス用の演算手段と、 前記整数遅延データに対応する遅延時間だけ試験周期タ
   イミングを遅らせた少なくとも１つのセットパルス生成
   用有効フラグと少なくとも１つのリセットパルス生成用
   有効フラグとを出力すると共に、これらセットパルス生
   成用有効フラグ及びリセットパルス生成用有効フラグに
   それぞれ関連する端数遅延データをそれぞれ出力するセ
   ットパルス用及びリセットパルス用の遅延手段と、 前記セットパルス生成用有効フラグ及びリセットパルス
   生成用有効フラグがそれぞれ入力され、これら有効フラ
   グを、前記関連する端数遅延データに基づいて、それぞ
   れ遅延させるセットパルス用及びリセットパルス用の可
   変遅延手段と、 各試験サイクルごとに前記セットパルス用及びリセット
   パルス用の可変遅延手段から供給されるセットパルス及
   びリセットパルスによってセット及びリセットされた波
   形を出力する波形出力手段 とを具備することを特徴とする波形発生装置。
2. 【請求項２】前記複数の遅延データを格納する遅延デー
   タメモリをさらに含み、 前記遅延データ選択手段は、外部より与えられる試験論
   理データ及び波形モード情報に応じて、データ選択情報
   を発生するセレクトデータメモリと、このセレクトデー
   タメモリから供給されるデータ選択情報によって前記遅
   延データメモリから供給される複数の遅延データから、
   前記少なくとも１つのセットパルスを生成するための少
   なくとも１つの遅延データと、前記少なくとも１つのリ
   セットパルスを生成するための少なくとも１つの遅延デ
   ータとを選択するマルチプレクサとによって構成されて
   いる ことを特徴とする請求の範囲第１項に記載の波形発生装
   置。
3. 【請求項３】前記セレクトデータメモリには波形モード
   情報と、現在の試験サイクル及び前の試験サイクルの試
   験論理データと、セットパルス及びリセットパルス有効
   フラグとに対応するデータ選択情報が格納されているこ
   とを特徴とする請求の範囲第２項に記載の波形発生装
   置。
4. 【請求項４】前記遅延データ選択手段は、前記波形モー
   ド情報と、現在の試験サイクル及び前の試験サイクルの
   試験論理データとに対応するデータ選択情報が格納され
   ているセレクトデータメモリと、このセレクトデータメ
   モリから入力されるデータ選択情報、及び前記遅延デー
   タメモリから入力される複数の遅延データから、前記セ
   ットパルス生成用の少なくとも１つの遅延データ及び前
   記リセットパルス生成用の少なくとも１つの遅延データ
   と、セットパルス及びリセットパルス有効フラグを周期
   信号の前半又は後半で選択することが可能なマルチプレ
   クサとによって構成されている ことを特徴とする請求の範囲第１項に記載の波形発生装
   置。
5. 【請求項５】前記可変遅延手段は、前記端数遅延データ
   に対応する遅延制御信号を出力するセットパルス用及び
   リセットパルス用のデータ変換手段と、このデータ変換
   手段から出力される遅延制御信号に基づいて、入力され
   た前記セットパルス生成用有効フラグ及び前記リセット
   パルス生成用有効フラグをそれぞれ遅延させるセットパ
   ルス用及びリセットパルス用の可変遅延回路とによって
   構成されていることを特徴とする請求の範囲第１項乃至
   第４項のいずれか１つに記載の波形発生装置。
6. 【請求項６】前記セレクトデータメモリは、隣接する試
   験サイクルにおいて試験論理データが“０”、“０”又
   は“１”、“１”と連続する場合には、前記波形出力手
   段にセットパルス／リセットパルスがそれぞれ連続して
   入力されないように前記データ選択情報が設定されてい
   ることを特徴とする請求の範囲第２項乃至第４項のいず
   れか１つに記載の波形発生装置。
7. 【請求項７】前記セットパルス用及びリセットパルス用
   の遅延手段は、前記セットパルス用の整数遅延データ及
   び前記リセットパルス用の整数遅延データと、クロック
   を計数するカウンタの出力とを演算して、セットパルス
   用／リセットパルス用カウンタデータ一致期待値を生成
   し、この一致期待値と前記カウンタの出力との一致を検
   出して、前記セットパルス生成用及び前記リセットパル
   ス生成用の有効フラグ、及びこれら有効フラグに関連す
   る前記セットパルス用及び前記リセットパルス用端数遅
   延データを出力することを特徴とする請求の範囲第１項
   乃至第５項のいずれか１つに記載の波形発生装置。
8. 【請求項８】前記遅延データメモリから前記マルチプレ
   クサに供給された遅延データにパルス出力を禁止するオ
   ープンフラグが与えられている場合と、前記セレクトデ
   ータメモリから前記マルチプレクサに与えられたデータ
   選択情報にセットパルス／リセットパルス有効フラグが
   ない場合には、前記セットパルス用及びリセットパルス
   用の遅延手段に入力データをロードさせない制御手段が
   設けられていることを特徴とする請求の範囲第２項乃至
   第４項のいずれか１つに記載の波形発生装置。
9. 【請求項９】前記波形出力手段はＳ−Ｒフリップフロッ
   プであることを特徴とする請求の範囲第１項乃至第８項
   のいずれか１つに記載の波形発生装置。
10. 【請求項１０】半導体デバイスを試験するための半導体
    デバイス試験装置であって、 外部より与えられる試験論理データ及び波形モード情報
    に応じて、複数の遅延データより、少なくとも１つのセ
    ットパルスを生成するための少なくとも１つの遅延デー
    タと、少なくとも１つのリセットパルスを生成するため
    の少なくとも１つの遅延データとを選択する遅延データ
    選択手段と、 セットパルス用遅延データの伝搬経路とリセットパルス
    用遅延データの伝搬経路に対するスキュー調整用遅延デ
    ータをそれぞれ格納するセットパルス用及びリセットパ
    ルス用のスキューデータ記憶手段と、 前記セットパルス用遅延データ及び前記リセットパルス
    用遅延データと、前記セットパルス用及びリセットパル
    ス用のスキュー調整用遅延データと、外部より与えられ
    る各試験サイクルにおける端数データとを演算して、そ
    の演算出力からセットパルス用の整数遅延データ及び端
    数遅延データとリセットパルス用の整数遅延データ及び
    端数遅延データとをそれぞれ出力するセットパルス用及
    びリセットパルス用の演算手段と、 前記整数遅延データに対応する遅延時間だけ試験周期タ
    イミングを遅らせた少なくとも１つのセットパルス生成
    用有効フラグと少なくとも１つのリセットパルス生成用
    有効フラグとを出力すると共に、これらセットパルス生
    成用有効フラグ及びリセットパルス生成用有効フラグに
    それぞれ関連する端数遅延データをそれぞれ出力するセ
    ットパルス用及びリセットパルス用の遅延手段と、 前記セットパルス生成用有効フラグ及びリセットパルス
    生成用有効フラグがそれぞれ入力され、これら有効フラ
    グを、前記関連する端数遅延データに基づいて、それぞ
    れ遅延させるセットパルス用及びリセットパルス用の可
    変遅延手段と、 各試験サイクルごとに前記セットパルス用及びリセット
    パルス用の可変遅延手段から供給されるセットパルス及
    びリセットパルスによってセット及びリセットされた波
    形を出力する波形出力手段と、 前記波形出力手段から出力される波形の試験信号を被試
    験半導体デバイスに印加する手段 とを具備することを特徴とする半導体デバイス試験装
    置。
11. 【請求項１１】前記複数の遅延データを格納する遅延デ
    ータメモリをさらに含み、 前記遅延データ選択手段は、外部より与えられる試験論
    理データ及び波形モード情報に応じて、データ選択情報
    を発生するセレクトデータメモリと、このセレクトデー
    タメモリから供給されるデータ選択情報によって前記遅
    延データメモリから供給される複数の遅延データから、
    前記少なくとも１つのセットパルスを生成するための少
    なくとも１つの遅延データと、前記少なくとも１つのリ
    セットパルスを生成するための少なくとも１つの遅延デ
    ータとを選択するマルチプレクサとによって構成されて
    いる ことを特徴とする請求の範囲第１０項に記載の半導体デ
    バイス試験装置。
12. 【請求項１２】前記セレクトデータメモリには波形モー
    ド情報と、現在の試験サイクル及び前の試験サイクルの
    試験論理データと、セットパルス及びリセットパルス有
    効フラグとに対応するデータ選択情報が格納されている
    ことを特徴とする請求の範囲第１１項に記載の半導体デ
    バイス試験装置。
13. 【請求項１３】前記遅延データ選択手段は、前記波形モ
    ード情報と、現在の試験サイクル及び前の試験サイクル
    の試験論理データとに対応するデータ選択情報が格納さ
    れているセレクトデータメモリと、このセレクトデータ
    メモリから入力されるデータ選択情報、及び前記遅延デ
    ータメモリから入力される複数の遅延データから、前記
    セットパルス生成用の少なくとも１つの遅延データ及び
    前記リセットパルス生成用の少なくとも１つの遅延デー
    タと、セットパルス及びリセットパルス有効フラグを周
    期信号の前半又は後半で選択することが可能なマルチプ
    レクサとによって構成されている ことを特徴とする請求の範囲第１０項に記載の半導体デ
    バイス試験装置。
14. 【請求項１４】前記可変遅延手段は、前記端数遅延デー
    タに対応する遅延制御信号を出力するセットパルス用及
    びリセットパルス用のデータ変換手段と、このデータ変
    換手段から出力される遅延制御信号に基づいて、入力さ
    れた前記セットパルス生成用有効フラグ及び前記リセッ
    トパルス生成用有効フラグをそれぞれ遅延させるセット
    パルス用及びリセットパルス用の可変遅延回路とによっ
    て構成されていることを特徴とする請求の範囲第１０項
    乃至第１３項のいずれか１つに記載の半導体デバイス試
    験装置。