WO2000040984A1 - Dispositif de generation de forme d'onde - Google Patents

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WO2000040984A1
WO2000040984A1 PCT/JP2000/000063 JP0000063W WO0040984A1 WO 2000040984 A1 WO2000040984 A1 WO 2000040984A1 JP 0000063 W JP0000063 W JP 0000063W WO 0040984 A1 WO0040984 A1 WO 0040984A1
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delay
pulse
delay data
reset pulse
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PCT/JP2000/000063
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English (en)
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Inventor
Naoyoshi Watanabe
Original Assignee
Advantest Corporation
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a waveform generator that generates a test signal having a desired waveform, and a semiconductor device test apparatus that uses the waveform generator.
  • a waveform generator that generates a test signal having a desired waveform is used, for example, in a semiconductor device test apparatus that tests a semiconductor device.
  • Figure 1 shows an example of a conventional semiconductor device tester (hereafter referred to as an IC tester) for testing semiconductor integrated circuits (including large-scale integrated circuits (LSIs); hereinafter referred to as ICs), which are typical examples of semiconductor devices. It is shown in 26.
  • This IC tester is roughly composed of a pattern generator PG, a timing generator 20, a waveform shaping circuit FC, a driver D scale, a level comparator LCP, and a logical comparator CP. I have.
  • the pattern generator PG and the timing generator 20 are controlled by a main controller (not shown).
  • This main controller is generally configured by a computer system, and controls the pattern generator PG, the timing generator 20 and the like according to a test program created by a user.
  • the pattern generator PG Before starting the IC test, set various data from the main controller. After setting various data, the IC test is started. When the main controller issues a test start command to the pattern generator PG, the pattern generator PG starts generating patterns. The pattern generator PG transfers the test pattern data (logical data) PAT to the waveform shaping circuit FC and the test period signal PS (Period-Start) and the timing signal TS to the timing generator 20 under the control of the main controller. Supply.
  • test pattern data logical data
  • PS Period-Start
  • the timing generator 20 includes a plurality of different timings (phases) in order to add a predetermined amount of delay to the periodic signal PS supplied from the pattern generator PG.
  • a delay data memory 11 in which the delay data D is stored in advance is built in, and the timing generator 20 delays the timing delay data at the address of the delay data memory 11 specified by the supplied timing signal TS.
  • the period signal PS is delayed by the amount and output.
  • the delayed periodic signal PS is supplied to the waveform shaping circuit FC as a timing pulse TPO, and is supplied to the logical comparator CP as a comparison clock pulse (strobe pulse) s TRB.
  • the waveform shaping circuit FC generates a test pattern signal FCO having a desired actual waveform based on the test pattern data P.AT supplied from the pattern generator PG and the timing pulse TPO supplied from the timing generator 20. Generate After being amplified by the driver DR, the test pattern signal F CO is applied to the IC under test (hereinafter, referred to as DUT) 19 as an input signal S i.
  • 011 and 19 are memory 1. (ICs where the memory part is the main part), or when testing the memory part of a system LSI (a large-scale integrated circuit in which a logic part and a memory part are mixed on one chip), etc.
  • the pattern signal Si is stored in a predetermined memory cell of the DUT 19, and the stored content is read in a subsequent read cycle.
  • the DUT 19 is a logic IC (IC whose logic part is the main part) or when testing the logic part of a system LSI, the result of the logical operation of the test pattern signal Si is a response. It is read from DUT 19 as signal So.
  • the response signal So read from the DUT 19 is compared with a reference voltage supplied from a comparison reference voltage source (not shown) in a level comparator LCP, and whether or not the response signal has a predetermined logic level That is, it is determined whether or not it has the voltage SH of H logic (high logic) or the voltage SL of L logic (low logic). If the logic signal has a predetermined logic level, the response signal is sent to logic comparator CP as logic signal SH or SL, where it is compared with expected value pattern signal EP output from pattern generator PG, and DUT It is determined whether 19 has output a normal response signal.
  • the response signal is output when the memory part of the DUT 19 is being tested or when the DUT 19 is a memory IC. Is read from the memory at the address of DUT 19 The cell is determined to be defective, and a fail signal FAIL indicating this is generated from the logical comparator CP. Normally, when this fail signal FAIL is generated, the failure data applied to the data input terminal of the failure analysis memory (not shown)
  • the fail data is stored in the address of the failure analysis memory specified by the address signal provided to the failure analysis memory at that time: Since the same address signal as the address signal applied to the DUT 19 is applied to the failure analysis memory, the fail data is stored in the same failure analysis memory address as the DUT 19 address.
  • the memory cell at the address of the DUT 19 from which the response signal has been read is determined to be normal, and the pass signal PASS indicating this is determined. Is generated. This pass signal PASS is not normally stored in the failure analysis memory.
  • the fail data stored in the failure analysis memory is read, and for example, it is determined whether or not the failed memory cell of the tested DUT 19 can be rescued.
  • the DUT 19 is a logic IC or when testing the logic part of a system LSI
  • a mismatch occurs when the expected pattern signal EP and the response signal (SH or SL) do not match.
  • the test pattern signal, the generation address of the test pattern signal, the output logic data of the mismatch pin of the DUT 19, the expected value pattern data at that time, etc. are stored in the failure analysis memory, and the cause of the failure occurrence mechanism after the test ends. Used for analysis, LSI evaluation, etc.
  • the timing generator 20 responds to the timing pulse TP ⁇ that specifies the rising and falling timings of the test pattern signal waveform applied to the DUT 19, and the expected value pattern signal EP at the logical comparator CP. Generates a timing signal such as a strobe pulse (STRB pulse) that defines the timing of logical comparison with the signal.
  • a timing signal such as a strobe pulse (STRB pulse) that defines the timing of logical comparison with the signal.
  • timing and period for generating these timing signals are described in the test program created by the user, and a test pattern signal is applied to the DUT 19 at the operation cycle and timing intended by the user, and this DUT 19 is generated.
  • Work, DUT It is configured so that 19 can be tested for proper operation.
  • the waveform generator mainly includes the timing generator 20 and the waveform shaping circuit FC, first, some specific examples of the timing generator 20 will be described.
  • FIG. 27 is a block diagram showing a first specific example of the timing generator 20, and FIG. 28 is a timing chart for explaining the operation thereof.
  • the first timing generator 20 includes, as described above, a delay data memory (register) 11 in which a plurality of timing delay data TD are stored in advance, and a delay counter 12 which is an n-bit parallel down counter. , A NAND circuit 13, an AND circuit 14, a variable delay circuit 15, and a data conversion table 15a.
  • An operation in which the timing generator 20 outputs the timing pulse T PO when specified by the timing signal TS from the PG will be described.
  • an integer delay coefficient “3” of the timing delay data TD (3 XT + (1/2) XT) is given to the data input terminal di of the delay counter 12,
  • the fractional delay coefficient "1Z2" after the decimal point is given to the data conversion table (memory) 15a.
  • the integer delay coefficient "3" provided to the delay counter 12 is preset therein.
  • the delay counter 12 decrements the internal data "3" by “1” each time the reference clock REFCK is supplied, and sets n bits. Output binary data representing these decimal numbers in the order of "2" ⁇ "1” ⁇ "0" to the output terminal of the delay counter 1 2
  • the NAND circuit 13 detects that all the n-bit outputs of the delay counter 12 have become 0, the output terminal of the delay counter 12 is connected to 3 as shown in Figure 28C.
  • ADS Analog Delay Start
  • the analog delay start signal ADS is supplied to one input terminal of the AND circuit 14 to enable the AND circuit 14. Since the other input terminal of the AND circuit 14 is supplied with the reference clock REF CK, the analog delay switch shown in FIG. 28D having a time width (duration) of 1Z2 of the period T of the reference clock REF CK is used.
  • the start signal ADS ' is output from the AND circuit 14 and input to the variable delay circuit 15.
  • the fractional delay coefficient "1Z2" supplied from the delay data memory 11 to the data conversion table 15a is converted into a control signal (select signal) by this table 15a, and the variable delay circuit 15 is controlled.
  • the variable delay circuit 15 is controlled by the control signal, and delays the analog delay start signal AD S 'input by the time (1 2) XT corresponding to the delay coefficient "1Z2", as shown in FIG.
  • the timing pulse T PO is generated.
  • the first timing generator 20 generates the timing pulse TP ⁇ delayed by the timing delay data TD 3 XT + (1/2) XT of the delay data memory 11 specified by the timing signal TS. Will be done.
  • variable delay circuit 15 has three multiplexers MUX 0 MUX 1 MUX 2 connected in cascade between the input terminal IN and the output terminal OUT.
  • the input terminal IN of the variable delay circuit 15 has an AND circuit 1
  • the output signal ADS 'from the data conversion table 15 is supplied to the control terminal S of each of the multiplexers MUX0 MUX1 MUX2 and the select signal S0SLS2 from the data conversion table 15a.
  • Multi-Alexers MUX 0, MUX 1, and MUX 2 are configured to select input terminal A when the select signal is "0" and select input terminal B when the select signal is "1". ing. Therefore, in this case, only the multiplexer MUX 2 selects the input terminal B, and delays the output signal ADS 'from the AND circuit 14 through the delay circuit (the delay time is set to TZ2). Therefore, the output signal ADS 'from the AND circuit 14 is delayed by the time of TZ2 and output from the output terminal OUT as the timing pulse TPO.
  • FIG. 30 is a block diagram showing a second specific example of the timing generator 20, and FIG. 31 is a timing chart for explaining its operation.
  • the second timing generator 20 includes a delay data memory (register) 11 in which a plurality of timing delay data TD are stored in advance and an n-bit parallel down converter, as in the first specific example.
  • a delay counter 12 as a counter, a NAND circuit 13, an AND circuit 14, a variable delay circuit 15, and a data conversion table 15 a are provided.
  • Arithmetic circuit 16 that adds fractional data FD smaller than clock cycle T (not including T), and output signal of NAND circuit 13 and reference clock REFCK in AND circuit 14 And a delay circuit 17 for adjusting (delaying) the phase of the reference clock REFCK in order to make the output signal of the delay data memory 11 and a fraction less than the reference clock period T in the arithmetic circuit 16 Add data FD and From this addition result, an integer delay coefficient Sa representing an integer delay time equal to or longer than the reference clock period T (including T) is given to the data input terminal di of the delay counter 12, and the result is less than the reference clock period T. It is configured to provide a fractional delay coefficient Sb representing the fractional delay time to the data conversion table 15a.
  • the second timing generator 20 is different from the first timing generator shown in FIG. 28 in that the second timing generator 20 is configured to be able to cope with the case where the test period Tt has a fractional part below the decimal point. Are different.
  • the operation in which the timing generator 20 outputs the timing pulse TPO when specified by the timing signal TS will be described.
  • the timing delay data TD (3 X T + (1/2) XT) shown in Figure 31C from the delay data memory 11 and the fraction data shown in Figure 31D representing the fractional time less than the reference clock period T FD is added in the arithmetic circuit 16, and the integer delay coefficient Sa shown in FIG. 31E represents the data of the delay counter 12, which represents an integer delay time longer than the reference clock period T.
  • the fractional delay coefficient Sb shown in FIG. 31F which is given to the input terminal di and represents the fractional delay time less than the reference clock period T, is given to the data conversion table (memory) 15a.
  • the integer delay coefficient S a given to the delay counter 12 is preset therein.
  • the start cycle T O is set to 5 T, which is the integer part of the test period Tt, and any fraction less than the reference clock period T is set to zero. Therefore, the fractional data FD-0 in the start cycle T0 is set to zero, and the remaining fractional time (3/4) T of the test cycle Tt is transferred to the next second cycle T1.
  • the delay counter 12 changes the internal data "3" to "1" each time the reference clock RE F CK is supplied.
  • the binary data representing these decimal numbers is output to the n-bit output terminal in the order of "2" ⁇ "1” ⁇ "0".
  • Delay counter Since the output terminal of 12 is connected to the input terminal of NAND circuit 13, when NAND circuit 13 detects that all the n-bit outputs of delay counter 12 have become 0, the NAND circuit 13 As shown in Fig. 31G, 13 is an analog delay start signal AD S whose output terminal is at the logic H level for a time T, delayed by 3T from the rising edge of the start test period signal PS-0, as shown in Fig. 31G. Is output.
  • the analog delay start signal ADS is supplied to one input terminal of the AND circuit 14 to enable the AND circuit 14.
  • the other input terminal of the AND circuit 14 is supplied with the reference clock REF CK whose phase has been adjusted by the delay circuit 17, so that the time width of 1/2 of the period T of the reference clock REF CK is provided. (Duration), the analog delay start signal AD S 'shown in 1H is output from the AND circuit 14 and input to the variable delay circuit 15.
  • the fractional delay coefficient "1/2" supplied from the arithmetic circuit 16 to the data conversion table 15a is converted into a select signal by the table 15a and given to the control terminal S of the variable delay circuit 15
  • the variable delay circuit 15 and the data conversion table 15a shown in FIG. 29 can be used, and therefore detailed description thereof is omitted.
  • the variable delay circuit 15 has a time corresponding to the fractional delay coefficient "1Z2" (1Z2 )
  • the analog delay start signal AD S 'input by T is delayed to generate the timing pulse TPO-0 shown in Figure 31I.
  • the analog delay start signal ADS is supplied to one input terminal of the AND circuit 14 to enable the AND circuit 14.
  • the other input terminal of the AND circuit 14 is supplied with the reference clock REFCK whose phase has been adjusted by the delay circuit 17, so that the duration T of the period T of the reference clock REFCK is 1/2.
  • the analog delay start signal AD S 'shown in FIG. 31H is output from the AND circuit 14 and input to the variable delay circuit 15.
  • variable delay circuit 15 delays the analog delay start signal AD S 'inputted by the time (1/4) XT corresponding to the fractional delay coefficient "1Z4", and generates the timing pulse T shown in FIG. Generates PO-1.
  • the delay counter 12 Since the operation of the delay counter 12 is the same as that in the second cycle, the description is omitted. However, as shown in FIG. 31G, the delay counter 12 has a rising edge of the third test period signal PS-2 as shown in FIG. An analog delay start signal ADS which becomes a logic H level for a time T after a delay of 4 T from the above is supplied to one input terminal of the AND circuit 14. Therefore, the analog delay start signal AD S ′ shown in FIG. 31H is output from the AND circuit 14, and is input to the variable delay circuit 15.
  • FIG. 32 is a block diagram showing a third specific example of the timing generator 20, and FIG. 33 is a timing chart for explaining the operation thereof.
  • the third timing generator 20 two timing generators 20 of the second specific example shown in FIG. 30 are prepared, and these two timing generators 2OA and 20B are interleaved. (The switching operation is performed sequentially), and the timing pulses T POA and T POB output alternately from the variable delay circuits 15 A and 15 B of both the timing generators 2 OA and 20 B are connected to the OR circuit 21.
  • the same reference numerals are used for the corresponding parts and elements of the first timing generator 2OA.
  • the corresponding parts and elements of the second timing generator 20B are denoted by the same reference numerals with a "B" appended thereto, and a description thereof will be omitted unless necessary. .
  • the clock signal RE F CK is externally supplied, and the same address signal TS is supplied to the delay data memories 11A and 11B.
  • the test period signal (period start signal) supplied to the load terminals Ld of both delay counters?
  • the interleave operation causes the first timing generator 2OA to operate in the start cycle TO, the third cycle ⁇ 2, the fifth cycle ⁇ 4,... 20 is operated in the second cycle ⁇ 1, the fourth cycle ⁇ 3, the sixth cycle ⁇ 5,..., 'And the even cycle, so that the test cycle signal PS ⁇ has the odd cycle ⁇ 0, ⁇ 2, ⁇ 4,
  • the test period signal PSB is sequentially supplied to the load terminal Ld of the delay counter 12 at the start of the delay counter 12 and the delay counter 12 at the start of the even period ⁇ 1, ⁇ 3, ⁇ 5, ) Are sequentially supplied to the load terminal Ld.
  • the odd cycle TO, TO2, ⁇ 4, and fraction data FDA FDA (OT, (1/2) ⁇ ,.
  • Arithmetic circuit 16 ⁇ has even-numbered cycles ⁇ 1, ⁇ 3, ⁇ 5, '' ' ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ F F F F ((((( Is input to
  • the first timing generator 2 OA outputs the time (3 T + (1/2)) corresponding to the timing delay data TD from the start of each odd cycle only in the odd cycle. T), the timing pulse TP ⁇ A is generated at the elapse of time, and the second timing generator 20B outputs the timing delay data TD from the start time of each even period only in the even period as shown in FIG. 33K. Since the timing pulse TP OB is generated when the time corresponding to (3T + (1/2) T) has elapsed, the timing pulse TT P ⁇ of the entire timing generator 20 output from the OR circuit 21 is As shown in FIG.
  • the timing pulse is delayed by a time (3T + (1/2) T) corresponding to the timing delay data TD from the start of each test cycle. Therefore, if both timing generators 2OA and 2OB are operated at the same speed as the timing generator of the second specific example shown in FIG. 30, the timing pulse can be generated at twice the speed. it can. Also, if the number of interleaves (the number of timing generators operated by switching sequentially) is increased, timing pulses are generated at a speed that is several times the number of interleaves. Can be
  • a waveform shaping circuit FC that generates a test pattern signal FCO having a desired actual waveform is formed by the test pattern data PAT supplied from the pattern generator PG and the timing pulse TPO supplied from the timing generator 20.
  • FIG. 34 shows a first specific example of a waveform generator capable of generating a test pattern signal of this SBC waveform, a test pattern signal of an NRZ (nonreturn to zero) waveform, or an RZ (return to zero) waveform.
  • FIG. 35 is a timing chart for explaining the operation.
  • the generated test pattern signal F CO is applied to the DUT 19.
  • the waveform generator of the first specific example includes first to third three timing generators TGA, TGB, and TGC, and one of SBC waveform, NRZ waveform, and RZ waveform.
  • the memory circuit 41 to which the waveform mode selection signal WM and the test pattern data PAT from the pattern generator PG are respectively input, and the timing pulse and memory supplied from these timing generators TGA, TGB and TGC A waveform shaping circuit FC that generates an SBC waveform, an NRZ waveform, or an RZ waveform based on the pattern data supplied from the circuit 41 is provided.
  • timing generators TGA, TGB, and TGC only show the variable delay circuit VD in their blocks, they may have the same circuit configuration as the timing generator 20 of the second specific example shown in FIG.
  • the timing pulses TP OA, TPOB, and TPOC are generated based on the test period signal PS and the timing signal TS supplied from the pattern generator PG, and the fractional data FD less than the reference clock period T. I do.
  • Each variable delay circuit VD corresponds to the variable delay circuit 15 of the timing generator 20 of the second specific example.
  • the waveform shaping circuit FC includes six first to sixth AND gates AND 1 to AND 6 and delays the output signals of these AND gates AND 1 to AND 6 respectively.
  • variable delay circuits 33 To 38 a first OR gate 39 for ORing the first, third and fifth delay circuits 33, 35 and 37, and a second, fourth and sixth delay circuit 34 and 36
  • a second OR gate 40 that takes the logical sum of AND and 38, an output signal of the first OR gate 39 is supplied to a set terminal, and an output signal of the second OR gate 40 is supplied to a reset terminal. (One reset) Flip flip-up 26.
  • each timing generator To enable the timing pulse output from each timing generator to be used for both the set pulse S s and the reset pulse S r of the SR flip-flop 26, the output side of each timing generator is Two AND gates are provided: the timing pulse TP OA of the first timing generator TGA is commonly supplied to one input terminal of the first and second AND gates AND 1 and AND 2, and the second The timing pulse T POB of the timing generator TGB is commonly supplied to one input terminal of the third and fourth AND gates AND 3 and AND 4, and the timing pulse T POC of the third timing generator TGC is The fifth and sixth AND gates are commonly supplied to one input terminal of AND 5 and AND 6.
  • the set timing pulse output from each timing generator is applied to the first OR gate 39, and the reset timing pulse is applied to the second OR gate 40.
  • the memory circuit 41 has a gate control table 41a for outputting control data for controlling the AND gates AND1 to AND6 to an enable state or a disable state, and a waveform mode selection signal.
  • WM and the test pattern data PAT are input, the control data D1 to D6 corresponding to the waveform specified by the waveform mode selection signal WM are applied to the other input terminals of the corresponding AND gates AND1 to AND6.
  • D1 is supplied to AND1
  • D2 is supplied to AND2
  • D3 is supplied to AND3
  • D4 is supplied to AND4
  • D5 is supplied to AND5
  • D6 is supplied to AND6.
  • FIG. Test pattern data PA When the logical value of T is "0", the control data shown on the left side of the slash in FIG. 36 is output according to the specified waveform, and when the logical value is "1", the slash The control data shown on the right side is output according to the designated waveform, and applied to the other input terminals of the corresponding AND gates AND 1 to AND 6.
  • the control data "ON” indicates the enable state of the AND gate
  • the control data "OFF” indicates the disable state of the AND gate.
  • the waveform mode selection signal WM specifies the SBC waveform
  • the logical value of the test pattern data PAT is “0” ⁇ "1” ⁇ "0” as shown in Fig. 35C. Since the logical value of the test pattern data PAT is “0” in the start cycle T 0, D 1 is ON, D 2 is OFF, D 2 3 is OFF, D4 is ON, D5 is ON, and D6 is FFFF. Therefore, the first, fourth, and fifth AND gates AND1, AND4, and AND5 are enabled, and the timing pulses TPOA, TPOB, and TPOC pass through these AND gates.
  • the timing pulses TPOA and TPOC are used as the set pulse Ss, and the timing pulse TPOB is used as the reset pulse Sr as shown in Fig. 35H.
  • the logical value of the test pattern data PAT is S "1"
  • D1 is ⁇ FF
  • D2 is ⁇ N
  • D3 is ⁇ N
  • D4 is OFF
  • D5 Turns off and D 6 turns on. Therefore, the second, third, and sixth AND gates AND 2, AND 3, and AND 6 are enabled, and the timing pulses TP OA, TPOB, and TPOC pass through these AND gates. Only the timing pulse TPOB is used as the set pulse S s as shown in Fig.
  • the timing pulses TP OA and TPOC are used as the reset pulse S r as shown in Fig. 35H. Since the third cycle is the same as the start cycle, the description is omitted.
  • the test cycle Tt is set to ⁇ 6+ (1/2) ⁇ T. 0 is 6 T, 2nd cycle 1 is 7 and 3rd cycle ⁇ 2 is 6 ⁇ , ⁇ ⁇ '.
  • the SR flip-flop 26 outputs the test pattern signal FC # having the SBC waveform shown in FIG. 35I.
  • the data of the logical value "0" of the test pattern data PAT is shaped into the waveform of the logical value "0" of the effective duration TV, and both sides thereof.
  • the data of the logical value "1" of the test pattern data PAT is the logical value of the valid duration TV. It is shaped into a waveform of 1 "and has a waveform of logical value” 0 "of duration T0 and a waveform of logical value” 0 "of duration T3 on both sides.
  • the waveform mode selection signal specifies an RZ waveform
  • two timing generators will be used: In this example, the second and third timing generators TGB and TGC are used. It is necessary to invalidate the timing pulse TPOA output from the first timing generator TGA. Therefore, as shown in the gate control table 41a in FIG. 36, the control data D1 and D2 are always set to FFFF, and the first and second AND gates AND1 and AND2 are always disabled. To be.
  • the waveform mode selection signal W [specifies an NRZ waveform
  • the first timing generator TGA is used. Therefore, it is necessary to invalidate the timing pulses T POB and T POC output from the second and third timing generators TGB and TGC, and as shown in the gate control table 41 a in FIG. D3 to D6 are always set to ⁇ FF, and the third to sixth AND gates AND3 to AND6 are always disabled.
  • FIG. 37 is a block diagram showing a second specific example of a waveform generator capable of generating a test pattern signal having an SBC waveform, an NRZ waveform, or an RZ waveform.
  • two waveform generators of the first specific example shown in FIG. 34 are prepared, and these two waveform generators are operated in an interleaved manner, and the timing pulse is output from both the waveform generators. Are generated alternately, and a timing pulse is generated at twice the speed. Therefore, since both waveform generators have the same configuration as the waveform generator of the first specific example, the corresponding parts of the first waveform generator are provided.
  • test pattern data PAT, test period signal PS and timing signal TS supplied from the pattern generator PG, and fraction data FD shorter than the reference clock period T are supplied to the first waveform generator. Is indicated by "1A", and that supplied to the second waveform generator is indicated by "1B".
  • the operation of the waveform generator of the second specific example can be easily understood from the operation of the waveform generator of the first specific example described above and the explanation of the interleaving operation with reference to FIG. 33. Description is omitted.
  • the timing pulses TPOA, TPOB, and TPOC generated from the timing generators TGA, TGB, and TGC are S—R flip-flops. It is necessary to supply the same phase to each set terminal and reset terminal. Therefore, variable delay circuits 33 to 38 are inserted at the output sides of AND gates AND 1 to AND 6, respectively, and the delay time (the propagation delay time) of these timing pulses T POA, TP ⁇ B, and T POC in the propagation path ) (Ie, skew adjustment is performed) so that the timing pulse reaches the set terminal and reset terminal of the SR flip-flop 26 in the same phase.
  • ⁇ 1 (T-T p d) X (T p d temperature variation coefficient) X (Soil temperature change width)
  • ⁇ 2 (T-T pd) X (Td temperature variation coefficient) X (earth voltage change width)
  • a high-frequency reference clock cannot be input from the outside due to the performance limit of the input / output buffer of the LSI configured as a waveform generator, as shown in Figs.
  • a technique called an interleaving operation (multiplexing operation) in which a plurality of timing generators are prepared and sequentially switched to operate has been used.
  • the interleave operation when the interleave operation is adopted, most modules (elements) including the timing generator require the number of interleaves, so that the scale of the hardware becomes about several times the number of interleaves.
  • the waveform generator of the interleave operation shown in FIG. 37 requires six timing generators despite the two interleave numbers.
  • variable delay circuit 15 or VD of each timing generator uses a gate delay in which a plurality of gate elements are cascaded as shown in FIG. 29A, and as shown in FIG. 29B. It takes considerable man-hours to create a data conversion table that converts the logical delay time into a control (select) signal.
  • the waveform generator shown in Fig. 34 three variable delay circuits VD are used, so three data conversion tables must be created, and six variable delay circuits VD are used in the waveform generation of the interleave operation shown in Fig. 37. Therefore, it is necessary to create six data conversion tables.
  • the number of interleaves is further increased to further increase the speed, the number of variable delay circuits used is also increased, so that there is a disadvantage that the number of steps for creating a data conversion table becomes very large.
  • the set pulse S s and the reset pulse S r given to the set terminal and the reset terminal of the SR flip-flop 26 are respectively.
  • the logical sum of the timing pulses propagating through the six propagation paths becomes a logical sum, slight variations are likely to occur in the correction of the delay time (skew adjustment) of each propagation path, and the timing accuracy is further deteriorated. there were. Disclosure of the invention
  • An object of the present invention is to provide a waveform generator that solves the above-mentioned problems of the related art, and a semiconductor device test apparatus including the waveform generator.
  • Another object of the present invention is to provide a waveform generating apparatus which improves timing accuracy while maintaining surface compatibility with conventional hardware and which simplifies the scale of hardware, and this waveform generating apparatus. It is to provide a semiconductor device test apparatus.
  • At least one of at least one set pulse for generating at least one set pulse from a plurality of delay data in accordance with test logic data and waveform mode information supplied from outside is provided.
  • Skew data storage means for set pulse and reset pulse respectively storing delay data for skew adjustment, delay data for set pulse and delay data for reset pulse, and delay data for set pulse and reset pulse.
  • the set pulse and the reset pulse which calculate the fractional data in the test cycle and output the integer delay data and the fractional delay data for the set pulse and the integer delay data and the fractional delay data for the reset pulse from the operation output, respectively. And at least one set pulse generation valid flag and at least one reset pulse generation valid flag whose test cycle timing is delayed by a delay time corresponding to the integer delay data, and A set that outputs fractional delay data related to the set pulse generation valid flag and reset pulse generation valid flag, respectively.
  • Pulse and reset pulse delay means, the set pulse generation valid flag and the reset pulse generation valid flag are input, respectively, and these valid flags are respectively delayed based on the relevant fractional delay data.
  • Variable delay means for set pulse and reset pulse, and waveforms set and reset by the set pulse and reset hals supplied from variable delay means for set pulse and reset hals for each test cycle A waveform generator comprising:
  • the waveform generating device further includes a delay data memory for storing the plurality of delay data
  • the delay data selecting means is configured to output test logic data and waveform mode information provided from outside.
  • the at least one set pulse is generated from a selected data memory for generating data selection information and a plurality of delay data supplied from the delay data memory according to the data selection information supplied from the selected data memory. And at least one delay data for generating the at least one reset pulse.
  • the select data memory stores waveform mode information, test logic data of a current test cycle and a previous test cycle, and data selection information corresponding to a set pulse and a reset pulse valid flag.
  • the delay data selection means includes: a select data memory storing data selection information corresponding to the waveform mode information, test logic data of a current test cycle and test logic data of a previous test cycle; and the select data memory. From the data selection information input from the delay data memory and the plurality of delay data input from the delay data memory, at least one delay data for generating the set pulse and at least one delay data for generating the reset pulse And a multiplexer capable of selecting a set pulse and a reset pulse valid flag in the first half or the second half of the periodic signal.
  • the variable delay means includes: a set pulse and a reset pulse data conversion means for outputting a delay control signal corresponding to the fractional delay data; A variable delay circuit for a set pulse and a variable delay circuit for a reset pulse for respectively delaying the valid pulse for generating a set pulse and the valid flag for generating a reset Hals based on a delay control signal output from the means. It has been.
  • the select data memory When the test logic data continues to be "0”, “0” or “1", "1" in an adjacent test cycle, the select data memory outputs a set pulse / reset pulse to the waveform output means. It is preferable that the data selection information is set so that the data is not continuously input.
  • the delay means for the set pulse and the reset pulse calculates the integer delay data for the set pulse, the integer delay data for the reset pulse, and the output of a counter that counts a clock, and outputs a Z reset for the set pulse.
  • a counter pulse expected value is generated, and a match between the expected match value and the output of the counter is detected.
  • a valid flag for generating the set pulse and a valid flag for generating the reset pulse, and a flag associated with the valid flag are generated. It may output the fractional delay data for the set pulse and for the reset pulse.
  • a set pulse reset is performed in accordance with the data selection information provided to the multiplexer from the select data memory.
  • a control means for preventing the input data from being loaded into the set pulse and reset pulse delay means is provided.
  • a semiconductor device test apparatus for testing a semiconductor device, the device comprising at least one of a plurality of delay data according to test logic data and waveform mode information supplied from outside.
  • a delay data selection means for selecting at least one delay data for generating a set pulse, and at least one delay data for generating at least one reset pulse; a propagation path of the delay data for the set pulse; Skew data storage means for a set pulse and a reset pulse for storing skew adjustment delay data for a propagation path of the reset pulse delay data, respectively;
  • the delay data for the reset pulse, the delay data for the set pulse and the skew adjustment for the reset pulse, and the fraction data in each test site provided from the outside are calculated, and the set output is obtained from the calculation output.
  • Set pulse and reset pulse calculation means for outputting integer delay data and fraction delay data for reset pulse and integer delay data and fraction delay data for reset pulse, respectively, and testing only delay time corresponding to the integer delay data Outputs at least one set pulse generation valid flag and at least one reset pulse generation valid flag whose cycle timing has been delayed, and outputs the set pulse generation valid flag and the reset pulse generation valid flag respectively.
  • each Delay means for the set pulse and the reset pulse to be input, and the set pulse generation valid flag and the reset pulse generation valid flag, respectively, and these valid flags are set based on the relevant fractional delay data, respectively.
  • Variable delay means for set pulse and reset pulse to be delayed, and a waveform set and reset by the set pulse and reset pulse supplied from the variable delay means for set pulse and reset pulse for each test cycle.
  • a semiconductor device test apparatus comprising: a waveform output unit for outputting; and a unit for applying a test signal having a waveform output from the waveform output unit to a semiconductor device under test.
  • the semiconductor device test apparatus further includes a delay data memory for storing the plurality of delay data, and the delay data selecting means operates in accordance with test logic data and waveform mode information provided from outside.
  • a select data memory for generating data selection information; and a plurality of delay data supplied from the delay data memory according to the data selection information supplied from the select data memory, for generating the at least one set pulse.
  • a multiplexer for selecting at least one delay data and at least one delay data for generating the at least one reset pulse.
  • the select data memory includes waveform mode information, test logic data of the current test cycle and the previous test cycle, set pulse and reset pulse. It is preferable that data selection information corresponding to the data valid flag is stored.
  • the delay data selection means includes a select small data memory storing data selection information corresponding to the waveform mode information and test logic data of a current test cycle and a previous test cycle; and the select data memory. From at least one delay data for generating the set pulse and at least one delay for generating the reset pulse, based on data selection information input from the controller and a plurality of delay data input from the delay data memory. It may be constituted by data and a multiplexer capable of selecting a set pulse and a reset pulse valid flag in the first half or the second half of the periodic signal.
  • the variable delay unit includes: a set pulse and reset pulse data conversion unit that outputs a delay control signal corresponding to the fractional delay data; and a delay control signal output from the data conversion unit. And a set pulse and reset pulse variable delay circuit for delaying the set pulse generation valid flag and the reset pulse generation valid flag, respectively.
  • the select data memory includes a set pulse Z reset pulse at the waveform output means. It is preferable that the data selection information is set so that the data is not continuously input.
  • the delay means for the set pulse and the reset pulse calculates integer delay data for the set pulse, integer delay data for the reset pulse, and an output of a counter that counts a clock, and outputs a Z reset for the set pulse.
  • a coincidence value between the coincidence expected value and the output of the power counter is detected, and a valid flag for the set pulse generation and a valid pulse for the reset pulse generation, and a relation between the valid flag and the valid flag are detected.
  • FIG. 1 is a block diagram showing an embodiment of a waveform generator according to the present invention.
  • FIG. 2 is a timing chart for explaining the operation of the waveform generator shown in FIG.
  • FIG. 3 is a timing chart for explaining the operation of the waveform generator shown in FIG.
  • FIG. 4 is a timing chart for explaining the operation of the waveform generator shown in FIG.
  • FIG. 5 is a block diagram mainly showing a specific circuit configuration of a delay data memory and a multiplexer of the waveform generator shown in FIG.
  • FIG. 6 is a block diagram mainly showing a specific circuit configuration of a select data memory of the waveform generator shown in FIG.
  • FIG. 7 is a block diagram mainly showing a specific circuit configuration of a skew register and an arithmetic circuit of the waveform generator shown in FIG.
  • FIG. 8 is a block diagram showing a specific circuit configuration of a delay stage mainly in a counter delay circuit of the waveform generator shown in FIG.
  • FIG. 9 is a diagram showing the correspondence between the select data and the delay data selected by the multiplexer.
  • FIG. 10 is a diagram showing the correspondence between the address input of the select data memory and the select data in the normal operation speed mode, and the correspondence between the select data and the output of the multiplexer.
  • FIG. 11 is a diagram showing the correspondence between the address input of the select data memory and the select data in the double speed operation mode, and the correspondence between this select data and the output of the multiplexer.
  • FIG. 12 is a timing chart when the waveform generator shown in FIGS. 5 to 8 generates an NRZZRZ waveform in the normal operation speed mode.
  • FIG. 13 is a timing chart when the waveform generator shown in FIGS. 5 to 8 generates an SBC waveform in the normal operation speed mode.
  • FIG. 14 is a continuation of the timing chart of FIG.
  • FIG. 15 is a timing chart when the waveform generator shown in FIGS. 5 to 8 generates an NRZZRZ waveform in the double speed operation mode.
  • FIG. 16 is a timing chart when the waveform generator shown in FIGS. 5 to 8 generates an SBC waveform in the double speed operation mode.
  • FIG. 17 is a block diagram showing a basic circuit in the normal operation speed mode of the waveform generator shown in FIGS.
  • FIG. 18 is a block diagram showing the basic circuits of the first and second delay stages in the basic circuits in the double speed operation mode of the waveform generator shown in FIGS.
  • FIG. 19 is a block diagram showing the basic circuits of the third and fourth delay stages of the basic circuits in the double speed operation mode of the waveform generator shown in FIGS.
  • FIG. 20 is a timing chart for explaining the operation of the basic circuit shown in FIG.
  • FIG. 21 is a continuation of the timing chart of FIG.
  • FIG. 22 is a timing chart for explaining the operation of the first delay stage shown in FIG.
  • FIG. 23 is a timing chart for explaining the operation of the second delay stage shown in FIG.
  • FIG. 24 is a timing chart for explaining the operation of the third delay stage shown in FIG.
  • FIG. 25 is a timing chart for explaining the operation of the fourth stage and its output side shown in FIG.
  • FIG. 26 is a block diagram showing a configuration of an example of a conventional IC tester.
  • FIG. 27 is a block diagram showing an example of the timing generator shown in FIG. 26.
  • FIG. 28 is a timing chart for explaining the operation of the timing generator shown in FIG.
  • FIG. 29A is a circuit diagram showing the principle configuration of the variable delay circuit shown in FIG.
  • FIG. 29B is a diagram showing an example of the data conversion table shown in FIG.
  • FIG. 30 is a block diagram showing another example of the timing generator shown in FIG.
  • FIG. 31 is a timing chart for explaining the operation of the timing generator shown in FIG.
  • FIG. 32 is a block diagram showing a circuit configuration when the timing generator shown in FIG. 26 performs an interleaving operation.
  • FIG. 33 is a timing chart for explaining the operation of the timing generator shown in FIG.
  • FIG. 34 is a block diagram showing an example of a conventional waveform generator capable of selecting and generating an NRZ / RZ / SBC waveform.
  • FIG. 35 is a timing chart for explaining the operation when the waveform generator shown in FIG. 34 generates an SBC waveform.
  • FIG. 36 is a diagram showing an example of data stored in the gate control table shown in FIG.
  • FIG. 37 is a block diagram showing a circuit configuration when the waveform generator shown in FIG. 34 performs an interleaving operation.
  • FIG. 1 is a block diagram showing an embodiment of a waveform generator according to the present invention.
  • the waveform generator includes six first to sixth delay data memories 11 1 A 1, 11 1 A 2, 11 1 to which the timing signal TS from the pattern generator PG (see FIG. 26) is input.
  • — B l, 1 1—B 2, 1 1 ⁇ 1 and 1 1 ⁇ 2 (indicated by reference numeral 11)
  • the select data memory (event conversion table) 46 and the multiplexer 47 A delay data selection circuit 45
  • first and second skew registers 48 and 48 ' storing skew adjustment delay data SKD and SK D' for adjusting the delay time in the propagation path of the timing pulse, respectively.
  • the output signal SA 1 / S A2 from the delay data selection circuit 45, the skew adjustment delay data SKD from the first skew register 48, and the fraction data FD representing the fractional time less than the reference clock period T are supplied.
  • a first arithmetic circuit 49, The output signal RA 1 / RA 2 from the delay data selection circuit 45, the skew adjustment delay data S KD 'from the second skew register 48 ′, and the fraction data FD representing a fractional time less than the reference clock cycle T are supplied.
  • a and D-type flip-flops DF5 output signal CNTD-B is supplied with first counter delay circuit 50, second arithmetic circuit 49 'output signals Ra and Rb, test period signal Period, counter CNT 1 output signal CNTD—A and D type flip A second counter delay circuit 50 to which the output signal CNTD-B from the DF 5 is supplied, and a first variable delay circuit for delaying the output signal MA j from the first counter delay circuit 50 52, the second variable delay circuit 52 'for delaying the output signal MAj' from the
  • the first and second data conversion tables 53 and 53 to be controlled and the output signal of the first variable delay circuit 52 are supplied to the set terminal S, and the output signal from the second variable delay circuit 52 'is reset. It has an S-R flip-flop 26 supplied to the terminal R.
  • 1st to 6th delay data memory 1 1—A 1, 1 1—A2, 1 1—B 1, 1 1—B 2, 1 1 1 C 1 and 1 1—C 2 have delay data TMA 1, TMA2, TMB1, TMB2, TMC1, and TMC2 are stored, respectively, and these delay data are output from each memory by the timing signal TS supplied from the pattern generator PG.
  • the size of the output delay data is selected from TMA1 and TMA2, TMB1 and TMB2, and TMC1 and TMC2.
  • TMA 1 ⁇ TMB 1 ⁇ TMC 1 TMA 2 ⁇ TMB 2 and TMC 2 are selected.
  • TMB 1 ⁇ TMC 1 and TMB 2 Selected for TMC 2.
  • 1st skew register 48, 1st operation circuit 49, 1st counter delay time The path 50, the first variable delay circuit 52, and the first data conversion table 53 generate a timing pulse (hereinafter, referred to as a setting pulse) supplied to the set terminal S of the SR flip-flop 26.
  • a timing pulse hereinafter, referred to as a setting pulse
  • the select data memory 46 of the delay data selection circuit 45 receives the test period signal Period and the test pattern data PAT from the pattern generator PG, and the waveform mode selection signal WM that specifies the type of waveform to be generated. Then, select data for selecting delay data corresponding to the waveform specified by the waveform mode selection signal WM is supplied to the control terminal of the multiplexer 47.
  • the multiplexer 47 selects the delay data specified by the select data from the delay data TMA1, TMA2, TMB1, TMB2, TMC1 and TMC2 supplied from the delay data memory 11, and
  • the first arithmetic circuit 49 is supplied with delay data SA 1 / SA 2 relating to the setting hals, and the second arithmetic circuit 49 ′ is supplied with delay data RA 1 ZRA 2 relating to the reset pulse.
  • the delay data SA1ZSA2 and RA1ZRA2 output from the multiplexer 47 are increased or decreased according to the number of timing pulses to be generated. Two delay data SA 1 and SA 2 are selected. Similarly, when two reset pulses are generated, two delay data RA 1 and RA 2 are selected by the select data. In addition, when generating one reset pulse, one delay data SA 1 or SA2 is selected. Similarly, when generating one reset pulse, one delay data RA 1 or SA 1 is selected. RA 2 is selected.
  • the first arithmetic circuit 49 includes a first arithmetic unit ALU1 for adding the skew adjustment delay data SKD from the first skew register 48 and fraction data FD corresponding to each test cycle, and the first arithmetic unit ALU1.
  • a second arithmetic unit ALU2 for adding SA1 / SA2.
  • the integer delay coefficient Sa representing the integer part delay time of the addition result from the second arithmetic unit ALU2 is connected to one input terminal of the arithmetic unit ALU3 of the first counter delay circuit 50.
  • the fraction delay coefficient Sb which is supplied and indicates the fractional delay time is supplied to the delay stage 81 of the first counter delay circuit 50.
  • the other input terminal of the arithmetic unit ALU3 is supplied with the output signal CNTD-1A from the first counter CNT1 and supplies the result SE of addition with the integer delay coefficient Sa to the delay stage 81.
  • the second arithmetic circuit 49 ′ is a first arithmetic unit ALU that adds the skew adjustment delay data SKD ′ from the second skew register 48, and fraction data FD corresponding to each test cycle. 1 ′, the second arithmetic unit that adds the addition result of the first arithmetic unit ALU 1 ′ and the delay data RA 1 ZRA2 related to generation of the reset pulse output from the multiplexer 47. ALU 2 ′.
  • the integer delay coefficient Ra representing the integer part delay time is one input terminal of the arithmetic unit AL 3' of the second counter delay circuit 50 '.
  • the fractional delay coefficient Rb representing the fractional delay time is supplied to the delay stage 8 1 ′ of the second counter delay circuit 50 ′.
  • the other input terminal of the arithmetic unit ALU 3 ′ is supplied with the output signal CNT D—A from the first counter CN T 1, and outputs the result of addition RE with the integer delay coefficient Ra to the delay stage 8 1 ′. Supply.
  • the first counter second delay circuit 50 0 ′ is a test cycle timing for a delay time corresponding to the integer delay coefficient S a ZR a supplied from the first Z second arithmetic circuit 49/9 ′.
  • the set Z reset pulse valid flag MA j / MA j ' is supplied to the 1Z second variable delay circuit 5 3/5 3', respectively, and the set / reset pulse fraction delay data F j ZF is No. 1 to No. 2 data conversion table 5 3/5 3 ' Supplied respectively.
  • the first / second data conversion tables 53/53 ' are each composed of a memory, and when set / reset pulse delay fraction data Fj / Fj' is input, delay corresponding to these data is performed. Outputs control signal (select signal).
  • the first / second variable delay circuit 52/52 ' gives the input set / reset pulse valid flag MAj / MAj' a delay amount according to the delay control signal, and outputs the set / reset pulse And supply it to the set / reset terminal S / R of the SR flip-flop 26.
  • the S—R flip-flop 26 is reset by the set / reset pulse supplied from the first Z second variable delay circuit 52/52 ′ in each test cycle, and the DUT 19 (see FIG. 26) ) Outputs the test pattern signal F CO of the desired waveform to be applied to.
  • the select data memory 46 of the delay data selection circuit 45 stores waveform mode information and select data corresponding to the test pattern data PAT of the current test cycle and the previous test cycle.
  • the select data corresponding to the waveform mode information specified by the waveform mode selection signal WM is supplied to the control terminal of the multiplexer 47.
  • the multiplexer 47 is a set selected by the select data from the select data memory 46 from among the delay data TMA1 / A2, TMB1 / B2, and TMC1 / C2 supplied from the delay data memory 11. Select the delay data for generating the reset / reset pulse and the set / reset pulse valid flag included in the select data, that is, the enable signal.
  • the operation of the multiplexer 47 when the NRZ waveform is specified is shown in the timing chart of FIG. 2A, and the operation of the multiplexer 47 when the SBC waveform is specified is shown in the timing chart of FIG. 2B. As is clear from the timing chart in Fig.
  • A1 and A2 are selected as delay data TD in the first half and the second half of the test period signal Period, respectively, and set / Reset pulse valid flag VFL, that is, Ale and A2E as enable signals Selected.
  • VFL set / Reset pulse valid flag
  • a 1, C 1, and B are used as the setting pulse delay data TD-S in the first half and the second half of the test period signal Period.
  • the waveform generator shown in Figure 1 operates in the double-speed mode. Becomes possible.
  • the 1Z second counter delay circuit 50/50 ' In the unit ALU 3 / ALU 3 ', the integer delay coefficient S a / R a supplied from the first Z second arithmetic circuit 49 Z 49' and the output signal CNTD-A from the first counter CNT 1 are compared. Addition generates the set / reset pulse counter data match expected value S EZRE and gives it to the delay stages 8 1/8 1.
  • This delay stage 8 1/8 1 ' is a cascade-connected multi-stage delay circuit 8 1—1, 8 1—2,. ⁇ ⁇ ⁇ ⁇ , 81, -n (see Fig. 8).
  • the pulse fraction delay data F j ZF j ′ for the set reset related to the valid flag MA j ZM A j ′ (the fraction delay coefficient S bZRb (Representing the corresponding delay time).
  • the delay data supplied from the delay data memory 11 to the multiplexer 47 is provided with the open flag "open" that inhibits pulse output, and the select data SD supplied from the select data memory 46 to the multiplexer 47. If there is no set-no-reset pulse valid flag (enable signal) in the first and second counter delay circuits 50/50 ', the data (expected match value) Control means are provided to prevent loading of EZRE and fractional delay coefficient Sb / Rb. Specifically, the AND gate AND 100 / AND 200 shown in FIG. 7 corresponds to this control means.
  • FIGS. 5 to 8 show an example of a circuit configuration embodying the waveform generator shown in FIG. 5 mainly shows a specific example of the delay data memory 11 and the multiplexer 47
  • FIG. 6 mainly shows a specific example of the select data memory 46
  • FIG. 7 mainly shows the first and second skew registers 48 and 48 '.
  • FIG. 8 mainly shows first and second counter delay circuits 50 and 50'.
  • DF is a D-type flip-flop
  • OR is an OR gate
  • WFR is a waveform information register
  • MUX is a multiplexer
  • ALU is an arithmetic circuit
  • AND is an AND gate
  • EXOR is an exclusive OR gate
  • DL is a delay circuit. Shown respectively.
  • the select data S1, S2, S3, and En (enable signal) supplied to the multiplexers MUX1 to MUX4 shown in FIG. 5, respectively, and the multiplexers MUX1 to MUX4 are controlled by the select data.
  • Figure 9 shows an example of the relationship with the selected delay data (output data).
  • an example of data stored in the select data memory (event conversion table) 46 shown in FIG. 6 and a setting pulse output from the multiplexer 47 (MUX 1 to 4) shown in FIG. Fig. 10 shows the relationship between the delay data SA1ZS A2 and the reset pulse delay data RA1 / RA2 in the case of the normal operation speed mode and Fig. 11 in the case of the double speed operation speed mode.
  • the output signal Sa of the second adder ALU 2 of the first arithmetic circuit 49 shown in FIG. 7 is an integer delay coefficient output from the first arithmetic circuit 49, and Sb is a fractional delay coefficient.
  • the output signal R a 'of the second adder circuit ALU 2' of the second arithmetic circuit 49 is an integer delay coefficient, Rb is fractional delay factor.
  • This counter data CNTD-B is supplied from the D-type flip-flop DF5 shown in FIG. The same applies to the addition output RE of the third operation unit AL 3 ′ for the reset pulse.
  • the output signal SKS SL 12 of the D-type flip-flop DF 102 shown in FIG. 6 is a signal for selecting the skew data corresponding to the delay data TMA, TMB, and TMC of the setting pulse.
  • the output signal SKRS L 1Z2 of the D-type flip-flop DF 103 selects the skew data corresponding to the reset pulse delay data TMA, TMB, and TMC.
  • the main reason for adding the arithmetic unit AL-4 and ALU4 in Fig. 7 is that the SBC waveform is generated in the normal operation speed mode, or the NR Z / RZ / SBC waveform is generated in the double speed operation mode.
  • a one-cycle load delay occurs in the delay stage 8 1/8 1 ′ corresponding to the delay data SA 2ZR A 2 output from the multiplexer 47, so that the expected value obtained by subtracting that amount (that is, This is to obtain the expected value of one count smaller).
  • the delay stage 81 in the case of outputting the normal operating speed mode a test pattern signal of NRZ / / RZ waveform from S- R flip opening-up 26
  • Figure 12 shows the timing chart up to the input of / 8 1 '.
  • Figures 13 and 14 show the timing charts up to the input of the delay stage 8 1/8 1 'when the test pattern signal of the SBC waveform is output from the SR flip-flop 26 in the normal operation speed mode. .
  • a delay stage for outputting test pattern signals of NRZ / RZ waveform and SBC waveform from the SR flip-flop 26 in the double speed operation mode in the waveform generator having the specific circuit configuration shown in FIGS. 5 to 8, a delay stage for outputting test pattern signals of NRZ / RZ waveform and SBC waveform from the SR flip-flop 26 in the double speed operation mode.
  • the timing charts up to the input of 8 1/8 1 ' are shown in Figs. 15 and 16, respectively.
  • the minimum interval between the rise of the test cycle signal Period and the rise of the next test cycle signal Period is set to 2 X (REFCK cycle). I have.
  • the delay time TD given to the test period signal Period is often smaller than one test period Tt.
  • the delay stage 8 1/8 1 ′ is prepared up to the nth stage, and n test cycles are performed in the normal operation speed mode.
  • the test cycle signal can be delayed up to nZ2 test cycles in double speed mode.
  • the delay data S A (SA 1 / SA2) is supplied to one input terminal of the arithmetic unit ALU2 of the arithmetic circuit 49.
  • the D-type flip-flop DF4 re-times the clear signal output at the start of the test, and tallies the D-type flip-flops DF13 and DF23 related to the generation confirmation flag described later.
  • the arithmetic unit ALU 3 of the counter delay circuit 50 is an integer delay data S which is an integral multiple of the reference clock cycle in the arithmetic result of SA + SKD + FDa output from the arithmetic unit ALU 2. a is added to the output data CNT A of the counter CNT 1 that continues counting up.
  • the D-type flip-flop DF 11 1 outputs the fractional delay data S b shorter than the reference cycle period in the operation result of SA + SKD + FDa output from the operation unit ALU 2, and
  • the multiplexer MUX 11 when the test period signal Period is input, capture the fixed "H" signal of the B input, and select the A input otherwise.
  • the D-type flip-flop DF13 captures the output signal of the multiplexer MUX11 for each reference clock.
  • the AND gate AND 13 is disabled by the signal -M 1 to prohibit the passage of the "H” signal, and the lube signal is set to the "L” signal.
  • the above loop uses the loop signal "H” as a flag indicating that the counter data has not yet been matched with the counter data CNT B, and the next test period signal Period is input to generate a new "H” signal.
  • the second coincidence pulse is not generated, and the second coincidence HALS is also generated in the next stage after multiplexer MUX 21. This is a flag that controls not to occur.
  • the output of the D-type flip-flop DF 12 is sent to the D-type flip-flop DF 22 of the next delay stage 8 1-2 and coincides with the counter data CNTB by the exclusive OR gate EXOR 11 Is sent to the circuit.
  • D-type flip-flop DF12 latching the result of addition of integer delay data Sa and counter CNT1 count value CNTA (operation output Aa3 of operation unit ALU3) and counter
  • the outputs of exclusive OR gate EXOR11 are all logic "L”.
  • the arithmetic units ALU 1 and ALU 2 shown in FIG. 17 constitute a first arithmetic circuit 49.
  • the first and second delay stages 81-1 and 81-2 constitute an integer delay data coincidence detection circuit and a fractional delay data acquisition circuit in the first and second test cycles.
  • the first delay stage 8 1-1-1 compares the output CNT A of the counter CNT 1 with the integer delay data S a in the output S a ′ of the arithmetic unit ALU 3 and performs the first test cycle. And outputs a detection pulse M1. Similarly, the second delay stage 8 1-2 performs coincidence detection in the second test cycle and Output M2.
  • FIGS. 18 and 19 show only the circuits related to the setting pulse, but the circuits related to the reset pulse have the same configuration. Next, the operation will be described.
  • the delay data SA supplied to one input terminal of the arithmetic unit ALU2 of the first arithmetic circuit 49 are SA1 and SA2, the delay data SA1 in the first half of the reference clock cycle, and the delay data SA2 in the second half. Is selected.
  • the first and second delay stages 81-1 and 81-1 are the first and second match detection circuits in the first test cycle, and the third and fourth delay stages 81-1 and 81-114 Are the first and second match detection circuits in the second test cycle. In each test cycle, one detection pulse is output from each of the pair of first and second detection circuits.
  • one detection pulse is output from only one of the first and second match detection circuits.
  • 1st and 2nd delay stages (1st and 2nd match detection circuits in the 1st test cycle) 8 1 ⁇ 1 and 8 1 ⁇ 2 are the outputs CNT D ⁇ A of counter CNT 1 (see Fig. 1).
  • Matched values SE Sa1 'and Sa2' (operation unit ALU), which are the outputs of data CNTD-B and operation unit ALU3 (see Fig. 1) latched by DF5 (2) corresponding to the integer delay data S a1 and S a2, respectively, and a match is detected in the first test cycle, and a detection pulse is output.
  • Third and fourth stages (first and second match detection circuits in the second cycle) 81-3 and 81-4 also perform match detection in the second cycle and output detection pulses.
  • the waveform generator of the above embodiment includes one variable delay circuit 52 for providing a delay corresponding to the fractional delay data F j. It may be provided. Therefore, the amount of temperature fluctuation and the amount of voltage fluctuation of the delay time can be reduced to approximately 1/2 of the conventional case, and the timing accuracy can be improved.
  • the conventional high-speed technology uses an interleave operation, and it is necessary to prepare two timing generation circuits with the same configuration, and the size of the hardware is about twice as large as that in the normal speed operation mode
  • the timing generation operation is performed by one circuit in the first half and the second half of one test cycle, so that hardware such as interleave operation is used. There is no increase.
  • the conventional interleaved waveform generator shown in FIG. 37 requires a total of six timing generators, but the waveform generator of the above embodiment requires a set pulse and a reset pulse. It is sufficient to use one for each generation, and the hardware scale is about 1Z3.
  • variable delay circuit requiring a data conversion table (look-up table) is used for generating a set pulse and resetting. Since the total number is one for pulse generation and one for pulse generation, the time required to create a data conversion table is about 1 compared to the conventional interleaved waveform generator shown in Fig. 37. Can be reduced to Z6.
  • the conventional interleaved waveform generator shown in FIG. 37 requires six timing pulse propagation paths for each of the set pulse generation and reset pulse generation. Since the logical sum of the propagating timing pulses is calculated, slight variations easily occur in the delay correction of each propagation path, and there is a problem that the timing accuracy is further deteriorated. However, in the waveform generator of the above-described embodiment, since only one timing pulse propagation path is provided for each of the set pulse generation and the reset pulse generation, the conventional problem does not occur.
  • an adder that adds two supplied data and a subtractor that subtracts two supplied data are used as the arithmetic unit ALU.
  • a multiplier for multiplying, or an arithmetic unit for adding and subtracting and multiplying two supplied data and summing them may be used.
  • the waveform generator of the above embodiment is not limited to a semiconductor device tester for testing various semiconductor devices, but may be a device such as an electric Z electronic component or a circuit that performs a predetermined action according to current or voltage. Needless to say, it can also be advantageously used in various test devices for testing the test.

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Description

明 細 書 波形発生装置 技術分野
この発明は、 所望の波形の試験信号を発生する波形発生装置、 及びこの波形 発生装置を使用する半導体デバイス試験装置に関する。 背景技術
所望の波形の試験信号を生成する波形発生装置は、 例えば半導体デバイスを 試験する半導体デバイス試験装置に使用されている。 半導体デバイスの代表例 である半導体集積回路 （大規模集積回路 （L S I ) を含む：以下、 I Cと称す ) を試験するための従来の半導体デバイス試験装置 （以下、 I Cテスタと称す ) の一例を図 2 6に示す。 この I Cテスタは、 大ざっぱに言うと、 パターン発 生器 P Gと、 タイミング発生器 2 0と、 波形整形回路 F Cと、 ドライバ D尺と 、 レベル比較器 L C Pと、 論理比較器 C Pとによって構成されている。
主としてパターン発生器 P Gとタイミング発生器 2 0は図示しない主制御器 によって制御される。 この主制御器は、 一般に、 コンピュータシステムによつ て構成されており、 利用者 （ユーザ） が作成した試験プログラムに従ってパタ ーン発生器 P G、 タイミング発生器 2 0等を制御する。
まず、 I Cの試験を開始する前に、 主制御器から各種のデータの設定を行う 。 各種のデータが設定された後、 I Cの試験が開始される。 主制御器がパター ン発生器 P Gに試験開始命令を出すことにより、 パターン発生器 P Gはパター ンの発生を開始する。 パターン発生器 P Gは主制御器の制御に従つて試験パタ ーンデータ （論理データ） P A Tを波形整形回路 F Cに、 また、 試験周期信号 P S (Period-Start) 及びタイミング信号 T Sをタイミング発生器 2 0に供 給する。
タイミング発生器 2 0には、 パターン発生器 P Gから供給される周期信号 P Sに所定の遅延量を付加するために、 互いに異なる複数のタイミング （位相） 遅延データ丁 Dを予め格納した遅延データメモリ 1 1が内蔵されており、 タイ ミング発生器 20は、 供給されたタイミング信号 T Sによって指定された遅延 データメモリ 1 1のアドレスにあるタイミング遅延データの遅延量だけ、 周期 信号 P Sを遅延させて出力する。 この遅延された周期信号 P Sはタイミングパ ルス TPOとして波形整形回路 FCに供給され、 また、 比較クロックパルス （ ストローブパルス） s TRBとして論理比較器 C Pに供給される。
波形整形回路 F Cは、 パターン発生器 P Gから供給される試験パタ一ンデー タ P.ATとタイミング発生器 20から供給されるタイミングパルス TPOとに 基づいて、 所望の実波形を持つ試験パターン信号 F COを生成する。 この試験 パターン信号 F COはドライバ DRによって増幅された後、 入力信号 S i とし て被試験 I C (以下、 DUTと称す） 1 9に印加される。
ここで、 011丁 1 9がメモリ 1 。 （メモリ部分が主要である I C) である場 合や、 システム L S I (1つのチップにロジック部分とメモリ部分が混在して いる大規模集積回路） のメモリ部分を試験する場合等においては、 上記試験パ ターン信号 S iは DUT 1 9の所定のメモリセルに記憶され、 その後の読み出 しサイクルにおいてその記憶内容が読み出される。 これに対し、 DUT 1 9が ロジック I C (ロジック部分が主要である I C) である場合や、 システム L S Iのロジック部分を試験する場合等においては、 上記試験パターン信号 S iを 論理演算した結果が応答信号 S oとして DUT 1 9から読み出される。
DUT 1 9から読み出された応答信号 S oはレベル比較器 L CPにおいて比 較基準電圧源 （図示せず） から与えられる基準電圧と比較され、 所定の論理レ ベルを有しているか否か、 即ち、 H論理 （高論理） の電圧 SH、 又は L論理 （ 低論理） の電圧 S Lを有しているか否かが判定される。 所定の論理レベルを有 している場合には応答信号は論理信号 SH又は S Lとして論理比較器 CPに送 られ、 ここでパターン発生器 PGから出力される期待値パターン信号 E Pと比 較され、 DUT 1 9が正常な応答信号を出力したか否かが判定される。
期待値パターン信号 EPと応答信号 （SH又はS L) とが不一致であると、 DUT 1 9のメモリ部分が試験されている場合や、 DUT 1 9がメモリ I Cで ある場合等には、 その応答信号が読み出された DUT 1 9のアドレスのメモリ セルが不良であると判定され、 そのことを示すフェイル信号 FA I Lが論理比 較器 C Pから発生される。 通常、 このフェイル信号 F A I Lが発生されると、 図示しない不良解析メモリのデータ入力端子に印加されているフェイルデータ
(一般には論理 "1 " 信号） の書き込みが可能化され、 そのときに不良解析メ モリに与えられたァドレス信号によって特定された不良解析メモリのァドレス にこのフェイルデータが記憶される： 一般には、 DUT 1 9に印加されたアド レス信号と同じァドレス信号が不良解析メモリに印加されるので、 フェイルデ —タは DUT 1 9のァドレスと同じ不良解析メモリのァドレスに記憶される。 これに対し、 期待値パターン信号 E Pと応答信号とがー致すると、 その応答 信号が読み出された DUT 1 9のァドレスのメモリセルは正常であると判定さ れ、 そのことを示すパス信号 P A S Sが発生される。 このパス信号 PAS Sは 通常は不良解析メモリに記憶されない。
試験が終了した時点で不良解析メモリに記憶されたフェイルデータが読み出 され、 例えば試験された DUT 1 9の不良メモリセルの救済が可能か否かが判 定される。
一方、 DUT 1 9がロジック I Cである場合や、 システム L S Iのロジック 部分を試験する場合等においては、 期待値パターン信号 EPと応答信号 （SH 又は S L) とが不一致であると、 不一致が発生した試験パターン信号、 その試 験パターン信号の発生アドレス、 DUT 1 9の不一致ピンの出力論理データ、 そのときの期待値パターンデータ等が不良解析メモリに記憶され、 試験終了後 に不良発生のメカニズムの原因解析、 L S Iの評価等に利用される。
タイミング発生器 20は、 DUT 1 9に印加する試験パターン信号の波形の 立ち上がりのタイミング及び立ち下がりのタイミングをそれぞれ規定するタイ ミングパルス TP〇や、 論理比較器 C Pにおいて期待値パターン信号 E Pと応 答信号との論理比較のタイミングを規定するストローブパルス （ク口ックパル ス） S TRB等のタイミング信号を発生する。
これらのタイミング信号を発生させるタイミングゃ周期はユーザが作成した 試験プログラムに記載されており、 ユーザが意図した動作周期とタイミングで DUT 1 9に試験パタ一ン信号を印加してこの DUT 1 9を動作させ、 DUT 1 9が正常に動作するか否かを試験できるように構成されている。
波形発生装置は主としてタイミング発生器 20と波形整形回路 F Cとによつ て構成されているので、 まず、 タイミング発生器 20の幾つかの具体例につい て説明する。
図 27はタイミング発生器 20の第 1の具体例を示すブロック図であり、 図 28はその動作を説明するためのタイミングチヤ一トである。 この第 1のタイ ミング発生器 20は、 上述したように複数のタイミング遅延データ TDが予め 格納されている遅延データメモリ （レジスタ） 1 1と、 nビッ ト並列のダウン カウンタである遅延カウンタ 1 2と、 ナンド回路 1 3と、 アンド回路 1 4と、 可変遅延回路 1 5と、 データ変換テーブル 1 5 aとを備えている。
基準ク口ック周期丁が 1 0 n s (T= 1 0 n s) に設定され、 試験周期 T t が基準ク口ック周期丁の 1 0倍の 1 00 n s (T t = 1 0 XT= 1 00 n s) に設定され、 遅延データメモリ 1 1に予め格納された複数のタイミング遅延デ —タ TDの内の 1つである 3 X丁 + (1/2) X T= 35 n sがパターン発生 器 PGからのタイミング信号 T Sによって指定された場合に、 このタイミング 発生器 20がタイミングパルス T POを出力する動作について説明する。 遅延カウンタ 1 2のクロック端子 CKには、 図 28 Aに示す基準クロック周 期 T= 1 0 n sの基準クロック RE F CKが外部から与えられ、 また、 ロード 端子 L dには、 図 28 Bに示す試験周期 T t = 1 00 n sの試験周期信号 （周 期スタート信号） P Sが与えられる。 一方、 遅延データメモリ 1 1からはタイ ミング遅延データ TD (3 XT+ (1/2) XT) の内、 整数の遅延係数 " 3 " が遅延カウンタ 1 2のデータ入力端子 d iに与えられ、 また、 小数点以下の 端数の遅延係数 "1Z2" がデータ変換テーブル （メモリ） 1 5 aに与えられ る。 遅延カウンタ 1 2に与えられた整数の遅延係数 "3" はその内部にプリセ ッ トされる。
遅延カウンタ 1 2は、 試験周期信号 P Sがロード端子 L dに印加されると、 基準クロック RE F CKが供給されるたびに内部データ "3" を "1" ずつ減 算して、 nビッ トの出力端子に "2" → "1" → "0" の順でこれら 1 0進数 を表す 2進データを出力する： 遅延カウンタ 1 2の出力端子はナンド回路 1 3 の入力端子に接続されているので、 遅延カウンタ 1 2の nビッ トの出力が全て 0になったことをナンド回路 1 3が検出すると、 その出力端子に、 図 28 Cに 示すように、 3 Tの時間だけ遅れて、 時間 Tだけ論理 Hレベルとなるアナログ 遅延スタート信号 ADS (Analog Delay Start) を出力する。
このアナログ遅延スタート信号 ADSはアンド回路 1 4の一方の入力端子に 供給され、 このアンド回路 1 4を可能化する。 アンド回路 1 4の他方の入力端 子には基準クロック R E F CKが供給されるので、 基準クロック RE F CKの 周期 Tの 1Z2の時間幅 （持続時間） を持つ、 図 28 Dに示すアナログ遅延ス タート信号 ADS' がアンド回路 1 4より出力され、 可変遅延回路 1 5に入力 される。
遅延データメモリ 1 1からデータ変換テーブル 1 5 aに供給された端数の遅 延係数 "1Z2" は、 このテーブル 1 5 aによって制御信号 （セレク ト信号） に変換され、 可変遅延回路 1 5の制御端子 Sに与えられる。 可変遅延回路 1 5 は制御信号により制御され、 遅延係数 "1Z2" に対応する時間 （1ノ2) X Tだけ入力されたアナログ遅延スタート信号 AD S ' を遅延させて、 図 28 E に示すように、 タイミングパルス T POを発生する。 かく して、 この第 1のタ ィミング発生器 20からは、 タイミング信号 TSによって指定された遅延デー タメモリ 1 1のタイミング遅延データ TD 3 XT+ (1/2) XTだけ遅延 したタイミングパルス TP〇が発生されることになる。
可変遅延回路 1 5の一具体例を図 29 Aに示し、 データ変換テーブル 1 5 a の一例を図 29 Bに示す。 可変遅延回路 1 5は入力端子 I Nと出力端子 OUT との間に縦続接続された 3つのマルチプレクサ MUX 0 MUX 1 MUX 2 を備えており、 この可変遅延回路 1 5の入力端子 I Nにはアンド回路 1 4から の出力信号 ADS' が与えられ、 これらマルチプレクサ MUX 0 MUX 1 MUX 2の制御端子 Sにはデータ変換テーブル 1 5 aからのセレク ト信号 S 0 S l S 2がそれぞれ与えられる。 データ変換テーブル 1 5 aは、 図 29 B から容易に理解できるように、 端数の遅延係数が "1Z2" (遅延時間 TZ2 に対応する） のときには、 S 0 = 0 S 1 = 0 S 2 = 1のセレク ト信号をマ ルチブレクサ MUX 0 MUX 1 MUX 2の制御端子 Sにそれぞれ印加する 。 マルチアレクサ MUX 0、 MUX 1、 MUX 2はセレク ト信号が "0" のと きには入力端子 Aを選択し、 セレク ト信号が "1 " のときには入力端子 Bを選 択するように構成されている。 よって、 この場合にはマルチプレクサ MUX 2 のみが入力端子 Bを選択し、 アンド回路 1 4からの出力信号 ADS' をその遅 延回路 （遅延時間が TZ2に設定されている） を通じて遅延させる。 よって、 アンド回路 1 4からの出力信号 ADS' は TZ2の時間だけ遅延されて出力端 子 OUTからタイミングパルス TPOとして出力される。
図 30はタイミング発生器 20の第 2の具体例を示すプロック図であり、 図 3 1はその動作を説明するためのタイミングチヤ一トである。 この第 2のタイ ミング発生器 20は、 上記第 1の具体例と同様に、 複数のタイミング遅延デー タ TDが予め格納されている遅延データメモリ （レジスタ） 1 1 と、 nビッ ト 並列のダウンカウンタである遅延カウンタ 1 2と、 ナンド回路 1 3と、 アンド 回路 14と、 可変遅延回路 1 5と、 データ変換テーブル 1 5 aとを備えると共 に、 遅延データメモリ 1 1の出力信号と基準クロック周期 Tより小さい （Tを 含まない） の端数データ FDとを加算する演算回路 1 6と、 アンド回路 14に おいてナンド回路 1 3の出力信号と基準ク口ック RE F CKとを確実に一致さ せるために基準クロック RE F CKの位相を調整 （遅延） させる遅延回路 1 7 とをさらに設け、 演算回路 1 6において遅延データメモリ 1 1の出力信号と基 準クロック周期 T未満の端数データ FDとを加算し、 この加算結果の内、 基準 クロック周期 T以上 （Tを含む） の整数の遅延時間を表す整数遅延係数 S aを 遅延カウンタ 1 2のデータ入力端子 d iに与え、 基準ク口ック周期 T未満の端 数の遅延時間を表す端数遅延係数 S bをデータ変換テーブル 1 5 aに与えるよ うに構成したものである。 換言すれば、 この第 2のタイミング発生器 20は試 験周期 T tに小数点以下の端数がある場合にも対処できるように構成されてい る点で図 28に示した第 1のタイミング発生器と相違している。
基準クロック周期 Tが 1 0 n s (T= 1 0 n s) に設定され、 試験周期 T t が 5 XT+ (3/4) XTn s (T t = 57. 5 n s) に設定され、 遅延デー タメモリ 1 1に予め格納された複数のタイミング遅延データ TDの内の 1つで ある 3 XT (1/2) XT= 35 n sがパターン発生器 PGからのタイミン グ信号 T Sによって指定された場合に、 このタイミング発生器 2 0がタイミン グパルス T P Oを出力する動作について説明する。
遅延カウンタ 1 2のクロック端子 CKには、 図 3 1 Aに示す基準クロック周 期 T= 1 0 n sの基準クロック RE F CKが外部から与えられ、 また、 ロード 端子 L dには、 図 3 1 Bに示す試験周期 T t = 5 7. 5 n sの試験周期信号 （ 周期スタート信号） P Sが与えられる。 一方、 遅延データメモリ 1 1からの図 3 1 Cに示すタイミング遅延データ TD (3 X T+ ( 1 / 2) X T) と、 基準 クロック周期 T未満の端数時間を表わす図 3 1 Dに示す端数データ F Dとが演 算回路 1 6において加算され、 この加算結果の内、 基準クロック周期 T以上の 整数の遅延時間を表す、 図 3 1 Eに示す整数遅延係数 S aが遅延力ゥンタ 1 2 のデータ入力端子 d iに与えられ、 また、 基準クロック周期 T未満の端数の遅 延時間を表す、 図 3 1 Fに示す端数遅延係数 S bがデータ変換テーブル （メモ リ） 1 5 aに与えられる。 遅延カウンタ 1 2に与えられた整数遅延係数 S aは その内部にプリセッ トされる。
試験周期 T tに小数点以下の端数があるため、 スタートサイクル T Oを試験 周期 T tの内の整数部分の周期 5 Tに設定し、 基準クロック周期 T未満の端数 をゼロにする。 よって、 スタートサイクル T 0における端数データ （Period- fractional data) F D— 0はゼロに設定され、 試験周期 T tの残りの端数時 間 （3/4) Tは次の第 2サイクル T 1に繰り入れられる。
演算回路 1 6は、 遅延データメモリ 1 1より与えられるタイミング遅延デー タ TD= ( 3 + 1 /2) Tと、 端数データ F D— 0 = 0 (T) とを加算し、 そ の加算結果 （ 3 + 1 / 2 ) Tの内、 整数部分の遅延時間 3 Tを表す整数遅延係 数 " 3" (S a = 3) を遅延カウンタ 1 2のデータ入力端子 d iに、 端数部分 の遅延時間 （1Z2) Tを表す端数遅延係数 172 (S b = 1 / 2) をデータ 変換テーブル 1 5 aに与える。
遅延カウンタ 1 2は、 スタート試験周期信号 P S— 0の立ち上がりエッジが ロード端子 L dに印加されると、 基準ク口ック RE F CKが供給されるたびに 内部データ " 3" を " 1 " ずつ減算して、 nビッ トの出力端子に " 2" → " 1 " → "0" の順でこれら 1 0進数を表す 2進データを出力する。 遅延カウンタ 1 2の出力端子はナンド回路 1 3の入力端子に接続されているので、 遅延カウ ンタ 1 2の nビッ 卜の出力が全て 0になったことをナンド回路 1 3が検出する と、 ナンド回路 1 3はその出力端子に、 図 3 1 Gに示すように、 スタート試験 周期信号 P S— 0の立ち上がりエッジから 3 Tの時間だけ遅れて、 時間 Tだけ 論理 Hレベルとなるアナログ遅延スタート信号 AD Sを出力する。
このアナログ遅延スタート信号 AD Sはアンド回路 1 4の一方の入力端子に 供給され、 このアンド回路 1 4を可能化する。 アンド回路 1 4の他方の入力端 子には遅延回路 1 7によって位相が調整された基準ク口ック R E F CKが供給 されるので、 基準クロック RE F CKの周期 Tの 1 / 2の時間幅 （持続時間） を持つ、 図 3 1 Hに示すアナログ遅延スタート信号 AD S ' がアンド回路 1 4 より出力され、 可変遅延回路 1 5に入力される。
演算回路 1 6からデータ変換テーブル 1 5 aに供給された端数遅延係数 " 1 / 2" は、 このテーブル 1 5 aによってセレク ト信号に変換され、 可変遅延回 路 1 5の制御端子 Sに与えられる。 可変遅延回路 1 5及びデータ変換テーブル 15 aは図 2 9に示したものが使用できるので、 その詳細説明を省略するが、 可変遅延回路 1 5は端数遅延係数 "1Z2" に対応する時間 （1Z2) Tだけ 入力されたアナログ遅延スタート信号 AD S ' を遅延させて、 図 3 1 Iに示す タイミングパルス T P O— 0を発生する。 このように、 タイミングパルス T P 〇ー0はスタート試験周期信号 P S— 0の立ち上がりエッジから （3 + 1 /2 ) Tの時間経過した時点において発生されるから、 スタートサイクル T Oにお いては、 タイミング信号 T Sによって指定された遅延データメモリ 11のタイ ミング遅延データ TD= ( 3 + 1 / 2) Tだけ遅延したタイミングパルス T P 〇一 0が発生される。
次の第 2サイクル T 1は、 スタートサイクル T 0から繰り入れられた端数時 間 （3Z4) Tを第 2試験周期 T tに加えた時間 （5 + 3/4) T+ ( 3 /4 ) T= (6 + 1 /2) Τとなるが、 端数時間 （1Z2) Τを次の第 3サイクル Τ 2に繰り入れ、 第 2サイクル Τ 1を整数時間の周期 6 Τに設定する。 従って 、 この第 2サイクル Τ 1においては端数データ FDは （3/4) Τとなる。 スタートサイクル Τ 0の場合と同様に、 演算回路 1 6は、 遅延データメモリ 1 1より与えられるタイミング遅延データ TD= (3+ 1 /2) Tと、 端数デ ータ FD— 1 = (3/4) Tとを加算し、 その加算結果 （4+ 1 /4) Tの内 、 整数部分の遅延時間 4 Tを表す整数遅延係数 " 4 " (S a = 4) を遅延力ゥ ンタ 1 2のデータ入力端子 d iに、 端数部分 （1 /4) Tの遅延時間を表す端 数遅延係数 1 /4 (S b = 1/4) をデータ変換テーブル 1 5 aに与える。 遅延カウンタ 1 2は、 第 2試験周期信号 P S— 1の立ち上がりエッジがロー ド端子 L dに印加されると、 基準クロック REFCKが供給されるたびに内部 データ "4" を "1 " ずつ減算して、 nビッ トの出力端子に "3" → "2" → "1" → "0" の順でこれら 1 0進数を表す 2進データを出力する。 その結果 、 遅延カウンタ 1 2の出力端子には、 図 3 1 Gに示すように、 第 2試験周期信 号 P S— 1の立ち上がりエッジから 4 Tの時間だけ遅れて、 時間 Tだけ論理 H レベルとなるアナ口グ遅延スタート信号 AD Sが出力される。
このアナログ遅延スタート信号 AD Sはアンド回路 14の一方の入力端子に 供給され、 このアンド回路 1 4を可能化する。 アンド回路 14の他方の入力端 子には遅延回路 1 7によって位相が調整された基準ク口ック RE F CKが供給 されるので、 基準クロック RE F CKの周期 Tの 1 /2の持続時間を持つ、 図 3 1 Hに示すアナログ遅延スタート信号 AD S ' がアンド回路 1 4より出力さ れ、 可変遅延回路 1 5に入力される。
図 29 Bに示すデータ変換テーブル 1 5 aから明らかなように、 端数遅延係 数 1/4に対応するセレク ト信号は S 0 = 0、 S l = l、 S 2 = 0となるから 、 マルチプレクサ MUX 1のみが入力端子 Bを選択する。 よって、 可変遅延回 路 1 5は端数遅延係数 "1Z4" に対応する時間 （1/4) XTだけ入力され たアナログ遅延スタート信号 AD S ' を遅延させて、 図 3 1 Iに示すタイミン グパルス T PO— 1を発生する。 このタイミングパルス T PO— 1は第 2試験 周期信号 P S— 1の立ち上がりエッジから （4+ 1Z4) Tの時間経過した時 点で発生されるが、 第 2試験周期信号 P S— 1の立ち上がりエッジは （3Z4 ) Tの時間だけスタート試験周期側に入り込んでいるので、 第 2試験周期の開 始時点からは （4+ 1Z4) T— (3/4) T= (3 + 1/2) Τの時間経過 した時点で発生されることになる。 かく して、 この第 2サイクル Τ 1において も、 タイミング信号 T Sによって指定された遅延データメモリ 1 1のタイミン グ遅延データ TD= ( 3 + 1 / 2) Tだけ遅延したタイミングパルス T P O— 1が発生されることになる。
次の第 3サイクル T 2は、 第 2サイクル T 1から繰り入れられた端数時間 （ 1 /2) Tを試験周期 T tに加えた時間 （5 + 3Z4) T+ ( 1/2) T= ( 6 + 1 /4) Τとなるが、 端数時間 （1Z4) Τを次の第 4サイクル Τ 3に繰 り入れ、 整数時間の周期 6 Τに設定する。 従って、 この第 3サイクル Τ 2にお いては端数データ F Dは （1ノ2) Τとなる。
第 2サイクル Τ 1の場合と同様に、 演算回路 1 6は、 遅延データメモリ 1 1 より与えられるタイミング遅延データ TD= (3 + 1 /2) Tと、 端数データ F D— 2= (1/2) Tとを加算する。 その加算結果は （3+ 1Z2+ 1Z2 ) T = 4 Tとなり、 端数がないので、 整数部分の遅延時間 4 Τを表す整数遅延 係数 " 4" (S a = 4) のみが遅延カウンタ 1 2のデータ入力端子 d iに与え られる。
遅延カウンタ 12の動作は第 2サイクルの場合と同じであるので省略するが 、 遅延カウンタ 1 2はその出力端子に、 図 3 1 Gに示すように、 第 3試験周期 信号 P S— 2の立ち上がりエッジから 4 Tの時間だけ遅れて、 時間 Tだけ論理 Hレベルとなるアナログ遅延スタート信号 AD Sを出力し、 アンド回路 1 4の 一方の入力端子に供給する。 よって、 アンド回路 1 4からは、 図 3 1 Hに示す アナログ遅延スタート信号 AD S ' が出力され、 可変遅延回路 1 5に入力され る。
可変遅延回路 1 5は、 入力されたアナログ遅延スタート信号 AD S ' を遅延 させることなく出力するから、 図 31 Iに示すタイミングパルス T P O— 2が 発生される。 このタイミングパルス T P O— 2は、 第 3試験周期信号 P S— 2 の立ち上がりエッジが第 2試験周期側に （1/2) Tの時間だけ入り込んでい るので、 第 3試験周期の開始時点からは { 4 T一 ( 1 /2) T} = ( 3 + 1 / 2) 丁経過した時点で発生される。 かく して、 この第 3サイクル T 2において も、 タイミング信号 T Sによって指定された遅延データメモリ 1 1のタイミン グ遅延データ TD= ( 3+1 2) Tだけ遅延したタイミングパルス T P〇一 2が発生されることになる。
以下、 第 4サイクル T 3以降のそれぞれの周期に対して、 上述した動作と同 様の動作が繰り返される。
図 32はタイミング発生器 20の第 3の具体例を示すブロック図であり、 図 3 3はその動作を説明するためのタイミングチヤ一トである。 この第 3のタイ ミング発生器 20は、 図 30に示した上記第 2の具体例のタイミング発生器 2 0を 2台用意し、 これら 2台のタイミング発生器 2 OA及び 20 Bをインター リーブ動作させ （順次に切り換えて動作させ） 、 両タイミング発生器 2 OA及 び 20 Bの可変遅延回路 1 5 A及び 1 5 Bから交互に出力されるタイミングパ ルス T POA及び T POBをオア回路 2 1において合算するように構成されて いる。 従って、 両タイミング発生器 2 OA及び 20 Bは上記第 2の具体例のタ ィミング発生器と同じ構成を有するので、 第 1のタイミング発生器 2 OAの対 応する部分及び素子には同じ参照符号に "A" を付けて示し、 第 2のタイミン グ発生器 20 Bの対応する部分及び素子には同じ参照符号に "B" を付けて示 し、 必要のない限り、 それらの説明を省略する。
上記第 2の具体例と同様に、 基準ク口ック周期丁が 1 0 n s (T= 1 0 n s ) に設定され、 試験周期 T tが 5 XT+ (3/4) XTn s (T t = 5 7. 5 η s ) に設定され、 両タイミング発生器 2 OA及び 20 Bの遅延データメモリ 1 1 A及び 1 1 Bにそれぞれ予め格納された複数のタイミング遅延データ TD の内の 1つである 3 XT+ (1/2) X T= 35 n sがパターン発生器 PGか らのタイミング信号 TSによって指定された場合について、 両タイミング発生 器 2 OA及び 20 Bの動作を簡単に説明する。
両タイミング発生器 2 OA及び 20 Bの遅延カウンタ 1 2 A及び 1 2 B ( 1 2 Bは図示せず） のクロック端子 CKには、 図 33 Aに示す基準クロック周期 T= 1 0 n sの基準ク口ック RE F CKが外部から与えられ、 また、 遅延デー タメモリ 1 1 A及び 1 1 Bには同じァドレス信号 T Sが与えられる。 し力 しな がら、 両タイミング発生器 2 OA及び 20 Bはインタリーブ動作されるので、 両遅延カウンタのロード端子 L dに供給される試験周期信号 （周期スタート信 号） ？ 3八及び 38は、 図 33 B及び Gに示すように、 2試験周期毎に （2 XT t = ( 1 1 + 1 /2) Tの時間毎に） 与えられ、 また、 演算回路 1 6 A及 び 1 6 Bに入力される基準ク口ック周期 T未満の端数データ FDA及び FDB も、 図 33 C及び Hに示すように、 2試験周期毎に与えられる。
この具体例では、 インタリーブ動作により、 第 1のタイミング発生器 2 OA がスタートサイクル T O、 第 3サイクル Τ 2、 第 5サイクル Τ4、 · . . と奇 数周期において動作され、 第 2のタイミング発生器 20 Βが第 2サイクル Τ 1 、 第 4サイクル Τ 3、 第 6サイクル Τ 5、 . · ' と偶数周期において動作され るので、 試験周期信号 P S Αは奇数周期 Τ 0、 Τ2、 Τ4、 · · ·の開始時に 遅延力ゥンタ 1 2Αのロード端子 L dに順次に供給され、 試験周期信号 P S B は偶数周期 Τ 1、 Τ 3、 Τ 5、 · · 'の開始時に遅延カウンタ 1 2 Β (図示せ ず） のロード端子 L dに順次に供給される。 同様に、 演算回路 1 6 Aには奇数 周期 TO、 Τ 2、 Τ4、 · ' 'の端数データ FDA (OT、 (1/2) Τ、 . • - ) が奇数周期の開始時に順次に入力され、 演算回路 1 6 Βには偶数周期 Τ 1、 Τ 3、 Τ 5、 ♦ · 'の端数データ FDB ( (3Z4) T、 (1/4) Τ, • · · ) が偶数周期の開始時に順次に入力される。
その結果、 第 1のタイミング発生器 2 OAは、 図 33 Fに示すように、 奇数 周期においてのみ、 各奇数周期の開始時点からタイミング遅延データ TDに相 当する時間 （3 T+ (1/2) T) 経過した時点においてタイミングパルス T P〇Aを発生し、 第 2のタイミング発生器 20 Bは、 図 33Kに示すように、 偶数周期においてのみ、 各偶数周期の開始時点からタイミング遅延デ一タ TD に相当する時間 （3T+ (1/2) T) 経過した時点においてタイミングパル ス TP OBを発生するから、 オア回路 2 1から出力される全体のタイミング発 生器 20のタイミングパルス TT P〇は、 図 33 Lに示すように、 各試験周期 の開始時点からタイミング遅延データ TDに相当する時間 （3T+ (1/2) T) だけ遅延されたタイミングパルスとなる。 よって、 両タイミング発生器 2 OA及び 2 OBを、 上記図 30に示した第 2の具体例のタイミング発生器と同 じ速度で動作させれば、 2倍の速度でタイミングパルスを発生することができ る。 また、 インタリーブ数 （順次に切り換えて動作させるタイミング発生器の 数） を多くすれば、 そのインタリーブ数倍の速度でタイミングパルスを発生す ることができる。
次に、 パターン発生器 P Gから供給される試験パターンデータ P A Tとタイ ミング発生器 20から供給されるタイミングパルス TPOとによって、 所望の 実波形を持つ試験パターン信号 F COを生成する波形整形回路 F Cを含む波形 発生装置の幾つかの具体例について説明する。
1試験周期 T t中において、 論理信号中の論理値 "1 " のデータ （波形） の 両側のデータ （波形） が必ず "0" であるか、 或いは論理値 "0" のデータ （ 波形） の両側のデータ （波形） が必ず " 1 " である波形を SB C (
surrounded by complement) 波形と呼んでいる。 図 34は、 この SBC波开 の試験パターン信号や、 NRZ (nonreturn to zero) 波形、 或いは RZ ( return to zero) 波形の試験パターン信号を発生することができる波形発生 装置の第 1の具体例を示すブロック図であり、 図 35はその動作を説明するた めのタイミングチヤ一トである。 発生された試験パターン信号 F COは DUT 1 9に印加される。
図 34に示すように、 この第 1の具体例の波形発生装置は、 第 1〜第 3の 3 つのタイミング発生器 TG A、 TGB及び TGCと、 S BC波形、 NRZ波形 或いは RZ波形のいずれかを指定する波形モード選択信号 WM及びパターン発 生器 PGからの試験パターンデータ PATがそれぞれ入力されるメモリ回路 4 1 と、 これらタイミング発生器 TG A、 TGB及び TGCから供給されるタイ ミングパルスとメモリ回路 41から供給されるパターンデータとによって S B C波形、 NRZ波形或いは R Z波形を生成する波形整形回路 F Cとを備えてい る。
タイミング発生器 TGA、 TGB及び TGCはそれらのプロック内に可変遅 延回路 VDのみを図示するが、 図 30に示した第 2具体例のタイミング発生器 20と同じ回路構成のものでよく、 上述したようにパターン発生器 PGから供 給される試験周期信号 P S及びタイミング信号 T Sと、 基準ク口ック周期 T未 満の端数データ FDとに基づいて、 タイミングパルス T P OA、 TPOB及び TPOCをそれぞれ発生する。 なお、 各可変遅延回路 VDは第 2具体例のタイ ミング発生器 20の可変遅延回路 1 5に対応する。 波形整形回路 FCは、 第 1〜第 6の 6つのアンドゲート AND 1〜AND 6 と、 これらアンドゲート AND 1〜AND 6の出力信号をそれぞれ遅延させる 第 ]〜第 6の 6つの可変遅延回路 33〜 38と、 第 1、 第 3及び第 5の遅延回 路 33、 3 5及び 3 7の論理和を取る第 1のオアゲート 39と、 第 2、 第 4及 び第 6の遅延回路 34、 36及び 38の論理和を取る第 2のオアゲート 40と 、 第 1のオアゲート 39の出力信号がセッ ト端子に、 第 2のオアゲート 40の 出力信号がリセッ ト端子に供給される S— R (セッ ト一リセッ ト） フリップフ 口ップ 26とにより構成されている。
各タイミング発生器から出力されるタイミングパルスを S— Rフリップフ口 ップ 26のセッ トパルス S s とリセッ トパルス S rのいずれにも使用できるよ うにするため、 それぞれのタイミング発生器の出力側に 2つのアンドゲートを 設けている： 第 1のタイミング発生器 TG Aのタイミングパルス T P OAは第 1及び第 2のアンドゲート AND 1及び AND 2の一方の入力端子に共通に供 給され、 第 2のタイミング発生器 TGBのタイミングパルス T POBは第 3及 び第 4のアンドゲート AND 3及び AND 4の一方の入力端子に共通に供給さ れ、 第 3のタイミング発生器 TGCのタイミングパルス T POCは第 5及び第 6のアンドゲート AND 5及び AND 6の一方の入力端子に共通に供給される 。 そして、 各タイミング発生器から出力されるセット用のタイミングパルスは 第 1のオアゲート 39に与えられ、 リセット用のタイミングパルスは第 2のォ ァゲート 40に与えられる。
メモリ回路 4 1はアンドゲ一ト AND 1〜AND 6をィネーブル （enable ) 状態又はディスェ一ブル （disable) 状態に制御する制御データを出力する ゲート制御テーブル 4 1 aを備えており、 波形モード選択信号 WMと試験パタ ーンデータ P A Tとが入力されると、 波形モード選択信号 WMによって指定さ れた波形に対応する制御データ D 1〜D 6を対応するアンドゲート AND 1〜 AND 6の他方の入力端子に供給する。 図示の例では、 D 1がAND 1に、 D 2が AND 2に、 D 3が AND 3に、 D4が AND4に、 D 5が AND 5に、 D 6が AND 6に供給される。
ゲート制御テーブル 4 1 aの一例を図 36に示す。 試験パターンデータ P A Tの論理値が " 0 " である場合には、 図 3 6においてスラッシュの左側に示す 制御データが指定された波形に応じて出力され、 論理値が " 1 " である場合に は、 スラッシュの右側に示す制御データが指定された波形に応じて出力され、 対応するアンドゲート AND 1 〜AN D 6の他方の入力端子に与えられる。 図 3 6のゲート制御テーブル 4 1 aにおいて、 制御デ一タ "ON" はアンドゲー トのィネーブル状態を表わし、 制御データ "O F F" はアンドゲー トのデイス エーブル状態を表わす。
まず、 波形モード選択信号 WMが S B C波形を指定し、 試験パターンデータ P ATの論理値が、 図 3 5 Cに示すように " 0 " → " 1 " → " 0 " · · ·であ る場合には、 スタートサイクル T 0においては試験パターンデータ P ATの論 理値が " 0 " であるから、 図 3 6に示すゲート制御テーブル 4 1 aにより、 D 1が ON、 D 2が O F F、 D 3が O F F、 D 4が ON、 D 5が ON、 D 6が〇 F Fとなる。 よって、 第 1、 第 4及び第 5のアンドゲート AND 1 、 AND 4 及び AND 5がィネーブル状態となり、 タイミングパルス T P OA、 T P O B 及び T P O Cがこれらアンドゲートを通過するから、 図 3 5 Gに示すようにタ ィミングパルス T P OA及び T P O Cがセットパルス S s として使用され、 図 3 5 Hに示すようにタイミングパルス T P O Bがリセットパルス S rとして使 用される。 第 2サイクル T 1においては、 試験パターンデータ P ATの論理値 力 S " 1 " であるから、 D 1が〇F F、 D 2が〇N、 D 3が〇N、 D 4が O F F 、 D 5が O F F、 D 6が ONとなる。 よって、 第 2、 第 3及び第 6のアンドゲ ート AND 2、 AND 3及ぴ AND 6がィネーブル状態となり、 タイミングパ ルス T P OA、 T P O B及び T P O Cがこれらアンドゲートを通過するから、 図 3 5 Gに示すようにタイミングパルス T P O Bのみがセットパルス S s とし て使用され、 図 3 5 Hに示すようにタイミングパルス T P OA及び T P O Cが リセットパルス S rとして使用される。 第 3サイクルはスタートサイクルと同 じであるのでその説明を省略する。 なお、 図 3 5のタイミングチャートにおい ては、 基準クロック R E F C Kの 1周期を Tとしたとき、 試験周期 T tは { 6 + ( 1 / 2 ) } Tに設定されており、 よって、 スタートサイクル T 0は 6 T、 第 2サイクル丁 1は 7丁、 第 3サイクル Τ 2は 6 Τ、 · · ' となる。 その結果、 S— Rフリップフロッブ 26からは図 35 Iに示す S B C波形の 試験パタ一ン信号 F C〇が出力される。 この S B C波形から容易に理解できる ように、 各試験周期 T tにおいて、 試験パターンデータ PATの論理値 "0" のデータは有効持続時間 T Vの論理値 "0" の波形に整形され、 かつその両側 に持続時間 T Oの論理値 "1" の波形と持続時間 T 3の論理値 "1 " の波形を 有し、 試験パターンデータ PATの論理値 " 1 " のデータは有効持続時間 T V の論理値 "1 " の波形に整形され、 かつその両側に持続時間 T 0の論理値 "0 " の波形と持続時間 T 3の論理値 "0" の波形を有する。
次に、 波形モード選択信号 が RZ波形を指定した場合には、 2つのタイ ミング発生器を使用することになる： この例では第 2及び第 3のタイミング発 生器 TGB及び TGCを使用するので、 第 1のタイミング発生器 TGAから出 力されるタイミングパルス TP OAを無効にする必要がある。 よって、 図 36 のゲ一ト制御テーブル 4 1 aに示すように、 制御データ D 1及び D 2は常に〇 F Fとされ、 第 1及び第 2のアンドゲート AND 1及び AND 2は常時ディス エーブル状態にされる。
次に、 波形モード選択信号 W [が NRZ波形を指定した場合には、 1つのタ ィミング発生器のみを使用するので、 この例では第 1のタイミング発生器 TG Aを使用することにする。 よって、 第 2及び第 3のタイミング発生器 TGB及 び TGCから出力されるタイミングパルス T POB及び T POCを無効にする 必要があり、 図 36のゲート制御テーブル 4 1 aに示すように、 制御データ D 3〜D 6は常に〇 F Fとされ、 第 3〜第 6のアンドゲート AND 3〜AND6 は常時ディスエーブル状態にされる。
図 3 7は S B C波形、 NRZ波形、 或いは RZ波形の試験パターン信号を発 生することができる波形発生装置の第 2の具体例を示すプロック図である。 こ の第 2の具体例は、 図 34に示した第 1の具体例の波形発生装置を 2台用意し 、 これら 2台の波形発生装置をインターリーブ動作させて、 両波形発生装置か らタイミングパルスを交互に発生させ、 2倍の速度でタイミングパルスを発生 させるように構成したものである。 従って、 両波形発生装置は上記第 1の具体 例の波形発生装置と同じ構成を有するので、 第 1の波形発生装置の対応する部 分及び素子は同じ参照符号のままにし、 第 2の波形発生装置の対応する部分及 び素子には同じ参照符号にダッシュ （' ) を付けて示す。 また、 パターン発生 器 PGから供給される試験パターンデータ P AT、 試験周期信号 P S及びタイ ミング信号 T Sと、 基準クロック周期 T未満の端数データ FDについては、 第 1の波形発生装置に供給されるものには "一 A" を付け、 第 2の波形発生装置 に供給されるものには "一 B" を付けて示す。 この第 2の具体例の波形発生装 置の動作は、 上述した第 1具体例の波形発生装置の動作、 及び図 33を参照し てのィンタリーブ動作の説明から容易に理解できるので、 ここではその説明を 省略する。
ここで、 図 34に示した第 1具体例の波形発生装置を再び参照すると、 タイ ミング発生器 TGA、 TGB、 TGCから発生されるタイミングパルス T PO A、 TPOB、 TPOCは S— Rフリップフロップ 26のセッ ト端子及びリセ ッ ト端子にそれぞれ同一位相で供給される必要がある。 そのため、 アンドゲー ト AND 1〜AND 6の出力側に可変遅延回路 33〜38をそれぞれ挿入して 、 これらタイミングパルス T POA、 TP〇B、 T POCの伝搬経路中での遅 延時間 （伝搬遅延時間） を調整し （即ち、 スキュー （skew) 調整を行い） 、 タイミングバルスが同一位相で S— Rフリ ップフロップ 26のセッ ト端子及び リセッ ト端子に到達するようにしている。
ところで、 このアナログ的に構成されるスキュー調整用の可変遅延回路 33 及びタイミング発生器 TGAの可変遅延回路 VDを含む伝搬経路 L aを伝搬す るタイミングパルスの伝搬遅延時間の和 （T一 Tp d) は温度及び電圧変化に よって変動し、 その変動量は
ΔΤ 1 = (T一 T p d) X (T p dの温度変動係数） X (土温度変化幅）
… (1)
ΔΤ 2 = (T一 T p d) X (Tp dの温度変動係数） X (土電圧変化幅）
… (2) と表わすことができる。
例えば、 T一 Tp d = 1 0 n s、 温度変動係数 = 0. 3 %/°C、 I Cテスタ の環境温度 = 25 ± 5 °Cとすれば、 ΔΤ 1 = 1 0 X 0. 3 X 1 0— 2X (± 5) (n s )
= ± 0. 1 5 (n s ) =± 1 50 p s
となる。 他の伝搬経路を伝搬するタイミングパルスも同様の結果になる。 図 34に示した第 1具体例の波形発生装置及び図 37に示した第 2具体例の 波形発生装置は各タイミング発生器の可変遅延回路と対応するスキュー調整用 の可変遅延回路とが縦続接続されているため、 合計の伝搬遅延時間 （T一 Tp d) が大きくなり、 そのため伝搬遅延時間の温度変動量 Δ T 1及び電圧変動量 ΔΤ 2が大きく、 タイミング精度が低下するという欠点があった。
また、 波形発生装置として構成される L S Iの入出力バッファの性能限界に より、 外部から高い周波数の基準クロックを入力できないため、 動作速度を向 上する手法として図 32及び図 3 7に示したように、 タイミング発生器を複数 台用意して順次に切り換えて動作させるインタリーブ動作 （多重化動作） と呼 ばれる手法が用いられて来た。 しかしながら、 インタリーブ動作を採用すると 、 タイミング発生器を始めとして殆どのモジュール （素子） をインタリーブ数 必要とするから、 ハードウェアの規模が約インタリーブ数倍となる。 特に、 図 3 7に示したィンターリーブ動作の波形発生装置ではィンタリーブ数が 2であ るにも拘わらず、 6台のタイミング発生器を必要としている。
さらに、 各タイミング発生器の可変遅延回路 1 5又は VDは、 図 29 Aに示 したように、 複数個のゲート素子を縦続接続したゲート遅延を利用するもので あり、 図 29 Bに示したような論理的遅延時間を制御 （セレク ト） 信号に変換 するデータ変換テーブルを作成するのにかなりの工数が必要となる。 図 34に 示した波形発生装置では 3つの可変遅延回路 VDを使用するので 3つのデータ 変換テーブルを作成する必要があり、 図 37に示したインタリーブ動作の波形 発生では 6つの可変遅延回路 V Dを使用するので 6つのデータ変換テーブルを 作成する必要がある。 さらに高速化するためにインタリーブ数がさらに増える と、 可変遅延回路の使用数も増加するから、 データ変換テーブルを作成するェ 数が非常に多くなるという欠点があった。
その上、 図 3 7に示すように S Rフリップフロップ 26のセッ ト端子及びリ セット端子に与えられるセットパルス S s及びリセットパルス S rはそれぞれ 、 6つの伝搬経路を伝搬するタイミングパルスの論理和となるために、 それぞ れの伝搬経路の遅延時間の補正 （スキュー調整） に僅かなバラツキが生じ易く 、 タイミング精度をさらに悪化させるという問題があった。 発明の開示
この発明の 1つの目的は、 上述した従来技術の問題点を解決した波形発生装 置及びこの波形発生装置を具備する半導体デバイス試験装置を提供することで ある。
この発明の他の目的は、 従来のハードウエアとの表面上の互換性を保ちなが らタイミング精度を向上させ、 かつハードウ アの規模を簡素化した波形発生 装置及びこの波形発生装置を具備する半導体デバイス試験装置を提供すること である。
上記目的を達成するために、 この発明の第 1の面においては、 外部より与え られる試験論理データ及び波形モード情報に応じて、 複数の遅延データより、 少なくとも 1つのセッ トパルスを生成するための少なくとも 1つの遅延データ と、 少なくとも 1つのリセッ トパルスを生成するための少なく とも 1つの遅延 データとを選択する遅延データ選択手段と、 セットパルス用遅延データの伝搬 経路とリセットパルス用遅延データの伝搬経路に対するスキュー調整用遅延デ ータをそれぞれ格納するセットパルス用及びリセットパルス用のスキューデー タ記憶手段と、 前記セッ トパルス用遅延データ及び前記リセットパルス用遅延 データと、 前記セットパルス用及びリセットパルス用のスキュー調整用遅延デ —タと、 外部より与えられる各試験サイクルにおける端数データとを演算して 、 その演算出力からセットパルス用の整数遅延データ及び端数遅延データとリ セットパルス用の整数遅延データ及び端数遅延データとをそれぞれ出力するセ ットパルス用及びリセッ トパルス用の演算手段と、 前記整数遅延データに対応 する遅延時間だけ試験周期タイミングを遅らせた少なくとも 1つのセットパル ス生成用有効フラグと少なく とも 1つのリセットパルス生成用有効フラグとを 出力すると共に、 これらセットパルス生成用有効フラグ及びリセッ トパルス生 成用有効フラグにそれぞれ関連する端数遅延データをそれぞれ出力するセット パルス用及びリセッ トパルス用の遅延手段と、 前記セットパルス生成用有効フ ラグ及びリセッ トパルス生成用有効フラグがそれぞれ入力され、 これら有効フ ラグを、 前記関連する端数遅延データに基づいて、 それぞれ遅延させるセット パルス用及びリセッ トパルス用の可変遅延手段と、 各試験サイクルごとに前記 セットパルス用及びリセットハルス用の可変遅延手段から供給されるセットパ ルス及びリセッ トハルスによってセッ ト及びリセッ トされた波形を出力する波 形出力手段とを具備する波形発生装置が提供される。
好ましい一実施例においては、 当該波形発生装置は前記複数の遅延データを 格納する遅延データメモリをさらに含み、 前記遅延データ選択手段は、 外部よ り与えられる試験論理データ及び波形モード情報に応じて、 データ選択情報を 発生するセレク トデータメモリ と、 このセレク トデ一タメモリから供給される データ選択情報によって前記遅延データメモリから供給される複数の遅延デー タから、 前記少なく とも 1つのセットパルスを生成するための少なくとも 1つ の遅延データと、 前記少なくとも 1つのリセットパルスを生成するための少な くとも 1つの遅延データとを選択するマルチプレクサとによって構成されてい る。
また、 前記セレク トデータメモリには波形モード情報と、 現在の試験サイク ル及び前の試験サイクルの試験論理データと、 セットパルス及びリセットパル ス有効フラグとに対応するデータ選択情報が格納されていることが好ましい。 前記遅延データ選択手段は、 前記波形モード情報と、 現在の試験サイクル及 び前の試験サイクルの試験論理データとに対応するデータ選択情報が格納され ているセレク トデータメモリと、 このセレク トデータメモリから入力されるデ ータ選択情報、 及び前記遅延データメモリから入力される複数の遅延データか ら、 前記セットパルス生成用の少なくとも 1つの遅延データ及び前記リセット パルス生成用の少なく とも 1つの遅延データと、 セットパルス及びリセットパ ルス有効フラグを周期信号の前半又は後半で選択することが可能なマルチプレ クサとによって構成されていてもよレ、。
前記可変遅延手段は、 前記端数遅延データに対応する遅延制御信号を出力す るセットパルス用及びリセッ トパルス用のデータ変換手段と、 このデータ変換 手段から出力される遅延制御信号に基づいて、 入力された前記セットパルス生 成用有効フラグ及び前記リセッ トハルス生成用有効フラグをそれぞれ遅延させ るセッ トパルス用及びリセッ トパルス用の可変遅延回路とによって構成されて いる。
前記セレク トデータメモリは、 隣接する試験サイクルにおいて試験論理デー タが " 0 " 、 " 0 " 又は " 1 " 、 " 1 " と連続する場合には、 前記波形出力手 段にセッ トバルス/リセットパルスがそれぞれ連続して入力されないように前 記データ選択情報が設定されていることが好ましい。
前記セッ トパルス用及びリセッ トパルス用の遅延手段は、 前記セッ トパルス 用の整数遅延データ及び前記リセットパルス用の整数遅延データと、 クロック を計数するカウンタの出力とを演算して、 セッ トパルス用 Zリセッ トパルス用 カウンタデーター致期待値を生成し、 この一致期待値と前記カウンタの出力と の一致を検出して、 前記セットパルス生成用及び前記リセットパルス生成用の 有効フラグ、 及びこれら有効フラグに関連する前記セットパルス用及び前記リ セッ トパルス用端数遅延データを出力するものでよい。
前記遅延データメモリから前記マルチプレクサに供給された遅延データにパ ルス出力を禁止するオープンフラグが与えられている場合と、 前記セレク トデ —タメモリから前記マルチプレクサに与えられたデータ選択情報にセッ トパル スノリセットパルス有効フラグがない場合には、 前記セットパルス用及びリセ ッ トバルス用の遅延手段に入力データをロードさせない制御手段が設けられて いることが好ましい。
この発明の第 2の面においては、 半導体デバイスを試験するための半導体デ バイス試験装置であって、 外部より与えられる試験論理データ及び波形モード 情報に応じて、 複数の遅延データより、 少なくとも 1つのセットパルスを生成 するための少なくとも 1つの遅延データと、 少なく とも 1つのリセットパルス を生成するための少なくとも 1つの遅延データとを選択する遅延データ選択手 段と、 セットパルス用遅延データの伝搬経路とリセットパルス用遅延データの 伝搬経路に対するスキュー調整用遅延データをそれぞれ格納するセットパルス 用及びリセッ トパルス用のスキューデータ記憶手段と、 前記セッ トパルス用遅 延データ及び前記リセッ トパルス用遅延データと、 前記セットバルス用及びリ セッ トパルス用のスキュー調整用遅延データと、 外部より与えられる各試験サ イタルにおける端数データとを演算して、 その演算出力からセッ トパルス用の 整数遅延データ及び端数遅延データとリセッ トパルス用の整数遅延データ及び 端数遅延データとをそれぞれ出力するセットパルス用及びリセッ トパルス用の 演算手段と、 前記整数遅延データに対応する遅延時間だけ試験周期タイミング を遅らせた少なくとも 1つのセッ トバルス生成用有効フラグと少なくとも 1つ のリセッ トパルス生成用有効フラグとを出力すると共に、 これらセットパルス 生成用有効フラグ及びリセッ トパルス生成用有効フラグにそれぞれ関連する端 数遅延データをそれぞれ出力するセッ トパルス用及びリセットパルス用の遅延 手段と、 前記セットパルス生成用有効フラグ及びリセットパルス生成用有効フ ラグがそれぞれ入力され、 これら有効フラグを、 前記関連する端数遅延データ に基づいて、 それぞれ遅延させるセッ トパルス用及びリセッ トパルス用の可変 遅延手段と、 各試験サイクルごとに前記セットパルス用及びリセットパルス用 の可変遅延手段から供給されるセットパルス及びリセットパルスによってセッ ト及びリセットされた波形を出力する波形出力手段と、 前記波形出力手段から 出力される波形の試験信号を被試験半導体デバイスに印加する手段とを具備す る半導体デバイス試験装置が提供される。
好ましい一実施例においては、 当該半導体デバイス試験装置は前記複数の遅 延データを格納する遅延データメモリをさらに含み、 前記遅延データ選択手段 は、 外部より与えられる試験論理データ及び波形モード情報に応じて、 データ 選択情報を発生するセレク トデータメモリと、 このセレク トデータメモリから 供給されるデータ選択情報によって前記遅延データメモリから供給される複数 の遅延データから、 前記少なくとも 1つのセットパルスを生成するための少な くとも 1つの遅延データと、 前記少なく とも 1つのリセッ トパルスを生成する ための少なくとも 1つの遅延データとを選択するマルチプレクサとによって構 成されている。
また、 前記セレク トデータメモリには波形モード情報と、 現在の試験サイク ル及び前の試験サイクルの試験論理データと、 セットパルス及びリセットパル ス有効フラグとに対応するデ一タ選択情報が格納されていることが好ましい。 前記遅延データ選択手段は、 前記波形モード情報と、 現在の試験サイクル及 び前の試験サイクルの試験論理データとに対応するデータ選択情報が格納され ているセレク小データメモリ と、 このセレク トデータメモリから入力されるデ ータ選択情報、 及び前記遅延データメモリから入力される複数の遅延データか ら、 前記セッ トパルス生成用の少なく とも 1つの遅延データ及び前記リセット パルス生成用の少なく とも 1つの遅延データと、 セッ トパルス及びリセットパ ルス有効フラグを周期信号の前半又は後半で選択することが可能なマルチプレ クサとによって構成されていてもよレ、。
前記可変遅延手段は、 前記端数遅延データに対応する遅延制御信号を出力す るセットパルス用及びリセッ トパルス用のデータ変換手段と、 このデータ変換 手段から出力される遅延制御信号に基づいて、 入力された前記セットパルス生 成用有効フラグ及び前記リセッ トパルス生成用有効フラグをそれぞれ遅延させ るセットパルス用及びリセッ トパルス用の可変遅延回路とによって構成されて いる。
前記セレク トデータメモリは、 隣接する試験サイクルにおいて試験論理デー タが " 0 " 、 " 0 " 又は " 1 " 、 " 1 " と連続する場合には、 前記波形出力手 段にセッ トパルス Zリセットパルスがそれぞれ連続して入力されないように前 記データ選択情報が設定されていることが好ましい。
前記セットパルス用及びリセッ トパルス用の遅延手段は、 前記セットパルス 用の整数遅延データ及び前記リセットパルス用の整数遅延データと、 クロック を計数するカウンタの出力とを演算して、 セットパルス用 Zリセッ トパルス用 力ゥンタデーター致期待値を生成し、 この一致期待値と前記力ゥンタの出力と の一致を検出して、 前記セットパルス生成用及び前記リセットパルス生成用の 有効フラグ、 及びこれら有効フラグに関連する前記セットパルス用及び前記リ セットパルス用端数遅延データを出力するものでよい。 図面の簡単な説明
図 1はこの発明による波形発生装置の一実施例を示すプロック図である。 図 2は図 1に示した波形発生装置の動作を説明するためのタイミ
トである。
図 3は図 1に示した波形発生装置の動作を説明するためのタイミ
トである。
図 4は図 1に示した波形発生装置の動作を説明するためのタイミ
トである。
図 5は図 1に示した波形発生装置の主として遅延データメモリとマルチプレ クサの具体的な回路構成を示すブロック図である。
図 6は図 1に示した波形発生装置の主としてセレク トデータメモリの具体的 な回路構成を示すブロック図である。
図 7は図 1に示した波形発生装置の主としてスキューレジスタと演算回路の 具体的な回路構成を示すプロック図である。
図 8は図 1に示した波形発生装置の主としてカウンタ遅延回路内の遅延ステ ージの具体的な回路構成を示すブロック図である。
図 9はセレク トデータとマルチプレクサが選択する遅延データとの対応関係 を示す図である。
図 1 0はノーマル動作速度モ一ドにおけるセレク トデータメモリのァドレス 入力とセレク トデータとの対応関係、 並びにこのセレク トデータとマルチプレ クサの出力との対応関係をそれぞれ示す図である。
図 1 1は倍速動作モードにおけるセレク トデ一タメモリのァドレス入力とセ レク トデータとの対応関係、 並びにこのセレク トデータとマルチプレクサの出 力との対応関係をそれぞれ示す図である。
図 1 2は図 5〜図 8に示した波形発生装置がノーマル動作速度モードで N R Z Z R Z波形を発生する場合のタイミングチャートである。
図 1 3は図 5〜図 8に示した波形発生装置がノーマル動作速度モードで S B C波形を発生する場合のタイミングチヤ一トである。
図 1 4は図 1 3の続きのタイミングチヤ一トである。
図 1 5は図 5〜図 8に示した波形発生装置が倍速動作モードで N R Z Z R Z 波形を発生する場合のタイミングチヤ一トである。 図 1 6は図 5〜図 8に示した波形発生装置が倍速動作モードで S B C波形を 発生する場合のタイミングチヤ一トである。
図 1 7は図 5〜図 8に示した波形発生装置のノーマル動作速度モードにおけ る基本回路を示すプロック図である。
図 1 8は図 5〜図 8に示した波形発生装置の倍速動作モードにおける基本回 路の内の第 1及び第 2遅延ステージの基本回路を示すプロック図である。 図 1 9は図 5〜図 8に示した波形発生装置の倍速動作モードにおける基本回 路の内の第 3及び第 4遅延ステージの基本回路を示すプロック図である。 図 2 0は図 1 8に示した基本回路の動作を説明するためのタイミングチヤ一 トである。
図 2 1は図 2 0の続きのタイミングチヤ一トである。
図 2 2は図 1 8に示した第 1遅延ステージの動作を説明するためのタイミン グチヤートである。
図 2 3は図 1 8に示した第 2遅延ステージの動作を説明するためのタイミン グチヤートである。
図 2 4は図 1 9に示した第 3遅延ステージの動作を説明するためのタイミン グチヤートである。
図 2 5は図 1 9に示した第 4ステージ及びその出力側の動作を説明するため のタイミングチヤ一トである。
図 2 6は従来の I Cテスタの一例の構成を示すブロック図である。
図 2 7は図 2 6に示されたタイミング発生器の一例を示すブロック図である 図 2 8は図 2 7に示されたタイミング発生器の動作を説明するためのタイミ ングチヤ一トである。
図 2 9 Aは図 2 7に示された可変遅延回路の原理的な構成を示す回路図であ る。
図 2 9 Bは図 2 7に示されたデータ変換テーブルの一例を示す図である。 図 3 0は図 2 6に示されたタイミング発生器の他の例を示すプロック図であ る。 図 3 1は図 30に示されたタイミング発生器の動作を説明するためのタイミ ングチヤ一トである。
図 32は図 26に示されたタイミング発生器がインタリーブ動作をする場合 の回路構成を示すブロック図である。
図 33は図 32に示されたタイミング発生器の動作を説明するためのタイミ ングチヤ一トである。
図 34は従来の NRZ/RZ/S B C波形を選択して発生することができる 波形発生装置の一例を示すプロック図である。
図 35は図 34に示された波形発生装置が S B C波形を発生するときの動作 を説明するためのタイミングチヤ一トである。
図 36は図 34に示されたゲート制御テーブルに格納されたデータの一例を 示す図である。
図 37は図 34に示された波形発生装置がインタリーブ動作をする場合の回 路構成を示すブロック図である。 発明を実施するための最良の形態
以下、 この発明による波形発生装置の好ましい実施例について図 1〜図 25 を参照して詳細に説明する。
図 1はこの発明による波形発生装置の一実施例を示すプロック図である。 こ の波形発生装置は、 パターン発生器 PG (図 26参照） からのタイミング信号 T Sが入力される第 1〜第 6の 6つの遅延データメモリ 1 1一 A 1、 1 1一 A 2、 1 1— B l、 1 1—B 2、 1 1ーじ 1及び1 1—じ 2 (全体を参照符号 1 1で表わす） と、 セレク トデータメモリ （イベント変換テーブル） 46とマル チブレクサ 4 7とを備えた遅延データ選択回路 45と、 タイミングパルスの伝 搬経路における遅延時間を調整するスキュー調整用遅延データ SKD及び SK D' がそれぞれ格納された第 1及び第 2のスキューレジスタ 48及び 48 ' と 、 遅延データ選択回路 45からの出力信号 S A 1/S A2、 第 1のスキューレ ジスタ 48からのスキュー調整用遅延データ SKD、 及び基準ク口ック周期 T 未満の端数時間を表わす端数データ FDが供給される第 1の演算回路 49と、 遅延データ選択回路 45からの出力信号 R A 1 /RA2、 第 2のスキューレジ スタ 48 ' からのスキュー調整用遅延データ S KD' 及び基準クロック周期 T 未満の端数時間を表わす端数データ FDが供給される第 2の演算回路 49 ' と 、 基準クロック R E F CKの 2倍のレートのクロック （倍速クロック） REF CK2を計数する第 1のカウンタ C NT 1と、 このカウンタ CNT 1からの出 力信号 C NT D— Aが供給される第 5の D形フリップフロップ DF 5と、 第 1 の演算回路 49からの出力信号 S a及び S b、 試験周期信号 Period、 カウン タ CNT 1からの出力信号 C NT D— A及び D形フリップフ口ップ DF 5から の出力信号 CNTD— Bが供給される第 1のカウンタ遅延回路 50と、 第 2の 演算回路 49 ' からの出力信号 R a及び R b、 試験周期信号 Period, カウン タ CNT 1からの出力信号 CNTD— A及び D形フリップフ口ップ DF 5から の出力信号 CNTD— Bが供給される第 2のカウンタ遅延回路 50， と、 第 1 のカウンタ遅延回路 50からの出力信号 MA j を遅延させる第 1の可変遅延回 路 52と、 第 2のカウンタ遅延回路 50' からの出力信号 MA j ' を遅延させ る第 2の可変遅延回路 52 ' と、 第 1及び第 2の可変遅延回路 52及び 52' の遅延量をそれぞれ制御する第 1及び第 2のデータ変換テーブル 53及び 53 ， と、 第 1の可変遅延回路 52の出力信号がセット端子 Sに供給され、 第 2の 可変遅延回路 52 ' からの出力信号がリセッ ト端子 Rに供給される S— Rフリ ップフ口ッブ 26とを備えている。
第 1〜第 6の遅延データメモリ 1 1— A 1、 1 1—A2、 1 1—B 1、 1 1 — B 2、 1 1一 C 1及び 1 1一 C 2には遅延デ一タ TMA 1、 TMA 2、 TM B l、 TMB 2、 TMC 1及び TMC 2がそれぞれ格納されており、 パターン 発生器 PGから供給されるタイミング信号 T Sによってこれら遅延データが各 メモリから出力される。 この実施例では、 出力される遅延データの大きさは、 TMA 1く TMA2、 TMB 1く TMB 2、 TM C 1く TM C 2に選定されて いる。 また、 S B C波形が指定されたときには、 TMA 1 <TMB 1 <TMC 1、 TMA 2 <TMB 2く TMC 2に選定され、 R Z波形が指定されたときに は、 TMB 1 <TMC 1、 TMB 2く TMC 2に選定される。
第 1のスキューレジスタ 48、 第 1の演算回路 49、 第 1のカウンタ遅延回 路 50、 第 1の可変遅延回路 52及び第 1のデータ変換テーブル 53は S— R フリップフ口ップ 26のセッ ト端子 Sに供給されるタイミングパルス （以後、 セッ ト用パルスと称す） の生成に関与し、 第 2のスキューレジスタ 48， 、 第 2の演算回路 49 ' 、 第 2のカウンタ遅延回路 50' 、 第 2の可変遅延回路 5 2 ' 及び第 2のデータ変換テーブル 53 ' は S— Rフリップフロップ 26のリ セッ ト端子 Rに供給されるタイミングパルス （以後、 リセット用パルスと称す ) の生成に関与する。
遅延データ選択回路 45のセレク トデータメモリ 46は、 パターン発生器 P Gからの試験周期信号 P eriod及び試験パタ一ンデータ P A Tと、 発生すべき 波形の種類を指定する波形モード選択信号 WMとが入力されると、 この波形モ 一ド選択信号 WMによって指定された波形に対応する遅延データを選択するセ レク トデータをマルチプレクサ 47の制御端子に供給する。
マルチプレクサ 47は、 遅延データメモリ 1 1から供給される遅延データ T MA 1、 TMA2、 TMB 1、 TMB 2、 TMC 1及び TMC 2の内から、 セ レク トデータによって指定された遅延データを選択し、 第 1の演算回路 49に はセット用ハルスに関する遅延データ S A 1/S A 2を供給し、 第 2の演算回 路 49' にはリセッ ト用パルスに関する遅延データ RA 1 ZRA 2を供給する 。 マルチプレクサ 47から出力されるこれら遅延データ SA lZSA2、 RA 1ZR A 2は発生すべきタイミングパルスの数に応じて増減されるものであり 、 例えば 2つのセット用パルスを生成する場合にはセレク トデータによって 2 つの遅延データ S A 1及び S A 2が選択され、 同じく、 2つのリセット用パル スを生成する場合にはセレク トデータによって 2つの遅延データ RA 1及び R A2が選択される。 また、 1つのセッ ト用パルスを生成する場合には 1つの遅 延データ SA 1又は S A2が選択され、 同じく、 1つのリセッ ト用パルスを生 成する場合には 1つの遅延データ R A 1又は R A 2が選択される。
第 1の演算回路 49は、 第 1のスキューレジスタ 48からのスキュー調整用 遅延データ S KDと各試験サイクルに応じた端数データ F Dとを加算する第 1 の演算ュニッ ト ALU 1 と、 この第 1の演算ュニッ ト ALU 1の加算結果とマ ルチプレクサ 47から出力されるセット用パルスの生成に関与する遅延データ S A 1 /S A 2とを加算する第 2の演算ュニット A LU 2とを備えている。 第 2の演算ュニッ ト A LU 2からの加算結果の内、 整数部分の遅延時間を表わす 整数遅延係数 S aは第 1のカウンタ遅延回路 5 0の演算ュニッ ト ALU 3の一 方の入力端子に供給され、 端数部分の遅延時間を表わす端数遅延係数 S bは第 1のカウンタ遅延回路 5 0の遅延ステージ 8 1に供給される。 演算ュニッ ト A LU 3の他方の入力端子には第 1のカウンタ CNT 1からの出力信号 CNTD 一 Aが供給され、 上記整数遅延係数 S aとの加算結果 S Eを遅延ステージ 8 1 に供給する。
第 2の演算回路 4 9 ' は、 第 2のスキューレジスタ 4 8， からのスキュー調 整用遅延データ S K D ' と各試験サイクルに応じた端数データ F Dとを加算す る第 1の演算ユニッ ト ALU 1 ' と、 この第 1の演算ユニッ ト ALU 1 ' の加 算結果とマルチプレクサ 4 7から出力されるリセッ ト用パルスの生成に関与す る遅延データ RA 1 ZRA2とを加算する第 2の演算ュニット ALU 2 ' とを 備えている。 第 2の演算ユニット ALU 2' からの加算結果の内、 整数部分の 遅延時間を表わす整数遅延係数 R aは第 2のカウンタ遅延回路 5 0 ' の演算ュ ニット ALじ 3 ' の一方の入力端子に供給され、 端数部分の遅延時間を表わす 端数遅延係数 R bは第 2のカウンタ遅延回路 5 0 ' の遅延ステージ 8 1 ' に供 給される。 演算ユニット ALU 3 ' の他方の入力端子には第 1のカウンタ CN T 1からの出力信号 C NT D— Aが供給され、 上記整数遅延係数 R a との加算 結果 REを遅延ステージ 8 1 ' に供給する。
第 1ノ第 2のカウンタ遅延回路 5 0ノ 5 0 ' は、 第 1Z第 2の演算回路 4 9 / 9 ' から供給される整数遅延係数 S a ZR aに相当する遅延時間だけ試験 周期のタイミングを遅らせる少なくとも 1つのセッ ト Zリセット用パルス有効 フラグ MA j ZMA j ' を出力すると共に、 これらセット/リセット用パルス 有効フラグに関連するセット/リセット用パルス端数遅延データ F j /F j '
(入力された端数遅延係数 S bZR bに対応する遅延時間を表わす） を出力す る。 セッ ト Zリセッ ト用パルス有効フラグ MA j /MA j ' は第 1Z第 2の可 変遅延回路 5 3/5 3 ' にそれぞれ供給され、 セッ ト/リセッ ト用パルス端数 遅延データ F j ZF は第 1ノ第 2のデータ変換テーブル 5 3/5 3 ' にそ れぞれ供給される。
第 1 /第 2のデータ変換テーブル 53/53' はそれぞれメモリより構成さ れており、 セッ ト/リセット用パルス遅延端数データ F j /F j ' が入力され ると、 これらデータに対応する遅延制御信号 （セレク ト信号） を出力する。 第 1/第 2の可変遅延回路 52/52 ' は入力されたセット/リセット用パルス 有効フラグ MA j /MA j ' に、 遅延制御信号に応じた遅延量を与え、 セット /リセッ ト用パルスと して S— Rフリ ップフロップ 26のセッ ト/リセット端 子 S/Rに供給する。
S— Rフリップフロップ 26は各試験サイクル毎に第 1 Z第 2の可変遅延回 路 52/52 ' より供給されるセット/リセット用パルスによってセット Zリ セットされて、 DUT 1 9 (図 26参照） に印加する所望の波形の試験パター ン信号 F COを出力する。
遅延データ選択回路 45のセレク トデータメモリ 46には、 波形モード情報 と、 現在の試験サイクル及び前の試験サイクルの試験パターンデータ PATに 対応するセレク トデータが格納されており、 このセレク トデータメモリ 46に 波形モード選択信号 WMが入力されると、 この波形モード選択信号 WMによつ て指定された波形モード情報に対応するセレク トデータがマルチプレクサ 47 の制御端子に供給される。
マルチプレクサ 47は、 遅延データメモリ 1 1から供給される遅延データ T MA 1 /A 2、 TMB 1/B 2、 TMC 1/C 2の内から、 セレク トデータメ モリ 46からのセレク トデータによって選択されたセット/リセット用パルス を生成するための遅延データと、 セレク トデータに含まれるセッ 卜/リセット 用パルス有効フラグ、 つまりィネーブル信号をそれぞれ選択する。 NRZ波形 が指定された場合のマルチプレクサ 47の動作を図 2 Aのタイミングチヤ一ト に示し、 S B C波形が指定された場合のマルチプレクサ 47の動作を図 2 Bの タイミングチヤ一トに示す。 図 2 Aのタイミングチャートから明瞭なように、 N R Z波形の場合には試験周期信号 P er i odの前半部分と後半部分において遅 延データ TDとして A 1と A 2をそれぞれ選択し、 かつセット /リセット用パ ルス有効フラグ VF L、 つまりィネーブル信号として A l Eと A2 Eをそれぞ れ選択している。 同様に、 図 2 Bのタイミングチャートから明瞭なように、 S B C波形の場合には試験周期信号 P eriodの前半部分と後半部分においてセッ ト用パルス遅延データ TD— Sとして A 1と C 1及び B 1と 0を、 かつセット 用パルス有効フラグ VF L— S、 つまりィネーブル信号として 1 と 1及び 1 と 0をそれぞれ選択し、 リセット用パルス遅延データ TD—尺として B 1と 0及 び A 1と C 1を、 かつリセッ ト用パルス有効フラグ VF L— R、 つまりイネ一 ブル信号として 1 と 0及び 1と 1を選択している。
このように試験周期信号の前半部分と後半部分において遅延データをそれぞ れ選択し、 かつセッ ト /リセット用パルス有効フラグをそれぞれ選択すると、 図 1に示した波形発生装置は倍速モードでの動作が可能となる。
セレク トデータメモリ 46には、 図 3 Aに示すように、 隣接する試験周期に おいて試験パターンデータ PATの論理値が "0" 、 "0" 或いは "1" 、 " 1 " と連続する場合に、 図 3 F及び Gに示すセッ ト Zリセッ ト用パルス S PO ZRP〇が S— Rフリ ップフロップ 26にそれぞれ連続して入力される （点線 の矢印で示すパルス） ことを禁止するように、 セレク トデータが格納されてい る。 その理由は、 図 3 Cに 60で、 また、 図 3Dに 6 1で示すような、 倍速ク ロック REFCK2 (= 2 C LK) の周期より小さい遅延時間を発生させると 、 第 1/第 2のカウンタ遅延回路 50/50' がロジック的に誤動作するから である （これは近接誤動作と呼ばれる） 。 そのために図 4に示す動作例のよう に、 図 4 E及び Gに示すセッ 卜/リセット用パルスの遅延データ TD— SZT D— Rと図 4 F及び Hに示すセッ ト /リセット用パルス有効フラグ （イネーブ ル信号） VF L— S/VF L— Rの場合には図 4 Iに示すようにリセット用パ ルス遅延データ A 1及びセット用パルス遅延データ A 1に基づく リセット用パ ルス及びセット用パルスが発生されてしまうが、 セレク トデータメモリ 46か ら出力される有効フラグ （イネ一ブル信号） を、 図 4K及び Mに示す VF L— S 2及び VF L— R 2のように、 所定の遅延データ A 1に対応する部分をゼロ として出力することにより、 上記遅延データ A 1に基づく リセット用パルス及 びセット用パルスの出力を禁止することができる。
第 1Z第 2のカウンタ遅延回路 50/50' は、 上述したように、 その演算 ユニッ ト ALU 3/ALU 3 ' において、 第 1 Z第 2の演算回路 49 Z 49 ' から供給される整数遅延係数 S a /R a と第 1のカウンタ CNT 1からの出力 信号 CNTD— Aとを加算して、 セット/リセット用パルスのカウンタデータ 一致期待値 S EZREを生成し、 遅延ステージ 8 1/8 1， に与える。 この遅 延ステージ 8 1/8 1 ' は縦続接続された複数段の遅延回路 8 1— 1、 8 1— 2、 · · ·、 8 1 - n/8 1 ' — 1、 8 1 ' — 2、 · · ·、 8 1， - n (図 8 参照） によって構成されている。 遅延ステージ 8 1/8 1 ' は、 入力された一 致期待値 S EZREと第 5の D形フリップフ口ップ DF 5からの出力信号 CN TD-B (カウンタ CNT 1の出力信号 CNTD— Aを遅延させたもの） との 一致を検出して、 最多で 2つのセッ ト/リセット用パルス有効フラグ MA j Z MA j ' ( j = j， = i〜n、 nは遅延ステージの段数） を出力すると同時に 、 入力された端数遅延係数 S bZR bに基づいて、 その有効フラグ MA j ZM A j ' に関連するセットノリセッ ト用パルス端数遅延データ F j ZF j ' (端 数遅延係数 S bZRbに対応する遅延時間を表わす） を出力する。
遅延データメモリ 1 1からマルチプレクサ 47に供給された遅延データにパ ルス出力を禁止するオープンフラグ "open" が与えられている場合と、 セレ ク トデータメモリ 46からマルチプレクサ 47に供給されたセレク トデータ S Dにセットノリセット用パルス有効フラグ （イネ一ブル信号） がない場合には 、 第 1/第 2のカウンタ遅延回路 50/50' の遅延ステージ 8 1/8 1， に データ （一致期待値） S EZRE及び端数遅延係数 S b/Rbをロードさせな い制御手段が設けられている。 具体的には、 図 7に示すアンドゲート AND 1 00/AND 200がこの制御手段に相当する。
このように構成すると、 第 1/第 2のカウンタ遅延回路 50Z50' からの セッ トノリセット用パルスの発生が禁止されるので波形の Hレベル/ Lレベル の時間長を変えることが可能になり、 種々の波形を得ることができる。
図 1に示した波形発生装置を具体化した回路構成の一例を図 5〜図 8に示す 。 図 5は主として遅延データメモリ 1 1 とマルチプレクサ 47の具体例を示し 、 図 6は主としてセレク トデータメモリ 46の具体例を示し、 図 7は主として 第 1及び第 2のスキューレジスタ 48及び 48 ' と第 1及び第 2の演算回路 4 9及び 49 ' の具体例を示し、 そして図 8は主として第 1及び第 2のカウンタ 遅延回路 50及び 50' の具体例を示す。 なお、 これら図面において、 DFは D形フリップフロップ、 ORはオアゲート、 WF Rは波形情報レジスタ、 MU Xはマルチプレクサ、 ALUは演算回路、 ANDはアンドゲート EXORは排 他的オアゲート、 D Lは遅延回路をそれぞれ示す。
また、 図 5に示すマルチプレクサ MUX 1〜MUX 4にそれぞれ供給される セレク トデータ S l、 S 2、 S 3、 En (イネ一ブル信号） と、 これらマルチ プレクサ MUX 1〜MUX 4がこのセレク トデータによって選択する遅延デー タ （出力データ） との対応関係の一例を図 9に示す。 また、 図 6に示したセレ タ トデータメモリ （イベント変換テーブル） 46に格納されたデータの一例と 、 このデータによって図 5に示したマルチプレクサ 47 (MUX 1〜4) が出 力するセット用パルス遅延データ S A lZS A 2及びリセット用パルス遅延デ ータ RA 1/RA2との対応関係を、 ノーマル動作速度モードの場合を図 1 0 に、 倍速動作速度モードの場合を図 1 1に示す。
図 7に示す第 1の演算回路 49の第 2の加算回路 ALU 2の出力信号 S aは 第 1の演算回路 49から出力される整数遅延係数であり、 S bは端数遅延係数 である。 同じく、 第 2の演算回路 49' の第 2の加算回路 ALU 2 ' の出力信 号 R aは整数遅延係数であり、 Rbは端数遅延係数である。 また、 第 3の演算 ュニット ALU3の加算出カSEはSE = S a +CNTD— Aであり、 この加 算出力 S Eが図 8に示した第 1のカウンタ遅延回路 50の遅延ステージ 8 1の 各段 8 1— 1、 8 1— 2、 · · ·、 8 1— nのカウンタデータ CNTD— Bと の一致期待値となる。 このカウンタデータ CNTD— Bは図 6に示す D形フリ ップフロップ DF 5から供給される。 リセット用パルスに関する第 3の演算ュ ニット ALじ 3 ' の加算出力 REについても同様である。
図 6に示す D形フリップフ口ップ DF 1 02の出力信号 SKS S L 1 2は セッ ト用パルスの遅延データ TMA、 TMB、 TMCに対応するスキューデー タを選択する信号である。 また、 D形フリ ップフロップ DF 1 03の出力信号 SKRS L 1Z2はリセッ ト用パルスの遅延データ TMA、 TMB、 TMCに 対応するスキューデータを選択する信号である。 図 7において演算ュニッ ト A Lし- 4及び ALU 4， を追加した主な理由は、 ノーマル動作速度モードにおいて S BC波形を発生させる 合、 又は倍速動作 速度モードにおいて NR Z/R Z/S B C波形を発生させる場合に、 マルチプ レクサ 47から出力される遅延データ S A 2ZR A 2に対応して遅延ステージ 8 1/8 1 ' において 1サイクルのロード遅れが発生するので、 その分を減算 した期待値 （つまり、 1カウント小さい値の期待値） を得るためである。 図 5〜図 8に示した具体的回路構成の波形発生装置において、 ノーマル動作 速度モードでNRZ//RZ波形の試験パターン信号をS— Rフリップフ口ップ 26から出力させる場合の遅延ステージ 8 1/8 1 ' の入力までのタイミング チャートを図 1 2に示す。 また、 ノーマル動作速度モードで S B C波形の試験 パターン信号を S— Rフリップフロップ 26から出力させる場合の遅延ステー ジ 8 1/8 1 ' の入力までのタイミングチャートを図 1 3及び図 1 4に示す。 さらに、 図 5〜図 8に示した具体的回路構成の波形発生装置において、 倍速 動作速度モードで NRZ/RZ波形及び S B C波形の試験パターン信号を S— Rフリップフロップ 26から出力させる場合の遅延ステージ 8 1/8 1 ' の入 力までのタイミングチヤ一トを図 1 5及び図 1 6にそれぞれ示す。 図 1 6に示 す S BC波形のタイミングチヤ一トの場合、 試験周期信号 Periodの立上がり から次の試験周期信号 Periodの立上がりまでの最小間隔は、 2 X (REFC Kの周期） に設定されている。
従来、 タイミング発生器においてタイミングパルス T P〇を生成するために 、 試験周期信号 Period (P S) に与える遅延時間 T Dは 1試験周期 T tより も小さい場合が多かった。 近年、 試験サイクルの高速化が進むにつれ、 試験周 期信号に与える上記遅延時間 TDを 1試験周期 T t内に制限するのは困難とな つており、 実用的ではなくなつて来ている。 このような実状に鑑み、 図 5〜図 8に示した具体的回路の波形発生装置では、 遅延ステージ 8 1/8 1 ' を第 n ステージまで用意し、 ノ一マル動作速度モードで n試験サイクルまで、 倍速モ ードで n Z 2試験サイクルまで試験周期信号を遅延できるようにしている。 図 1 7は図 5〜図 8に示した具体的回路構成において遅延ステージ 8 1の段 数を 2段 （n = 2) とした波形発生装置の基本回路を示すブロック図であり、 ノーマル速度で動作する場合を示す。 図 1 7にはセット用パルスに関連する回 路のみを示すが、 リセッ ト用パルスに関連する回路も同じ構成となる。 次に、 その動作を説明する。
( 1) 遅延データ S A (SA 1/SA2) を演算回路 49の演算ユニッ ト AL U 2の一方の入力端子に与える。
(2) カウンタ CNT 1は、 試験開始時に出力されるクリア （Clear) 信号 により "0" がロードされ、 その後通常のインクリメントを続ける。
(3) D形フリップフロップ DF 4は、 試験開始時に出力されるクリア信号を リタイミングして、 後述の発生確認フラグに関係する D形フリップフ口ップ D F 1 3及び D F 23をタリァする。
(4) 演算ユニット ALU 2では、 オアゲート （遅延データ選択回路） の出力 S Aと演算ュニット ALU 1からの演算出力 SKD + FD a (スキューレジス タ 48のスキューデ一タ SKDと端数データ FD aとの加算出力） とを加算す る。
(5) カウンタ遅延回路 50の演算ユニッ ト ALU 3は、 演算ユニット ALU 2から出力される SA+SKD+FD aの演算結果の内の基準ク口ック周期の 整数倍となる整数遅延データ S aと、 カウントアップし続けるカウンタ CNT 1の出力データ C NT Aとを加算する。
(6) D形フリップフロップ D F 1 1は、 演算ュニット ALU 2から出力され る SA+ SKD + FD aの演算結果の内の基準ク口ック周期未満の端数遅延デ ータ S bを、 また、 D形フリップフロップ D F 1 2は演算ユニッ ト ALU 3力 ら出力される演算結果 S a ' = S a + CNT Aを試験周期信号 Periodでイネ 一ブルされたサイクルにおいてそれぞれラツチする。
(7) マルチプレクサ MUX 1 1において、 試験周期信号 Periodが入力され たときには B入力の固定の "H" 信号を取り込み、 それ以外は A入力を選択す る。 このマルチプレクサ MUX 1 1の出力信号を D形フリ ップフロップ D F 1 3が基準クロックごとに取り込む。 マルチプレクサ MUX 1 1→D形フリップ フロップ D F 1 3→アンドゲート AND 1 3→マルチプレクサ MUX 1 1への ルーブでは D形フリップフ口ップ D F 5から出力されるカウンタデータ C NT Bと、 上記整数遅延データ S aとカウンタ CNT 1の出力データ CNT Aとの 加算値とがー致したときに、 "H" 信号を取り込んでいたループに対してアン ドゲート AND 1 1からの出力信号- M 1によりアンドゲート AND 1 3をディ スエーブル状態にして "H" 信号の通過を禁止し、 そのルーブの信号を "L" 信号にする。 上記ループはループの信号 "H" を、 まだカウンタデータ C NT Bとの一致が取られていないことを示すフラグとして使用し、 次の試験周期信 号 Periodが入力されて新しい "H" 信号を取り込むまでに、 カウンタ CNT 1のカウンドデータがもう一周しても、 2つ目の一致パルスを発生させないよ うにすると共に、 マルチプレクサ MUX 2 1以降の次のステージにおいても 2 つ目の一致ハルスが発生しないように制御するフラグとなる。
(8) D形フリップフ口ップ DF 1 2の出力は、 次の遅延ステージ 8 1— 2の D形フリッブフ口ップ DF 22に送られると共に、 排他的オアゲート EXOR 1 1によりカウンタデータ CNTBと一致を取る回路に送られる。
(9) 整数遅延データ S aとカウンタ CNT 1の計数値 C NT Aとの加算結果 (演算ユニッ ト ALU 3の演算出力 S a ' ) をラッチした D形フリップフロッ プ DF 1 2のデータと、 カウンタ CNT 1の計数値 CNTAをラツチした D形 フリ ップフロップ DF 5のデータとがー致した場合には、 排他的オアゲート E XOR 1 1の出力は全て論理 "L" となる。
(1 0) アンドゲート AND 1 1は、 排他的オアゲート EXOR 1 1の出力が 全て論理 "L" になると、 D形フリップフロップ D F 1 3の反転出力 Q* から の一致完了フラグが論理 "L" であることを確認して出力 M 1を論理 "H" に する。 つまり、 既にアンドゲート AND 1 1への全ての入力信号が論理 "L" に一致してしまっていないことを確認して、 排他的オアゲート EXOR 1 1の 出力が全て論理 "L" になり、 かつ一致完了フラグが論理 "L" であると、 出 力 M 1を論理 "H" にする。
(1 1) アンドゲート AND 1 1の出力信号 M 1が論理 "H" になると、 この 論理 "H" は、
(a ) オアゲート OR 1を通じて遅延パルススタート信号として D形フリッ プフロップ D F 6にラッチされる。 (b) アンドゲート AND 1 2がィネーブル状態となり、 通過することを禁 止されていた端数遅延データ S bが出力信号 F 1 としてこのアンドゲート AN D 1 2から出力され、 オアゲート OR 2を通じて可変遅延回路 52の遅延付加 データとして D形フリップフ口ッブ D F 7にラッチされる。
( c ) ィンバータ I n V 1 1を通じてアンドゲート AND 1 3をディスエー ブル状態にし、 一致完了フラグである MF 1を論理 "L" にして一致完了済み にする。
(d) マルチプレクサ MUX 2 1に対しては、 次の試験周期信号 Periodの 入力時に、 前の試験周期信号 Periodのサイクルにおいて一致完了済み （ "L " ) であるか否かを示すフラグ （Flag) として与える。 一致完了済みでない ( "H" ) 場合には、 第 2サイクルで第 2遅延ステージ 8 1— 2により一致フ ラグを待機する。
(1 2) 第 2遅延ステージ 8 1— 2は、 上記 （d) のマルチプレクサ MUX 2 1の動作を除くと、 上記 （6) 〜 （1 1) の動作と全て同様となる。
(1 3) D形フリップフロップ D F 6にラッチされた遅延パルススタート信号 をアンドゲート AND 1において基準ク口ック RE FCKでストローブし、 こ のス トローブしたパルス信号を可変遅延回路 52に供給する。 このとき、 D形 フリップフロップ DF 7にラッチされた端数遅延データが可変遅延回路 52に 与えられるから、 可変遅延回路 52に入力されたパルス信号は端数遅延データ に対応する遅延時間だけ遅延され、 タイミングパルス T POとして出力される なお、 図 1 7に示した演算ュニット A L U 1及び A LU 2は第 1の演算回路 49を構成する。 第 1及び第 2遅延ステージ 8 1— 1及び 8 1— 2は第 1及び 第 2試験サイクルにおける整数遅延データの一致検出回路と端数遅延データ取 得回路を構成する。
第 1遅延ステージ 8 1— 1はカウンタ C NT 1の出力 C NT Aと、 演算ュニ ッ ト ALU 3の出力 S a' の内の整数遅延データ S aとを比較し、 第 1試験サ イタルにおける一致検出を行って検出パルス M 1を出力する。 第 2遅延ステー ジ 8 1— 2も同様に、 第 2試験サイクルにおける一致検出を行って、 検出パル ス M2を出力する。
また、 第 1遅延ステージ 8 1— 1、 第 2遅延ステージ 8 1— 2は、 一致検出 出力 Ml、 VI 2に同期して、 演算回路 49の出力の端数遅延データ S bと対応 するデータ F l、 F 2を取得して、 可変遅延回路 52の制御端子に与える。 図 1 8及び図 1 9は図 5〜図 8に示した具体的回路構成において遅延ステー ジ 8 1の段数を 4段 （n = 4) とした波形発生装置の基本回路を示すブロック 図であり、 倍速モードで動作する場合を示す。 また、 図 20から図 25はこの 基本回路の動作を説明するためのタイミングチャートである。 図 1 8及び図 1 9にはセット用パルスに関連する回路のみを示すが、 リセット用パルスに関連 する回路も同じ構成となる。 次に、 その動作を説明する。
第 1の演算回路 49の演算ュニット ALU2の一方の入力端子に供給される 遅延データ SAは SA 1、 S A 2であり、 基準クロック周期の前半で遅延デー タ SA 1力 S、 後半で遅延データ SA2が選択される。 第 1、 第 2遅延ステージ 8 1 - 1及び 8 1一 2は第 1試験サイクルにおける第 1及び第 2—致検出回路 であり、 第 3及び第 4遅延ステージ 8 1一 3及び 8 1一 4は第 2試験サイクル における第 1及び第 2—致検出回路である。 各試験サイクルとも一対の第 1及 び第 2—致検出回路から 1つの検出パルスがそれぞれ出力される。
即ち、 図 20〜図 25に示すタイミングチヤ一トから容易に理解できるよう に、 第 1及び第 2—致検出回路のいずれか一方からのみ、 1つの検出パルスが 出力される。 第 1及び第 2遅延ステージ （第 1試験サイクルにおける第 1及び 第 2—致検出回路） 8 1— 1及び 8 1— 2はカウンタ CNT 1 (図 1参照） の 出力 C NT D— Aを D形フリップフ口ップ D F 5でラツチしたデータ C NT D — Bと、 演算ユニッ ト ALU 3 (図 1参照） の出力である一致期待値 S E= S a 1 ' 、 S a 2 ' (演算ュニット A L U 2の出力の整数遅延データ S a 1、 S a 2にそれぞれ対応する） とを比較し、 第 1試験サイクルにおける一致検出を 行って、 検出パルスを出力する。 第 3、 第 4ステージ （第 2サイクル第 1， 第 2—致検出回路） 8 1— 3， 8 1— 4も同様に第 2サイクルにおける一致検出 を行って、 検出パルスを出力する。
図 20〜図 25に示すタイミングチヤ一トでは、 図 1 8に示す D形フリップ フロップ D F 92からの出力である整数遅延データ （一致期待値） EXPD 1 (S a 1 ' /S a 2 ' と同じ） の内の S a 1 ' (= E D 1 004 ) がカウンタ 出力データ CNTBのデータ # 5に等しく、 S a 2， （二 ED 2005) が力 ゥンタ出力データ CNTBのデータ #D (1 6進数） に等しい場合を例示して いる。 カウンタ出力データ CNTBのデータ # 5の発生時点で第 1遅延ステー ジ （第 1試験サイクルにおける第 1一致検出回路） 8 1— 1より検出パルス M A 1が出力され、 カウンタ出力データ CNTBのデータ #Dの発生時点で第 3 遅延ステージ （第 2試験サイクルにおける第 1—致検出回路） 8 1— 3より検 出パルス MA 3が出力される。 その他の動作は図 1 7に示した具体的回路構成 の波形発生装置の場合と同様であるのでその説明を省略する。
従来の波形発生装置では、 セット/リセット用パルスに関連する各タイミン グ発生器の可変遅延回路と対応するスキュー調整用の可変遅延回路との 2つの アナログ的に構成される遅延回路 （いずれも温度変化、 電圧変化によって遅延 時間が変動する） が縦続接続されているのに対して、 上記実施例の波形発生装 置では、 端数遅延データ F j に相当する遅延を与える可変遅延回路 52を 1つ 設ければよい。 よって、 遅延時間の温度変動量及び電圧変動量を従来のほぼ 1 / 2に低減することができ、 タイミング精度を向上させることができる。
また、 従来の高速化技術ではインターリーブ動作が用いられ、 同じ構成のタ ィミング発生回路を 2回路分用意する必要があり、 ノーマル速度の動作モード に比べてハードウエアの規模が約 2倍となったが、 上記実施例の波形発生装置 では、 倍速動作モードのときに 1つの回路により 1試験サイクルの前半と後半 とで、 タイミング発生動作を行わせるようにしたので、 インターリーブ動作の ようなハードウ アの増加はない。
例えば、 図 37に示した従来のインターリーブ動作の波形発生装置では、 タ ィミング発生器を合計で 6台必要としたが、 上記実施例の波形発生装置ではセ ット用パルス発生用とリセット用パルス発生用とに各 1台あればよく、 ハード ウェアの規模が約 1Z3となる。
さらに、 上記実施例の波形発生装置では、 データ変換テーブル （ルックアツ プテーブル） を必要とする可変遅延回路はセット用パルス発生用とリセット用 パルス発生用とに 1個づつの合計 2個であるので、 図 3 7に示した従来のイン ターリーブ動作の波形発生装置の 1 2個に比べて、 データ変換テ一ブル作成の 手間を約 1 Z 6に減らすことができる。
その上、 図 3 7に示した従来のインターリーブ動作の波形発生装置では、 セ ッ ト用パルス発生用とリセット用パルス発生用とにそれぞれ 6つのタイミング パルスの伝搬経路を必要とし、 これら伝搬経路を伝搬するタイミングパルスの 論理和を取るために、 各伝搬経路の遅延補正に僅かなバラツキが発生し易く、 タイミング精度をさらに悪化させる問題があった。 しかし、 上記実施例の波形 発生装置では、 セット用パルス発生用とリセット用パルス発生用とにそれぞれ 1つのタイミングパルスの伝搬経路しか設けないので、 従来のような問題は生 じない。
なお、 上記実施例においては、 演算ユニッ ト A L Uとして、 供給される 2つ のデータを加算する加算器や供給される 2つのデータを減算する減算器を使用 したが、 供給される 2つのデータを乗算する乗算器、 或いは、 供給される 2つ のデータを加算、 減算、 乗算を組み合わせて合算する演算ユニットを使用して あよい。
また、 上記実施例の波形発生装置は、 種々の半導体デバイスを試験する半導 体デバイス試験装置のみならず、 例えば電流又は電圧に応じて所定の作用を行 う電気 Z電子部品、 回路等のデバィスを試験するための各種の試験装置にも有 益に使用できることは言うまでもない。
以上、 この発明を図示した好ましい実施例について記載したが、 この発明の 精神及び範囲から逸脱することなしに、 上述した実施例に関して種々の変形、 変更及び改良がなし得ることはこの分野の技術者には明らかであろう。 従って 、 この発明は例示の実施例に限定されるものではなく、 添付の請求の範囲によ つて定められるこの発明の範囲内に入る全てのそのような変形、 変更及び改良 をも包含するものである。

Claims

請 求 の 範 囲
1 . 外部より与えられる試験論理データ及び波形モード情報に応じて、 複数の 遅延データより、 少なくとも 1つのセッ トパルスを生成するための少なくとも 1つの遅延データと、 少なくとも 1つのリセットパルスを生成するための少な くとも 1つの遅延データとを選択する遅延データ選択手段と、
セットパルス用遅延データの伝搬経路とリセットパルス用遅延データの伝搬 経路に対するスキュー調整用遅延データをそれぞれ格納するセットパルス用及 びリセッ トパルス用のスキユーデータ記憶手段と、
前記セットパルス用遅延データ及び前記リセットパルス用遅延データと、 前 記セットパルス用及びリセットパルス用のスキュー調整用遅延データと、 外部 より与えられる各試験サイクルにおける端数データとを演算して、 その演算出 力からセットパルス用の整数遅延データ及び端数遅延データとリセットパルス 用の整数遅延データ及び端数遅延データとをそれぞれ出力するセットパルス用 及びリセットパルス用の演算手段と、
前記整数遅延データに対応する遅延時間だけ試験周期タイミングを遅らせた 少なくとも 1つのセットパルス生成用有効フラグと少なく とも 1つのリセット パルス生成用有効フラグとを出力すると共に、 これらセットパルス生成用有効 フラグ及びリセットパルス生成用有効フラグにそれぞれ関連する端数遅延デー タをそれぞれ出力するセットパルス用及びリセットパルス用の遅延手段と、 前記セッ トパルス生成用有効フラグ及びリセッ トパルス生成用有効フラグが それぞれ入力され、 これら有効フラグを、 前記関連する端数遅延データに基づ いて、 それぞれ遅延させるセットパルス用及ぴリセットパルス用の可変遅延手 段と、
各試験サイクルごとに前記セットパルス用及びリセットパルス用の可変遅延 手段から供給されるセットパルス及びリセットパルスによってセット及びリセ ッ 卜された波形を出力する波形出力手段
とを具備することを特徴とする波形発生装置。
2 . 前記複数の遅延データを格納する遅延データメモリをさらに含み、 前記遅延データ選択手段は、 外部より与えられる試験論理データ及び波形モ ード情報に応じて、 データ選択情報を発生するセレク トデータメモリと、 この セレク トデータメモリから供給されるデータ選択情報によつて前記遅延データ メモリから供給される複数の遅延データから、 前記少なく とも 1つのセットパ ルスを生成するための少なくとも 1つの遅延データと、 前記少なく とも 1つの リセットパルスを生成するための少なくとも 1つの遅延データとを選択するマ ルチプレクサとによって構成されている
ことを特徴とする請求の範囲第 1項に記載の波形発生装置。
3 . 前記セレク トデータメモリには波形モード情報と、 現在の試験サイクル及 び前の試験サイクルの試験論理データと、 セットパルス及びリセットパルス有 効フラグとに対応するデータ選択情報が格納されていることを特徴とする請求 の範囲第 2項に記載の波形発生装置。
4 . 前記遅延データ選択手段は、 前記波形モード情報と、 現在の試験サイクル 及び前の試験サイクルの試験論理データとに対応するデータ選択情報が格納さ れているセレク トデータメモリと、 このセレク トデータメモリから入力される データ選択情報、 及び前記遅延データメモリから入力される複数の遅延データ から、 前記セットパルス生成用の少なくとも 1つの遅延データ及び前記リセッ トパルス生成用の少なくとも 1つの遅延データと、 セッ トパルス及びリセット パルス有効フラグを周期信号の前半又は後半で選択することが可能なマルチプ レクサとによって構成されている
ことを特徴とする請求の範囲第 1項に記載の波形発生装置。
5 . 前記可変遅延手段は、 前記端数遅延データに対応する遅延制御信号を出力 するセッ トパルス用及びリセットパルス用のデータ変換手段と、 このデータ変 換手段から出力される遅延制御信号に基づいて、 入力された前記セットパルス 生成用有効フラグ及び前記リセットパルス生成用有効フラグをそれぞれ遅延さ せるセッ トパルス用及びリセッ トパルス用の可変遅延回路とによって構成され ていることを特徴とする請求の範囲第 1項乃至第 4項のいずれか 1つに記載の 波形発生装置。
6 . 前記セレク トデータメモリは、 隣接する試験サイクルにおいて試験論理デ ータが " 0 " 、 " 0 " 又は " 1 " 、 " 1 " と連続する場合には、 前記波形出力 手段にセットパルス/リセットパルスがそれぞれ連続して入力されないように 前記データ選択情報が設定されていることを特徴とする請求の範囲第 2項乃至 第 4項のいずれか 1つに記載の波形発生装置。
7 . 前記セッ トパルス用及びリセットパルス用の遅延手段は、 前記セットパル ス用の整数遅延データ及び前記リセットパルス用の整数遅延データと、 クロッ クを計数するカウンタの出力とを演算して、 セッ トパルス用 /リセッ トパルス 用カウンタデータ一致期待値を生成し、 この一致期待値と前記力ゥンタの出力 との一致を検出して、 前記セットパルス生成用及び前記リセットパルス生成用 の有効フラグ、 及びこれら有効フラグに関連する前記セットパルス用及び前記 リセットパルス用端数遅延データを出力することを特徴とする請求の範囲第 1 項乃至第 5項のいずれか 1つに記載の波形発生装置。
8 . 前記遅延データメモリから前記マルチプレクサに供給された遅延データに パルス出力を禁止するオープンフラグが与えられている場合と、 前記セレク ト データメモリから前記マルチプレクサに与えられたデータ選択情報にセットパ ルス/リセッ トパルス有効フラグがない場合には、 前記セットパルス用及びリ セットパルス用の遅延手段に入力データをロードさせない制御手段が設けられ ていることを特徴とする請求の範囲第 2項乃至第 4項のいずれか 1つに記載の 波形発生装置。
9 . 前記波形出力手段は S— Rフリップフロップであることを特徴とする請求 の範囲第 1項乃至第 8項のいずれか 1つに記載の波形発生装置。
1 0 . 半導体デバイスを試験するための半導体デバイス試験装置であって、 外部より与えられる試験論理データ及び波形モード情報に応じて、 複数の遅 延データより、 少なく とも 1つのセッ トパルスを生成するための少なくとも 1 つの遅延データと、 少なくとも 1つのリセッ トパルスを生成するための少なく とも 1つの遅延データとを選択する遅延データ選択手段と、
セッ トパルス用遅延データの伝搬経路とリセットパルス用遅延データの伝搬 経路に対するスキュー調整用遅延データをそれぞれ格納するセットパルス用及 びリセットパルス用のスキューデータ記憶手段と、
前記セッ トパルス用遅延データ及び前記リセッ トパルス用遅延データと、 前 記セットパルス用及びリセットパルス用のスキュー調整用遅延データと、 外部 より与えられる各試験サイクルにおける端数データとを演算して、 その演算出 力からセットパルス用の整数遅延データ及ぴ端数遅延データとリセットパルス 用の整数遅延データ及び端数遅延データとをそれぞれ出力するセットパルス用 及びリセットパルス用の演算手段と、
前記整数遅延データに対応する遅延時間だけ試験周期タイミングを遅らせた 少なくとも 1つのセッ トパルス生成用有効フラグと少なくとも 1つのリセット パルス生成用有効フラグとを出力すると共に、 これらセットパルス生成用有効 フラグ及びリセットパルス生成用有効フラグにそれぞれ関連する端数遅延デー タをそれぞれ出力するセットパルス用及びリセットパルス用の遅延手段と、 前記セッ トパルス生成用有効フラグ及びリセッ トパルス生成用有効フラグが それぞれ入力され、 これら有効フラグを、 前記関連する端数遅延データに基づ いて、 それぞれ遅延させるセットパルス用及びリセットパルス用の可変遅延手 段と、
各試験サイクルごとに前記セットパルス用及びリセットパルス用の可変遅延 手段から供給されるセットパルス及びリセットパルスによってセット及びリセ ットされた波形を出力する波形出力手段と、
前記波形出力手段から出力される波形の試験信号を被試験半導体デバイスに 印加する手段 とを具備することを特徴とする半導体デバイス試験装置。
1 1 . 前記複数の遅延データを格納する遅延データメモリをさらに含み、 前記遅延データ選択手段は、 外部より与えられる試験論理データ及び波形モ ード情報に応じて、 データ選択情報を発生するセレク トデータメモリと、 この セレク トデータメモリから供給されるデータ選択情報によつて前記遅延データ メモリから供給される複数の遅延データから、 前記少なくとも 1つのセットパ ルスを生成するための少なくとも 1つの遅延データと、 前記少なくとも 1つの リセットパルスを生成するための少なくとも 1つの遅延データとを選択するマ ルチプレクサとによって構成されている
ことを特徴とする請求の範囲第 1 0項に記載の半導体デバイス試験装置。
1 2 . 前記セレク トデータメモリには波形モード情報と、 現在の試験サイクル 及び前の試験サイクルの試験論理データと、 セットパルス及びリセットパルス 有効フラグとに対応するデータ選択情報が格納されていることを特徴とする請 求の範囲第 1 1項に記載の半導体デバイス試験装置。
1 3 . 前記遅延データ選択手段は、 前記波形モード情報と、 現在の試験サイク ル及び前の試験サイクルの試験論理データとに対応するデータ選択情報が格納 されているセレク トデ一タメモリと、 このセレク トデータメモリから入力され るデータ選択情報、 及び前記遅延データメモリから入力される複数の遅延デー タから、 前記セットパルス生成用の少なくとも 1つの遅延データ及び前記リセ ットパルス生成用の少なくとも 1つの遅延データと、 セットパルス及びリセッ トパルス有効フラグを周期信号の前半又は後半で選択することが可能なマルチ プレクサとによって構成されている
ことを特徴とする請求の範囲第 1 0項に記載の半導体デバイス試験装置。
1 4 . 前記可変遅延手段は、 前記端数遅延データに対応する遅延制御信号を出 力するセットパルス用及びリセットパルス用のデ一タ変換手段と、 このデータ 変換手段から出力される遅延制御信号に基づいて、 入力された前記セットパル ス生成用有効フラグ及び前記リセッ トパルス生成用有効フラグをそれぞれ遅延 させるセッ トパルス用及びリセッ トパルス用の可変遅延回路とによって構成さ れていることを特徴とする請求の範囲第 1 0項乃至第 1 3項のいずれか 1つに 記載の半導体デバイス試験装置。
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