JP2000293259A - 遅延クロック生成装置および遅延時間測定装置 - Google Patents

Abstract

(57)【要約】 【課題】 遅延クロックを高精度に生成する遅延クロッ
ク生成装置を提供することを目的とする。 【解決手段】 基準クロック３４が、後縁合わせ部５２
および位相制御部５６に入力される。リング発振器５０
は、基準クロック３４と同一周期のシフトクロック７０
を発振する。後縁合わせ部５２は、シフトクロック７０
の後縁を、基準クロック３４の後縁に合わせる。後縁を
合わされたシフトクロック７２は、パルス挿入部５４に
供給される。位相制御部５６は、基準クロック３４を受
け取って、挿入パルスを、シフトクロック７２の複数サ
イクル中のどのサイクルに挿入するかを定める位相制御
信号７４を生成する。パルス挿入部５４は、位相制御信
号７４により定められたシフトクロック７２のサイクル
に、挿入パルスを挿入する。遅延位相ロック部５８は、
基準クロック３４と、挿入パルスを挿入されたシフトク
ロック７６とに基づいて、リング発振器５０において発
振されるシフトクロック７０の位相を基準クロック３４
の位相に対して遅らせて、遅延クロック８２を生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遅延クロックを生
成する遅延クロック生成装置に関し、特に、半導体デバ
イスを試験する半導体試験装置における遅延信号生成装
置に組み込まれる遅延クロック生成装置に関する。

【０００２】

【従来の技術】近年、高速で動作する半導体デバイスの
開発が盛んに進められている。それに伴い、高速デバイ
スを試験する半導体試験装置に、非常に厳しい動作タイ
ミングの制御が要求されるようになってきている。特
に、被試験デバイスに試験パターンを入力するタイミン
グは、被試験デバイスの入力特性に応じて、基準クロッ
クに対して正確に遅延される必要がある。

【０００３】図１は、半導体試験装置において所定の遅
延時間を有する遅延指定信号を生成する遅延ライン１７
６を示すブロック図である。この遅延ライン１７６は、
遅延素子１８０、１８４、１８８、１９２、セレクタ１
８２、１８６、１９０、１９４、およびリニアライズメ
モリ１９６を有する。この遅延ライン１７６において
は、クロックが入力端より入力され、所定の時間遅延さ
れた遅延指定信号が出力端より出力される。

【０００４】リニアライズメモリ１９６は、所定の遅延
量（遅延時間）を生成する遅延素子の組み合わせのデー
タを、所定のアドレスに格納している。セレクタ１８
２、１８６、１９０および１９４は、リニアライズメモ
リ１９６から送られるデータに基づいて、各遅延素子１
８０、１８４、１８８、１９２を通過したクロック、ま
たは通過しないクロックのいずれかを選択し、後段に出
力する。例えば、所定の遅延時間を生成するために、各
セレクタの前段にある遅延素子を使用する場合には、リ
ニアライズメモリ１９６の対応するビットに”０”が設
定され、使用しない場合にはビットに”１”が設定され
る。

【０００５】遅延ライン１７６に設けられる遅延素子１
８０、１８４、１８８、１９２は、それぞれ数ピコ秒か
ら数十ピコ秒、または数百ピコ秒の遅延量を有するよう
に設計される。したがって、例えば１０、２０・・・７
０ピコ秒の７種類の遅延時間を生成するためには、理論
的には、１０、２０、４０ピコ秒の遅延量を有する３種
類の遅延素子を用いて組み合わせるようにすればよい。

【０００６】しかしながら、現実には、遅延素子の品質
のばらつきや、遅延素子を使用する際の温度条件等によ
って、遅延素子により実際に与えられる遅延時間と設計
した遅延時間との間に誤差が生じる場合がある。この誤
差を解消するために、所定の遅延時間を生成する最適な
遅延素子の組み合わせを、測定により実際に求める必要
がある。

【０００７】図２は、半導体試験装置においてパターン
発生器１０で発生された信号に対して遅延した、波形整
形器１２の出力信号を測定する従来の構成を示すブロッ
ク図である。この測定において、パターン発生器１０
が、タイミング発生器１４に対して基準クロック３４を
供給し、波形整形器１２に対して遅延時間測定用の測定
用信号３２を供給する。タイミング発生器１４は、図１
に示された遅延ライン１７６を複数有し、任意に選択さ
れた遅延素子の組み合わせに基づいて、基準クロック３
４を一定の時間だけ遅延した遅延指定信号３６を生成す
る。遅延指定信号３６は、波形整形器１２に与えられ、
波形整形器１２は、遅延指定信号３６に基づいて測定用
信号３２を遅延させ、遅延測定用信号３８をオシロスコ
ープ１６に出力する。このオシロスコープ１６で、遅延
素子の任意の組み合わせにより生成された遅延時間が観
測される。このときの遅延素子の組み合わせのデータ
は、リニアライズメモリ１９６（図１参照）の所定のア
ドレスに格納される。

【０００８】従来は、図２に示されるように、遅延素子
の各組み合わせにより生成される遅延時間をオシロスコ
ープ１６で観測し、遅延素子の組み合わせと遅延時間と
の対応データを、リニアライズメモリ１９６に格納して
いた。半導体デバイスを実際に試験するときには、半導
体デバイスの入力特性に応じて、リニアライズメモリ１
９６に格納されたデータに基づいて所望の遅延時間を生
成する遅延素子を選択していた。

【０００９】

【発明が解決しようとする課題】従来の遅延時間測定方
法によると、オシロスコープ１６を使用するので、波形
整形器１２から出力される波形を１ピンずつしか測定す
ることができなかった。また、数ピコ秒や数十ピコ秒の
オーダの遅延時間を測定する場合には、オシロスコープ
１６の分解能では、十分に正確な遅延時間を測定するこ
とができなかった。そこで、本発明は、複数の遅延ライ
ンの遅延時間を正確に並列に測定することができる遅延
時間測定方法および遅延時間測定装置を提供することを
一つの解決すべき課題とする。

【００１０】また、遅延ラインの正確な遅延時間を測定
する遅延時間測定方法として、本発明は、基準クロック
３４に対して所定の遅延時間を有する遅延クロックを利
用して、所定の遅延時間を生成する遅延素子の組み合わ
せを定める方法を提供することを一つの目的とする。従
来、正確な遅延時間を有する遅延クロックを生成するこ
とは困難であったので、遅延クロックを利用して、遅延
素子の組み合わせにより生じる遅延時間を正確に測定す
ることは困難であった。そこで、本発明は、正確な遅延
時間を有する遅延クロックを生成することができる遅延
クロック生成装置を提供することを一つの解決すべき課
題とする。

【００１１】そこで本発明は、上記課題を解決すること
のできる遅延クロック生成装置、遅延時間測定方法およ
び遅延時間測定装置を提供することを目的とする。この
目的は特許請求の範囲における独立項に記載の特徴の組
み合わせにより達成される。また従属項は本発明の更な
る有利な具体例を規定する。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の形態は、基準クロックを所定時間だ
け遅延した遅延クロックを生成する遅延クロック生成装
置を提供する。この遅延クロック生成装置は、前記基準
クロックと同一周期のシフトクロックを発振する発振器
と、前縁および後縁の少なくとも一方が前記シフトクロ
ックの前縁または後縁に同期した参照シフトクロックに
挿入する挿入パルスを生成して、前記参照シフトクロッ
クに挿入するパルス挿入部と、前記基準クロックに同期
し且つ前記参照シフトクロックと同一周期の参照基準ク
ロックと、前記挿入パルスを挿入された前記参照シフト
クロックとに基づいて、前記発振器において発振される
前記シフトクロックの位相を前記基準クロックの位相に
対して遅らせて、前記基準クロックを前記所定時間だけ
遅延した前記遅延クロックを生成させる遅延位相ロック
部とを備えることを特徴とする。この遅延クロック生成
装置によると、基準クロックに対して正確な遅延時間を
有する遅延クロックを容易に生成することが可能とな
る。

【００１３】第１の形態の一つの態様において、遅延ク
ロック生成装置が、前記シフトクロックに同期した同期
シフトクロックと、前記基準クロックに同期し且つ前記
同期シフトクロックと同一周期の同期基準クロックとの
位相差に基づいて、前記参照基準クロックと前記参照シ
フトクロックを出力する位相比較部を更に備えてもよ
い。

【００１４】第１の形態の別の態様において、前記位相
比較部は、前記同期基準クロックと前記同期シフトクロ
ックに基づいて、後縁を合わされた前記参照基準クロッ
クと前記参照シフトクロックを出力することができる。

【００１５】第１の形態の更に別の態様において、前記
パルス挿入部は、前記参照シフトクロックの後縁から次
の参照シフトクロックの前縁の間に、前記挿入パルスを
挿入してもよい。

【００１６】第１の形態の更に別の態様において、前記
パルス挿入部は、前記基準クロックに同期して、前記挿
入パルスを前記参照シフトクロックに挿入することがで
きる。

【００１７】第１の形態の更に別の態様において、遅延
クロック生成装置が、前記基準クロックを分周して、前
記同期基準クロックを出力する同期基準クロック生成部
と、前記同期基準クロックと同一周期になるように前記
シフトクロックを分周して、前記同期シフトクロックを
出力する同期シフトクロック生成部とを更に備えてもよ
い。

【００１８】第１の形態の更に別の態様において、遅延
クロック生成装置が、前記挿入パルスを、前記参照シフ
トクロックの複数サイクル中のどのサイクルに挿入する
かを定める位相制御信号を生成する位相制御部を更に備
え、前記パルス挿入部は、前記位相制御信号により定め
られた前記参照シフトクロックのサイクルに、前記挿入
パルスを挿入することができる。

【００１９】第１の形態の更に別の態様において、前記
遅延位相ロック部は、前記参照シフトクロックの複数サ
イクル中に前記挿入パルスが挿入された挿入数に基づい
て、前記発振器において発振される前記シフトクロック
の位相を遅らせることを可能とする。

【００２０】第１の形態の更に別の態様において、前記
遅延位相ロック部は、前記同期基準クロックのパルス列
の電位から、前記挿入パルスを挿入された前記参照シフ
トクロックのパルス列の電位を減算した結果の平均値を
出力する減算回路と、前記減算回路における減算結果の
前記平均値が０となるように、前記挿入パルスを挿入さ
れた前記参照シフトクロックのパルス幅を調整するパル
ス幅調整部とを有してもよい。

【００２１】第１の形態の更に別の態様において、前記
発振器が、電源電圧に応じて発振周波数が変化するリン
グ発振器であり、前記パルス幅調整部は、前記減算回路
における減算結果の前記平均値に基づいて前記リング発
振器の前記電源電圧を調整することによって、前記挿入
パルスを挿入された前記参照シフトクロックのパルス幅
を調整することを可能とする。

【００２２】第１の形態の更に別の態様において、前記
リング発振器は、複数の電子回路とともに単一チップ上
に構成され、前記遅延クロック生成装置が、前記減算結
果の前記平均値に基づいて調整された前記電源電圧を、
前記複数の電子回路にも供給する電源電圧供給部を更に
備えてもよい。

【００２３】第１の形態の更に別の態様において、前記
発振器が、制御電圧に応じて発振周波数が変化する電圧
制御型発振器であり、前記パルス幅調整部は、前記減算
回路における減算結果の前記平均値に基づいて前記電圧
制御型発振器の前記制御電圧を調整することによって、
前記挿入パルスを挿入された前記参照シフトクロックの
パルス幅を調整することを可能とする。

【００２４】第１の形態の更に別の態様において、前記
位相制御部は、前記挿入パルスを、前記参照シフトクロ
ックの複数サイクル中に時系列に拡散して挿入するよう
に前記位相制御信号を生成することができる。

【００２５】第１の形態の更に別の態様において、前記
位相制御部は、前記同期基準クロックに基づいて出力値
を増加させる、Ｍビット（Ｍは自然数）のカウンタと、
前記挿入パルスの挿入数を記憶する、（Ｍ＋１）ビット
のパルス挿入設定レジスタと、前記カウンタのビットの
変化点を検出する複数の変化点検出部と、前記パルス挿
入設定レジスタの（Ｍ−ｎ＋１）（ｎは自然数）番目の
ビットに対応するレジスタ値と、前記カウンタのｎ番目
のビットに対応する前記変化点検出部の出力値との論理
積をとる複数のＡＮＤ回路とを有し、前記位相制御部
は、前記ＡＮＤ回路による前記論理積に基づいて、前記
挿入パルスを挿入するサイクルを定めることができる。

【００２６】また、上記課題を解決するために、本発明
の第２の形態は、遅延ラインにおける遅延時間を測定す
る遅延時間測定方法を提供する。この遅延時間測定方法
において、前記遅延ラインが、基準クロックの入力端お
よび出力端を有し、前記出力端が、前記基準クロックに
対して所定の遅延時間を有する遅延クロックにより動作
するフリップフロップのデータ入力に接続されているこ
とを前提として、遅延時間測定方法が、前記遅延ライン
における一定の遅延時間を設定する遅延時間設定段階
と、前記遅延時間設定段階において前記一定の遅延時間
を設定された前記遅延ラインの前記入力端に前記基準ク
ロックを供給する基準クロック供給段階と、前記フリッ
プフロップのクロック入力に、前記遅延クロックに同期
した同期遅延クロックを供給する遅延クロック供給段階
と、前記フリップフロップから出力される出力論理値を
平均化する段階と、前記出力論理値の平均値に基づい
て、前記遅延ラインにおける前記遅延時間を測定する遅
延時間測定段階とを備えることを特徴とする。この遅延
時間測定方法により、複数の遅延ラインの遅延時間を同
時に正確に測定することが可能となる。

【００２７】第２の形態の一つの態様において、前記遅
延時間測定段階は、前記出力論理値の平均値がほぼ０．
５であるとき、前記遅延ラインの前記遅延時間が、前記
遅延クロックの所定の遅延時間にほぼ等しいことを判定
する段階を有してもよい。

【００２８】また、上記課題を解決するために、本発明
の第３の形態は、遅延ラインにおける遅延時間を測定す
る遅延時間測定装置であって、基準クロックに対して所
定の遅延時間を有する遅延クロックを生成する遅延クロ
ック生成手段と、前記遅延ラインに前記基準クロックを
供給する基準クロック供給手段と、前記遅延ラインにお
いて前記基準クロックが遅延された遅延パルスのエッジ
と、前記遅延クロックに同期した同期遅延クロックのエ
ッジのタイミングを比較し、比較結果を論理値”０”ま
たは”１”として出力するタイミング比較手段と、前記
タイミング比較手段から出力される前記比較結果を平均
化した平均値を生成する平均化手段と、前記平均化手段
により生成された前記平均値に基づいて、前記遅延ライ
ンにおける遅延時間を測定する測定手段とを備えること
を特徴とする遅延時間測定装置を提供する。この遅延時
間測定装置により、複数の遅延ラインの遅延時間を同時
に正確に測定することが可能となる。

【００２９】第３の形態の一つの態様において、前記タ
イミング比較手段は、前記遅延パルスが入力されるデー
タ入力と、前記同期遅延クロックが入力されるクロック
入力とを有するフリップフロップを含んでもよい。

【００３０】第３の形態の別の態様において、前記測定
手段は、前記平均値がほぼ０．５であるとき、前記遅延
ラインの遅延時間が前記遅延クロックの前記所定の遅延
時間にほぼ等しいことを定めてもよい。

【００３１】なお上記の発明の概要は、本発明の必要な
特徴の全てを列挙したものではなく、これらの特徴群の
サブコンビネーションも又発明となりうる。

【００３２】

【発明の実施の形態】以下、発明の実施の形態を通じて
本発明を説明するが、以下の実施形態は特許請求の範囲
にかかる発明を限定するものではなく、又実施形態の中
で説明されている特徴の組み合わせの全てが発明の解決
手段に必須であるとは限らない。

【００３３】図３は、被試験デバイス２２を試験する半
導体試験装置のブロック図である。この半導体試験装置
は、パターン発生器１０、遅延信号生成装置２４、デバ
イス差込部１８および比較器２０を備える。遅延信号生
成装置２４は、波形整形器１２およびタイミング発生器
１４を有する。試験中、被試験デバイス２２は、デバイ
ス差込部１８に差し込まれる。

【００３４】パターン発生器１０が、被試験デバイス２
２に入力する入力パターン３３および基準クロック３４
を発生して、遅延信号生成装置２４に供給する。具体的
には、入力パターン３３が波形整形器１２に供給され、
基準クロック３４がタイミング発生器１４に供給され
る。タイミング発生器１４は、遅延クロック生成部（図
示せず）および遅延ライン（図示せず）を内部に有す
る。遅延ライン１７６（図１参照）のリニアライズメモ
リ１９６には、所定の遅延時間を生成する遅延素子の組
み合わせに関するデータが予め格納されている。本発明
において、このデータは、遅延クロック生成部により生
成される所定の遅延時間を有する遅延クロックに基づい
て得られる。

【００３５】基準クロック３４を所定時間遅延した遅延
指定信号３６が、波形整形器１２に供給される。波形整
形器１２は、遅延指定信号３６に基づいて、入力パター
ン３３を被試験デバイス２２に入力するタイミングを遅
延させ、遅延された入力パターンである遅延信号３９を
デバイス差込部１８に供給する。この実施形態において
は、遅延クロック生成部および遅延ラインがタイミング
発生器１４に組み込まれているが、別の実施形態におい
ては、遅延クロック生成部および遅延ラインが波形整形
器１２に組み込まれてもよい。遅延信号生成装置２４
は、全体として、被試験デバイス２２の入力特性に応じ
て、入力パターン３３を所定時間遅延した遅延信号３９
を出力することができる。

【００３６】被試験デバイス２２は、デバイス差込部１
８を介して遅延信号３９を受け取り、受け取った遅延信
号３９に基づいて、出力信号４０を比較器２０に出力す
る。例えば、被試験デバイス２２がメモリデバイスであ
れば、遅延信号３９に基づいて格納されたデータが出力
信号４０として出力され、被試験デバイス２２が演算装
置であれば、遅延信号３９に基づいて演算された演算結
果が出力信号４０として出力される。パターン発生器１
０は、正常な被試験デバイス２２に出力応答として期待
される期待値パターン４２を比較器２０に出力する。比
較器２０は、出力信号４０と期待値パターン４２とが一
致するか否かを検出することにより、被試験デバイス２
２の良否を判定する。

【００３７】図４は、基準クロックを所定時間だけ遅延
した遅延クロックを生成する、本発明の実施形態である
遅延クロック生成装置を示すブロック図である。この遅
延クロック生成装置は、図３に示される遅延信号生成装
置２４に組み込まれて、被試験デバイス２２の試験を行
う前に、遅延ラインにおけるリニアライズメモリ１９６
に格納するデータを得るために利用されることが可能で
ある。この遅延クロック生成装置は、リング発振器５
０、位相比較部５２、パルス挿入部５４、位相制御部５
６、および遅延位相ロック部５８を備え、遅延位相ロッ
ク部５８は、減算回路６０およびパルス幅調整部６２を
有する。

【００３８】基準クロック３４が、位相比較部５２およ
び位相制御部５６に入力される。リング発振器５０は、
基準クロック３４と同一周期のシフトクロック７０を発
振することができる。位相比較部５２は、基準クロック
３４とシフトクロック７０の位相を比較し、基準クロッ
ク３４とシフトクロック７０の位相差に基づいて、参照
基準クロック３５および参照シフトクロック７２をそれ
ぞれ出力する。参照基準クロック３５は、基準クロック
３４に同期し且つ参照シフトクロック７２と同一の周期
を有する。参照シフトクロック７２は、その前縁および
後縁の少なくとも一方が、シフトクロック７０の前縁ま
たは後縁に同期している。参照シフトクロック７２は、
パルス挿入部５４に供給される。

【００３９】位相制御部５６は、基準クロック３４を受
け取って、挿入パルスを、参照シフトクロック７２の複
数サイクル中のどのサイクルに挿入するかを定める位相
制御信号７４を生成する。位相制御部５６は、挿入パル
スを、参照シフトクロック７２の複数サイクル中に時系
列に拡散して挿入するように位相制御信号７４を生成す
ることが望ましい。パルス挿入部５４は、参照シフトク
ロック７２に挿入する挿入パルスを生成して、位相制御
信号７４により定められた参照シフトクロック７２のサ
イクルに挿入パルスを挿入することができる。この挿入
パルスは、参照シフトクロック７２の後縁から次の参照
シフトクロック７２の前縁の間に挿入される。

【００４０】遅延位相ロック部５８は、参照基準クロッ
ク３５と、挿入パルスを挿入された参照シフトクロック
７６とに基づいて、リング発振器５０において発振され
るシフトクロック７０の位相を基準クロック３４の位相
に対して遅らせて、基準クロック３４を所定時間だけ遅
延した遅延クロック８２をリング発振器５０に生成させ
る。具体的には、遅延位相ロック部５８は、参照シフト
クロック７２の複数サイクル中に挿入パルスが挿入され
た挿入数と、挿入パルスのパルス幅に基づいて、リング
発振器５０において発振されるシフトクロック７０の位
相を遅延させることができる。そのための構成として、
この実施形態においては、遅延位相ロック部５８は、減
算回路６０およびパルス幅調整部６２を有する。減算回
路６０は、基準クロック３４のパルス列の電位から、挿
入パルスを挿入された参照シフトクロック７６のパルス
列の電位を減算して平均した減算結果７８を出力するこ
とができる。

【００４１】平均した減算結果７８が０であれば、リン
グ発振器５０の発振するシフトクロック７０が、基準ク
ロック３４に対して所定の時間遅延した遅延クロック８
２であることが示され、一方、減算結果７８が０でなけ
れば、シフトクロック７０が、基準クロック３４に対し
て未だ所定の遅延時間を有していないことが示される。
パルス幅調整部６２は、減算回路６０の減算結果が０と
なるように、リング発振器５０の発振周波数を調整す
る。すなわち、パルス幅調整部６２は、リング発振器５
０の発振周波数を調整することによって、減算回路６０
の減算結果７８が０になるまで、参照シフトクロック７
６のパルス幅を調整する。リング発振器５０が電源電圧
に応じて発振周波数を変化させるとき、パルス幅調整部
６２は、減算回路６０の減算結果７８に基づいて、リン
グ発振器５０の電源電圧を調整するための電圧調整信号
８０を出力して、リング発振器５０の発振周波数を調整
し、参照シフトクロック７６のパルス幅を調整してもよ
い。

【００４２】本実施形態においては、発振器としてリン
グ発振器５０が示されているが、別の実施形態において
は、発振器は、制御電圧に応じて発振周波数が変化する
電圧制御型発振器であってもよい。このとき、パルス幅
調整部６２は、減算回路６０における減算結果７８の平
均値に基づいて電圧制御型発振器の制御電圧を調整する
ことによって、挿入パルスを挿入された参照シフトクロ
ック７６のパルス幅を調整してもよい。

【００４３】以上のように、図４に示される遅延クロッ
ク生成装置において、減算回路６０の減算結果７８が０
になるとき、すなわち、所定サイクル中の基準クロック
３４のパルス幅の長さの和と、パルスを挿入された参照
シフトクロック７６のパルス幅の長さの和とが等しくな
ったとき、リング発振器５０が所定の遅延時間を有する
遅延クロック８２を発振する。このときの各構成の状態
をロックすることによって、リング発振器５０は、所定
の遅延時間を有する遅延クロック８２を発振し続けるこ
とが可能となる。

【００４４】図５は、基準クロックを所定時間だけ遅延
した遅延クロックを生成する、本発明の実施形態である
遅延クロック生成装置の一例を示す回路構成図であり、
図４におけるブロック図を回路的に示す。図５におい
て、図４における符号と同一の符号を付した構成は、図
４において対応する構成と同一または同様の機能および
動作を実現する。図５に示される遅延クロック生成装置
は、リング発振器５０、位相比較部５２、パルス挿入部
５４、位相制御部５６、遅延位相ロック部５８、電源電
圧部９０、同期基準クロック生成部９２、同期シフトク
ロック生成部９４、ＯＲゲート１２４およびドライバ１
６２、１６４を備える。

【００４５】同期基準クロック生成部９２は、入力され
る基準クロック３４に基づいて、基準クロック３４に同
期した同期基準クロック１４０を出力する。同様に、同
期シフトクロック生成部９４は、シフトクロック７０に
基づいて、シフトクロック７０に同期した同期シフトク
ロック１４２を出力する。同期基準クロック１４０およ
び同期シフトクロック１４２は、同一の周期を有する。
本実施形態においては、同期基準クロック生成部９２お
よび同期シフトクロック生成部９４は、ともに入力信号
を１／８分周する８分周器である。しかしながら、同期
基準クロック生成部９２および同期シフトクロック生成
部９４は、８分周器に限られず、１／４分周する４分周
器、１／２分周する２分周器、さらには１／１分周する
１分周器などであってもよい。１分周器は、バッファで
あってもよい。ここで、同期シフトクロック生成部９４
は、後に挿入パルス１５０を挿入する参照シフトクロッ
ク１４６の論理値”０”の部分を広げるために設けられ
る。したがって、元のシフトクロック７０の論理値”
０”の部分に挿入パルス１５０を挿入することが可能で
あれば、同期シフトクロック生成部９４は、単なるバッ
ファであってよく、また、設けられなくてもよい。

【００４６】電源電圧部９０は、リング発振器５０に電
源電圧を供給し、リング発振器５０を駆動させる。位相
比較部５２は、ＦＦ（フリップフロップ）９６、９８を
有し、パルス挿入部５４は、２つのＦＦ（フリップフロ
ップ）１１６、１１８、ＡＮＤゲート１２０およびＯＲ
ゲート１２２を有する。ここで、リング発振器５０は、
位相比較部５２およびパルス挿入部５４などの複数の電
子回路とともに、単一チップ上に構成されてもよい。

【００４７】位相制御部５６は、パルス挿入設定レジス
タ１００、カウンタ１０２、複数の変化点検出部１０
４、複数のＡＮＤゲート１１０、ＯＲゲート１１２、お
よびＦＦ（フリップフロップ）１１４を有する。カウン
タ１０２は、Ｍビット（Ｍは自然数）のカウンタであ
り、この実施形態においては最下位ビットＣＯＵＮＴ０
から最上位ビットＣＯＵＮＴ１１までの１２ビットのカ
ウンタである。一方、パルス挿入設定レジスタ１００
は、パルス挿入部５４において挿入される挿入パルスの
挿入数を記憶する（Ｍ＋１）ビットのレジスタであり、
この実施形態においては最下位ビットＲＥＧ０から最上
位ビットＲＥＧ１２までの１３ビットのレジスタであ
る。

【００４８】変化点検出部１０４は、ＦＦ（フリップフ
ロップ）１０６とＡＮＤゲート１０８を有し、カウンタ
１０２のビットの変化点を検出することができる。この
例においては、変化点検出部１０４は、カウンタ１０２
のＣＯＵＮＴ１からＣＯＵＮＴ１１までのビットに設け
られている。ＡＮＤゲート１１０は、パルス挿入レジス
タ１００の（Ｍ−ｎ＋１）（ｎは自然数）番目のビット
に対応するレジスタ値と、カウンタ１０２のｎ番目のビ
ットに対応する変化点検出部１０４の出力値との論理積
をとる。すなわち、図示される構成においては、ＲＥＧ
０とＣＯＵＮＴ１１、ＲＥＧ１とＣＯＵＮＴ１０、ＲＥ
Ｇ２とＣＯＵＮＴ９、ＲＥＧ３とＣＯＵＮＴ８、ＲＥＧ
４とＣＯＵＮＴ７、ＲＥＧ５とＣＯＵＮＴ６、ＲＥＧ６
とＣＯＵＮＴ５、ＲＥＧ７とＣＯＵＮＴ４、ＲＥＧ８と
ＣＯＵＮＴ３、ＲＥＧ９とＣＯＵＮＴ２、ＲＥＧ１０と
ＣＯＵＮＴ１、およびＲＥＧ１１とＣＯＵＮＴ０のビッ
トとが、それぞれ対応づけられる。ＯＲゲート１１２
は、複数のＡＮＤゲート１１０の出力値と、ＲＥＧ１２
のビットの論理和をとる。ＯＲゲート１１２の出力はＦ
Ｆ１１４に供給され、ＦＦ１１４は、挿入パルスを挿入
するタイミングを定める位相制御信号７４を、パルス挿
入部５４に供給する。

【００４９】遅延位相ロック部５８は、減算回路６０お
よびパルス幅調整部６２を有し、減算回路６０は、減算
部１３０およびフィルタ１３２を有する。減算部１３０
は、２つの入力の減算演算を行い、フィルタ１３２は、
減算結果を平均化した電圧値をパルス幅調整部６２に供
給する。パルス幅調整部６２は、電源電圧部９０の電源
電圧を調整することによって、シフトクロック７０の位
相を調整する。

【００５０】以下に、遅延クロック８２を生成する各構
成の動作について説明する。

【００５１】２６６ＭＨｚの基準クロック３４が同期基
準クロック生成部９２で１／８分周され、基準クロック
３４に同期し且つ１／８分周された同期基準クロック１
４０が、ＦＦ９６のクロック入力に入力される。一方、
電源電圧に応じて発振周波数を変化させるリング発振器
５０が、電源電圧部９０から供給される電源電圧に基づ
いて、基準クロック３４と同一周期のシフトクロック７
０を発振する。シフトクロック７０は、同期シフトクロ
ック生成部９４で１／８分周され、シフトクロック７０
に同期し且つ１／８分周された同期シフトクロック１４
２が、ＦＦ９８のクロック入力に入力される。同期基準
クロック１４０および同期シフトクロック１４２は、同
一の周期を有する。

【００５２】この実施形態においては、基準クロック３
４およびシフトクロック７０のそれぞれが、同期基準ク
ロック生成部９２および９４により１／８分周されてい
るが、他の実施形態においては、他の分周比で分周され
てもよく、また、分周されなくてもよい。本実施形態に
おいて、「同期基準クロック」とは、前縁が基準クロッ
ク３４の前縁に同期したクロックを意味し、「同期シフ
トクロック」とは、前縁がシフトクロック７０の前縁に
同期したクロックを意味する。例えば、同期基準クロッ
ク生成部９２および９４を設けない他の実施形態におい
ては、同期基準クロック１４０は、基準クロック３４そ
のものであってもよく、また、同期シフトクロック１４
２は、シフトクロック７０そのものであってもよい。

【００５３】同期基準クロック１４０を反転した反転同
期基準クロック１４１が、ＦＦ９６およびＦＦ９８のＲ
（リセット）入力に入力される。ＦＦ９６およびＦＦ９
８は、反転同期基準クロック１４１の前縁により（すな
わち、同期基準クロック１４０の後縁のタイミングで）
リセットされる。そのため、同期シフトクロック１４２
と同期基準クロック１４０の後縁が合わせられる。この
ように、位相比較部５２が、同期シフトクロック１４２
と同期基準クロック１４０の位相差に基づいて、後縁を
合わされた参照基準クロック１４４と参照シフトクロッ
ク１４６を出力する。具体的には、ＦＦ９６は、参照基
準クロック１４４を出力し、ＦＦ９８は、同期基準クロ
ック１４０と同期シフトクロック１４２の位相差に応じ
てパルス幅を短くされた参照シフトクロック１４６を出
力する。この例において、同期基準クロック１４０と参
照基準クロック１４４とは、同じパルス列である。

【００５４】パルス挿入設定レジスタ１００は、パルス
挿入部５４において挿入する挿入パルスの挿入数を記憶
する。すなわち、パルス挿入設定レジスタ１００は、４
０９６サイクル（１２ビット）の参照シフトクロック１
４６に挿入パルスをいくつ挿入するかを予め格納してお
く。後述するが、パルス挿入設定レジスタ１００に格納
された挿入パルスの挿入数によって、基準クロック３４
に対する遅延クロック８２の遅延時間が定まる。

【００５５】カウンタ１０２は、１２ビットカウンタで
あり、１／８分周された同期基準クロック１４０に基づ
いて、出力値を増加させる。ＣＯＵＮＴ１からＣＯＵＮ
Ｔ１１の出力は、それぞれに設けられる変化点検出部１
０４（図５においては、ＣＯＵＮＴ１１に対して設けら
れた変化点検出部１０４のみを図示している）に供給さ
れる。この例において、変化点検出部１０４は、ＣＯＵ
ＮＴ０の出力の後段には設けられていないが、別の例で
は設けられてもよい。

【００５６】変化点検出部１０４は、カウンタ１０２の
ビットの変化点を検出することができる。変化点検出部
１０４は、前述したとおりＣＯＵＮＴ１からＣＯＵＮＴ
１１の後段にそれぞれ設けられており、代表してＣＯＵ
ＮＴ１１の後段に設けられた変化点検出部１０４の動作
について説明する。

【００５７】ＣＯＵＮＴ１１の出力が、ＦＦ１０６のデ
ータ入力に入力される。ＦＦ１０６のクロック入力に
は、１／８分周された同期基準クロック１４０が入力さ
れる。ＦＦ１０６の出力は、反転されてＡＮＤゲート１
０８の一方の入力端子に入力される。ＡＮＤゲートの他
方の入力端子には、ＣＯＵＮＴ１１の出力が入力され
る。したがって、同期基準クロック１４０に基づいてＣ
ＯＵＮＴ１１の出力が論理値”０”から論理値”１”に
変化するとき、ＡＮＤゲート１０８は、論理値”１”を
出力する。ＣＯＵＮＴ１からＣＯＵＮＴ１０の後段に設
けられる変化点検出部１０４についても、上記と同様の
動作を行う。

【００５８】図示される位相制御部５６の構成において
は、ＣＯＵＮＴ０の後段に変化点検出部１０４が設けら
れていない。これは、変化点検出部１０４が、カウンタ
１０２のビットの出力値が切り替わった変化点のみを検
出するので、論理値”０”と”１”とが交互に出力とし
て現れるＣＯＵＮＴ０に対して、変化点検出部を敢えて
構成として設ける必要がないからである。したがって、
ＣＯＵＮＴ０の後段には、既に変化点検出部が設けられ
ていると言うことも可能である。しかしながら、ＣＯＵ
ＮＴ１からＣＯＵＮＴ１１と同様に、ＣＯＵＮＴ０の後
段にも、変化点検出部１０４を物理的な構成として設け
てもよい。

【００５９】パルス挿入部５４において挿入パルスを複
数サイクル（本実施例では、４０９６サイクル（１２ビ
ット））中にまとめて挿入すると、電源に低周波のリッ
プルが生じることがある。そのため、挿入パルスは、参
照シフトクロック１４６の複数サイクル中に時系列に拡
散して挿入されることが望ましい。

【００６０】挿入パルスを参照シフトクロック１４６の
複数サイクル中に時系列に拡散して挿入するために、前
述したように、位相制御部５６においてＡＮＤゲート１
１０は、パルス挿入レジスタ１００の（Ｍ−ｎ＋１）
（ｎは自然数）番目のビットに対応するレジスタ値と、
カウンタ１０２のｎ番目のビットに対応する変化点検出
部１０４の出力値との論理積をとる。すなわち、各ＡＮ
Ｄゲート１１０の一方の入力には、パルス挿入設定レジ
スタ１００のＲＥＧ（１２−ｎ）（ｎ：１≦ｎ≦１２）
の出力が入力され、他方の入力には、カウンタ１０２の
ＣＯＵＮＴ（ｎ−１）に対応する変化点検出部１０４の
出力、またはＣＯＵＮＴ０の出力が入力される。ＲＥＧ
（１２−ｎ）の出力、およびＣＯＵＮＴ（ｎ−１）に対
応する変化点検出部１０４の出力またはＣＯＵＮＴ０の
出力がそれぞれ論理値”１”をとれば、それぞれのＡＮ
Ｄゲート１１０は、論理値”１”を出力する。ＡＮＤゲ
ート１１０の出力は、ＯＲゲート１１２に入力される。
また、ＲＥＧ１２のビットの出力は、ＯＲゲート１１２
に入力される。この実施例において、４０９６サイクル
中に４０９６回（#1000000000000）の挿入パルスを挿入
するときには、ＲＥＧ１２のレジスタ値は”１”とな
る。ＯＲゲート１１２は、全てのＡＮＤゲート１１０の
出力とＲＥＧ１２のレジスタ値との論理和をとり、その
論理和を、後段のＦＦ１１４のデータ入力に出力する。
この構成により定められる挿入パルスを挿入するタイミ
ングについては、図７に関連して詳述する。

【００６１】ＦＦ１１４のクロック入力には、１／８分
周された同期基準クロック１４０が入力される。また、
ＦＦ１１４のＲ（リセット）入力には、同期基準クロッ
ク１４０を反転した反転同期基準クロック１４１が入力
される。ＦＦ１１４は、同期基準クロック１４０、反転
同期基準クロック１４１およびＯＲゲート１１２の出力
に基づいて、挿入パルスを挿入する参照シフトクロック
１４６のサイクルを定める位相制御信号７４をパルス挿
入部５４に出力する。

【００６２】位相制御信号７４は、ＦＦ１１６のデータ
入力に入力され、ＦＦ１１６により出力されるデータ
は、ＦＦ１１８のデータ入力に入力される。ＦＦ１１６
およびＦＦ１１８のクロック入力には、２６６ＭＨｚの
基準クロック３４が入力され、ＦＦ１１６およびＦＦ１
１８はともに、基準クロック３４により動作される。Ｆ
Ｆ１１８により出力されるデータは、ＡＮＤゲート１２
０の一方の入力端子に入力される。ＡＮＤゲート１２０
の他方の入力端子には、反転された位相制御信号７４が
入力される。

【００６３】ＡＮＤゲート１２０は、反転された位相制
御信号７４と、ＦＦ１１８の出力データとの論理積をと
り、挿入パルス１５０を出力する。パルス挿入部５４が
以上の構成をとることにより、挿入パルス１５０は、参
照シフトクロック１４６の後縁からシフトクロックの次
の前縁の間に挿入されることが可能となる。具体的に
は、ＡＮＤゲート１２２は、参照シフトクロック１４６
の後縁のタイミングで立上がり、２６６ＭＨｚの基準ク
ロック３４の２周期分だけ論理値”１”を維持してそれ
から立ち下がる挿入パルス１５０を出力する。

【００６４】ＯＲゲート１２２は、参照シフトクロック
１４６と挿入パルス１５０の論理和をとり、参照シフト
クロック１４６に挿入パルス１５０を挿入する。ＯＲゲ
ート１２２は、挿入パルス１５０を挿入された参照シフ
トクロック１５２をドライバ１６４に出力する。ドライ
バ１６４は、参照シフトクロック１５２を差動で減算部
１３０に出力する。同様に、参照基準クロック１４４
が、ＯＲゲート１２４に供給され、ＯＲゲート１２４
は、参照基準クロック１４８をドライバ１６２に出力す
る。ここで、参照基準クロック１４４と参照基準クロッ
ク１４８とは、同じパルス列である。

【００６５】減算部１３０は、参照基準クロック１４８
のパルス列の電位から、挿入パルス１５０を挿入された
参照シフトクロック１５２のパルス列の電位を減算す
る。減算した減算結果１５４は、フィルタ１３２でフィ
ルタ処理され、平均化される。フィルタ１３２は、平均
化された減算結果７８をパルス幅調整部６２に出力す
る。平均化された減算結果７８の値は、基準クロック３
４とシフトクロック７０との位相差、挿入パルス１５０
のパルス幅および挿入数に関連する。

【００６６】減算結果７８が０であることは、基準クロ
ック３４に対して遅延クロック８２が所望（所定）の遅
延時間を有することを示す。一方、減算結果７８が０で
なければ、遅延クロック８２は所望の遅延時間を有して
おらず、リング発振器５０の発振周波数を変更して、参
照シフトクロック１５２のパルス幅を調整する必要があ
る。パルス幅調整部６２は、減算結果７８に基づいて、
電源電圧部９０の電源電圧を調整するための電圧調整信
号８０を生成する。電源電圧部９０は、電圧調整信号８
０に基づいて、リング発振器５０に供給する電源電圧を
調整し、シフトクロック７０の周波数を調整する。すな
わち、参照シフトクロック１５２のパルス幅を調整する
ことが可能となる。遅延位相ロック部５８は、減算結果
７８が０になるまで電源電圧部９０の調整を行い、減算
結果７８が０になったときの各構成の状態をロックし
て、所定の遅延時間を有する遅延クロック８２を生成す
ることが可能となる。

【００６７】リング発振器５０が、複数の電子回路とと
もに単一チップ上に構成されているとき、減算結果７８
の平均値に基づいて調整された電源電圧を、複数の電子
回路にも供給する電源電圧供給部（図示せず）が設けら
れるのが望ましい。調整された電源電圧を同一チップ上
の他の電子回路にも供給することによって、全体の温度
ドリフト、電源変動によるタイミング誤差を補償するこ
とが可能となる。

【００６８】図６は、挿入パルス１５０を参照シフトク
ロック１４６に挿入する挿入方法を説明するための図で
ある。図６（ａ）および（ｃ）において、説明を簡単に
するために、参照シフトクロック１４６のパルスは示さ
ず、挿入パルス１５０のパルスのみを示している。

【００６９】図６（ａ）は、挿入パルス１５０を参照シ
フトクロック１４６にまとめて挿入した状態を示す。図
６（ｂ）は、挿入パルス１５０を参照シフトクロック１
４６にまとめて挿入したことにより電源に生じる低周波
のリップルを示す。電源にリップルが生じることによ
り、電源電圧は変動し、安定した電圧の供給が困難とな
る。このようなリップルは、正確な遅延時間を有する遅
延クロックの生成には好ましくない。

【００７０】図６（ｃ）は、挿入パルス１５０を時系列
に拡散して参照シフトクロック１４６に挿入した状態を
示す。挿入パルス１５０をばらけて挿入することによっ
て、図６（ｂ）に示されるリップルは生じず、安定した
電圧の供給を実現することが可能となる。したがって、
正確な遅延時間を有する遅延クロックを生成するために
は、挿入パルス１５０をばらけて挿入することが好まし
い。

【００７１】図７は、図５に示された位相制御部５６の
構成により生成される位相制御信号７４に基づいて複数
サイクル中に挿入パルスを挿入するサイクルの一例を示
す図である。この例では、説明を単純化するために、１
６サイクルのシフトクロックに挿入パルスを挿入するタ
イミングについて説明する。すなわち、この例において
は、パルス挿入設定レジスタ１００は、最下位ビットＲ
ＥＧ０から最上位ビットＲＥＧ４を有する５ビットのレ
ジスタであり、また、カウンタ１０２は、最下位ビット
ＣＯＵＮＴ０から最上位ビットＣＯＵＮＴ３を有する４
ビットのカウンタである。この場合、図５に関連して説
明したように、ＲＥＧ０とＣＯＵＮＴ３、ＲＥＧ１とＣ
ＯＵＮＴ２、ＲＥＧ２とＣＯＵＮＴ１、ＲＥＧ３とＣＯ
ＵＮＴ０とが、それぞれ対応づけられている。

【００７２】図７において、縦軸は、挿入パルスの挿入
数を、横軸は、時系列（サイクル）を示し、○は、その
サイクルに挿入パルスを挿入することを示す。図示され
るとおり、本実施形態における位相制御部５６による
と、挿入パルスを時系列に拡散して挿入することが可能
となる。１６サイクル中全てのサイクルに挿入パルスを
挿入する場合、すなわち、パルス挿入数を１６（＃１０
０００）に設定したときには、ＲＥＧ４に”１”が格納
され、シフトクロックに常に挿入パルスが挿入されるこ
とになる。このように、挿入パルスを全てのサイクル中
に挿入するために、パルス挿入設定レジスタ１００のビ
ット数は、カウンタ１０２のビット数よりも１多いのが
好ましい。

【００７３】図８は、図７に示されたサイクルで挿入パ
ルスが挿入されたシフトクロックを示す。図８（ａ）
は、パルス挿入数を３に設定したときの、３個の挿入パ
ルスを挿入された１６サイクルのシフトクロックを示
す。図中、挿入パルスは斜線でハッチングされて示され
ており、１６サイクル中、第４、第８および第１２サイ
クルに挿入パルスが挿入されているのが示される。図８
（ｂ）は、パルス挿入数を７に設定したときの、７個の
挿入パルスを挿入された１６サイクルのシフトクロック
を示す。このとき、第２、第４、第６、第８、第１０、
第１２および第１４サイクルに挿入パルスが挿入され
る。

【００７４】図９は、図５に示された各信号のタイミン
グチャートである。以下に、図５および図９に関連し
て、図５に示された各構成の動作を詳細に説明する。

【００７５】２６６ＭＨｚ（周期３．７６ｎｓ）の基準
クロック３４が、同期基準クロック生成部９２に入力さ
れる。一方、リング発振器５０が、基準クロック３４と
同一周期のシフトクロック７０を発振する。図９に示さ
れる例においては、シフトクロック７０は、基準クロッ
ク３４からτだけ遅れている。基準クロック３４および
シフトクロック７０は、それぞれ同期基準クロック生成
部９２および９４に入力され、１／８分周される。１／
８分周された同期基準クロック１４０および同期シフト
クロック１４２の周期は、３０．０８ｎｓ（半周期１
５．０４ｎｓ）となる。

【００７６】同期基準クロック１４０および同期シフト
クロック１４２は、位相比較部５２に入力され、同期シ
フトクロック１４２の後縁が、同期基準クロック１４０
の後縁に合わせられる。位相比較部５２より出力される
参照シフトクロック１４６は、参照基準クロック１４４
に対して、１周期中、論理値”１”の期間がτだけ短い
パルスとなる。参照基準クロック１４４は、ＯＲゲート
１２４を介して参照基準クロック１４８としてドライバ
１６２に出力され、参照基準クロック１４８は、ドライ
バ１６２から減算部１３０に供給される。

【００７７】パルス挿入部５４が、基準クロック３４に
基づいて挿入パルス１５０を生成する。挿入パルス１５
０は、論理値”１”の期間が基準クロック３４の２周期
（７．５２ｎｓ）分の長さであるパルス列である。後縁
を合わされた参照シフトクロック１４６と挿入パルス１
５０は、ＯＲゲート１２２に入力され、論理和をとられ
る。挿入パルス１５０は、参照シフトクロック１４６の
後縁と、次の前縁の間に挿入され、ＯＲゲート１２２
は、挿入パルス１５０を挿入された参照シフトクロック
１５２をドライバ１６４に出力する。参照シフトクロッ
ク１５２は、ドライバ１６４から減算部１３０に供給さ
れる。

【００７８】減算部１３０において、参照基準クロック
１４８と参照シフトクロック１５２とが減算される。減
算部１３０は、減算結果１５４をフィルタ１３２に出力
する。フィルタ１３２は、この減算結果を平均化して、
平均化された減算結果７８をパルス幅調整部６２に出力
する。パルス幅調整部６２は、減算結果７８が０となる
ように、電源電圧部９０の電源電圧を調整して、リング
発振器５０の発振周波数を調整する。

【００７９】減算結果１５４のタイミングチャートに示
されるように、基準クロック３４とシフトクロック７０
の位相差に基づくパルス幅をｗ１、挿入パルスのパルス
幅をｗ２とする。ここで、ｗ１は、τであり、ｗ２は、
７．５２ｎｓである。この例において、挿入パルスの挿
入数がＮ回に設定されたとすると、フィルタ１３２の出
力は、 （ｗ１×４０９６（サイクル数））−（ｗ２×Ｎ（挿入数））・・・（１） に比例する。すなわち、パルス幅調整部６２は、式
（１）の値が０となるようにリング発振器５０の発振周
波数を調整し、その結果、ｗ１のパルス幅を調整するこ
とによって、シフトクロック７０に所望（所定）の遅延
量をもたせて、遅延クロック８２を生成させる。

【００８０】この実施例において、参照シフトクロック
１４６の全てのサイクル（４０９６サイクル）に挿入パ
ルス１５０ａを挿入して、最大位相差を設定する場合に
ついて説明する。

【００８１】このとき、参照シフトクロック１４６に挿
入パルス１５０ａを挿入する。挿入パルス１５０ａは、
参照シフトクロック１４６の論理値”０”の全ての部分
にパルスをもつパルス列である。参照シフトクロック１
４６と挿入パルス１５０ａは、ＯＲゲート１２２におい
て論理和をとられ、ＯＲゲート１２２は、挿入パルス１
５０ａを挿入された参照シフトクロック１５２ａをドラ
イバ１６４に出力する。参照基準クロック１４８と参照
シフトクロック１５２ａとが、減算部１３０において減
算され、減算部１３０は、減算結果１５４ａを出力す
る。

【００８２】式（１）を参照すると、このときのｗ２
は、７．５２ｎｓであり、Ｎは、４０９６である。パル
ス幅調整部６２は、減算結果１５４ａを平均した減算結
果７８が０となるように、リング発振器５０の発振周波
数を調整する。後に、減算部１３０が、パルス幅ｗ１が
７．５２ｎｓとなるパルス列である減算結果１５４ａ’
を出力するとき、平均した減算結果７８は０となる。こ
のとき、リング発振器５０は、７．５２ｎｓの遅延時間
（最大位相差）を有する同期シフトクロック１４２ａを
発振している。

【００８３】以上のように、本実施形態による遅延クロ
ック生成装置は、所定サイクル（４０９６サイクル）中
に挿入パルスを挿入した数によって、所定の遅延時間を
有する遅延クロックを精度良く正確に生成することが可
能となる。本実施形態において、挿入パルス１５０は、
全て等しいパルス幅を有しているが、挿入パルス１５０
のパルス幅を調整することによって、所定の遅延時間を
有する遅延クロックを生成することも可能である。例え
ば、所望の遅延時間に等しいパルス幅をもつ挿入パルス
１５０を、参照シフトクロック１４６の全サイクルに挿
入することによって、所定（所望）の遅延時間を有する
遅延クロックを生成することも可能である。

【００８４】図１０は、遅延ライン１７６（１７６ａ〜
１７６ｎ）の遅延時間を測定する遅延時間測定装置のブ
ロック図である。この遅延時間測定装置は、ロジック部
１７２、高精度部１７４および遅延位相ロック部５８を
備える。ロジック部１７２は、位相制御部５６、平均部
１９８および測定部２００を有する。高精度部１７４
は、リング発振器５０、同期基準クロック生成部９２、
同期シフトクロック生成部９４、位相比較部５２、パル
ス挿入部５４、遅延ライン１７６ａ〜１７６ｎ、タイミ
ング比較手段１７８ａ〜１７８ｎを有する。また、遅延
位相ロック部５８は、減算回路６０およびパルス幅調整
部６２とを有する。ここで、リング発振器５０、位相比
較部５２、パルス挿入部５４、位相制御部５６、同期基
準クロック生成部９２、同期シフトクロック生成部９
４、減算回路６０およびパルス幅調整部６２は、図４お
よび５に関連して詳細に説明した遅延クロック生成装置
を形成する。まず、この遅延時間測定装置において、遅
延クロック生成装置が遅延クロックを生成する各構成の
動作について簡単に説明する。

【００８５】基準クロック３４が、同期基準クロック生
成部９２に入力される。同期基準クロック生成部９２
は、基準クロック３４を１／８分周した同期基準クロッ
ク１４０を出力する。一方、リング発振器５０が、基準
クロック３４と同一周波数のシフトクロック７０を発振
する。シフトクロック７０は、同期シフトクロック生成
部９４に入力され、同期シフトクロック生成部９４は、
１／８分周された同期シフトクロック１４２を出力す
る。同期シフトクロック１４２は、位相比較部５２にお
いて、その後縁を同期基準クロック１４０の後縁に合わ
され、位相比較部５２から参照シフトクロック１４６と
して出力される。

【００８６】同期基準クロック生成部９２から出力され
た同期基準クロック１４０は、位相制御部５６に供給さ
れ、位相制御部５６は、挿入パルスが挿入される参照シ
フトクロック１４６のサイクルを定める位相制御信号７
４をパルス挿入部５４に出力する。パルス挿入部５４
は、参照シフトクロック１４６の、位相制御信号７４に
より定められるサイクルに挿入パルスを挿入し、挿入パ
ルスを挿入された参照シフトクロック１５２を出力す
る。参照基準クロック１４４および参照シフトクロック
１５２は、減算回路６０に送られ、減算される。減算回
路６０は、減算結果を平均化し、平均化した減算結果７
８をパルス幅調整部６２に供給する。パルス幅調整部６
２は、減算結果７８に基づいて、リング発振器５０の電
源電圧を調整するための電圧調整信号８０を出力し、リ
ング発振器５０の発振周波数を調整する。リング発振器
５０は、電圧調整信号８０に基づいて、基準クロック３
４に対して正確な遅延時間を有するシフトクロック（遅
延クロック）７０を発振する。ここで、シフトクロック
７０を１／８分周した同期シフトクロック１４２、すな
わち同期遅延クロック１７０も、基準クロック３４に対
して正確な遅延時間を有する。

【００８７】次に、上記遅延クロック生成装置によって
生成された遅延クロックを用いて、遅延ライン１７６ａ
〜１７６ｎの遅延時間を測定する遅延時間測定装置の各
構成の接続関係および機能について説明する。複数の遅
延ライン１７６ａ〜１７６ｎは、図１に関連して説明さ
れたように、複数の遅延素子を有し、この複数の遅延素
子を組み合わせることによって所望（所定）の遅延時間
を生成することができる。この実施形態においては、遅
延ライン１７６ａ〜１７６ｎの遅延時間を測定するため
に、遅延ライン１７６ａ〜１７６ｎに基準クロック３４
を入力する。遅延ライン１７６ａ〜１７６ｎは、基準ク
ロック３４の入力端および出力端を有し、入力端は、基
準クロック供給手段（図示せず）に接続されている。ま
た、この実施形態においては、タイミング比較手段１７
８ａ〜１７８ｎは、基準クロック３４に対して正確な所
定の遅延時間を有する同期遅延クロック１７０により動
作するフリップフロップであり、遅延ライン１７６ａ〜
１７６ｎの出力端は、タイミング比較手段１７８ａ〜１
７８ｎのデータ入力にそれぞれ接続されている。タイミ
ング比較手段１７８ａ〜１７８ｎの出力は、平均部１９
８において平均化され、測定部２００は、平均部１９８
における平均結果に基づいて、遅延ライン１７６ａ〜１
７６ｎの遅延時間を測定する。

【００８８】以下に、遅延ライン１７６ａ〜１７６ｎに
おける所定の遅延時間を測定する遅延時間測定方法の第
１の実施例について説明する。この第１の実施例におけ
る遅延時間測定方法は、遅延クロック生成装置により生
成された遅延クロックの所定の遅延時間に対して、等し
い遅延時間を生成する遅延ライン１７６ａ〜１７６ｎに
おける遅延素子の組み合わせを選択することを特徴とす
る。この遅延時間測定方法は、複数の遅延ライン１７６
ａ〜１７６ｎのそれぞれに対して同一の手順で実行され
るので、以下に、１つの遅延ライン１７６ａの遅延時間
測定方法について説明する。

【００８９】まず、遅延素子を適当に選択して、遅延ラ
イン１７６ａにおける一定の遅延時間を設定する。遅延
素子の選択方法としては、生成したい所望の遅延時間
と、各遅延素子を組み合わせることにより生成される設
計上の遅延時間とが等しくなるように、遅延素子を選択
するのが望ましい。それから、一定の遅延時間を設定さ
れた遅延ライン１７６ａの入力端に、基準クロック３４
を供給する。基準クロック３４は、選択された遅延素子
により遅延された遅延パルス１７７ａとして、遅延ライ
ン１７６ａから出力される。遅延パルス１７７ａは、タ
イミング比較手段１７８ａのデータ入力に入力される。
また、タイミング比較手段１７８ａのクロック入力に
は、同期遅延クロック１７０を入力する。このとき、ク
ロック入力には、基準クロック３４と同一周波数のシフ
トクロック（遅延クロック）７０が入力されてもよい。

【００９０】タイミング比較手段１７８ａは、遅延パル
ス１７７ａのエッジ（前縁または後縁）と、同期遅延ク
ロック１７０のエッジ（前縁または後縁）のタイミング
を比較し、比較結果を論理値”０”または”１”として
出力するフリップフロップである。この実施例では、タ
イミング比較手段１７８ａは、クロックの前縁で動作す
るポジティブエッジ形フリップフロップであり、タイミ
ング比較手段１７８ａは、同期遅延クロック１７０の前
縁をうけると、そのときのデータ入力に入力されている
データを出力する。出力された論理値は、平均部１９８
に供給され、平均部１９８において、出力論理値が平均
化される。例えば、タイミング比較手段１７８ａが、シ
フトクロック１７０の前縁を１００回受けて、論理値”
１”を７０回出力し、論理値”０”を３０回出力したと
き、平均部１９８において平均化された値は、０．７と
なる。平均部１９８において生成された平均値は、測定
部２００に送られ、測定部２００は、遅延ライン１７６
ａの遅延時間を測定する。この実施例においては、測定
部２００は、遅延ライン１７６ａの遅延時間と同期遅延
クロック１７０の遅延時間とが等しいか否かを判定す
る。

【００９１】図１１は、同期遅延クロック１７０と、タ
イミング比較手段１７８ａのデータ入力に入力される遅
延パルス１７７（Ａ）、１７７（Ｂ）、および１７７
（Ｃ）のタイミングを示すタイミングチャートである。
同期遅延クロック１７０の前縁は、時刻ｔで、タイミン
グ比較手段１７８ａのクロック入力に入力される。

【００９２】遅延パルス１７７（Ａ）は、時刻ｔで論理
値”１”をとる。同期遅延クロック１７０は、遅延パル
ス１７７（Ａ）の周波数を１／８倍した周波数を有して
おり、そのため、同期遅延クロック１７０の次の前縁が
生じる時刻においても、遅延パルス１７７（Ａ）は、論
理値”１”をとる。従って、遅延パルス１７７（Ａ）
は、同期遅延クロック１７０の前縁が生じるときには、
常に論理値”１”をとり、タイミング比較手段１７８ａ
の出力は、常に論理値”１”となる。このとき、図１０
に示される平均部１９８で平均化される論理値の平均値
は、”１”となる。

【００９３】また、遅延パルス１７７（Ｂ）は、時刻ｔ
で論理値”０”をとる。遅延パルス１７７（Ａ）に関し
て説明したように、遅延パルス１７７（Ｂ）は、同期遅
延クロック１７０の次の前縁が生じる時刻においても、
論理値”０”をとる。従って、同期遅延クロック１７０
の前縁が生じるときには、遅延パルス１７７（Ｂ）は、
常に論理値”０”をとり、タイミング比較手段１７８ａ
の出力は、常に論理値”０”となる。このとき、平均部
１９８で平均化される論理値の平均値は、”０”とな
る。

【００９４】一方、遅延パルス１７７（Ｃ）は、時刻ｔ
で論理値”０”または”１”のいずれかをとる。遅延パ
ルス１７７（Ｃ）の前縁が立上がり始めてから立上がり
終わるまでの立上がり時間の間に同期遅延クロック１７
０の前縁がタイミング比較手段１７８ａに入力されるの
で、タイミング比較手段１７８ａの出力は、”１”また
は”０”のいずれであるかが不定であり、常に”１”ま
たは”０”となることはない。したがって、このとき、
タイミング比較手段１７８ａの出力論理値の平均値は、
０から１の間の値をとる。平均部１９８において平均化
された出力論理値の平均値が０から１の間の値をとると
き、測定部２００が、同期遅延クロック１７０の遅延時
間と、遅延ライン１７６ａにおける遅延時間とがほぼ等
しいことを判定する。遅延素子の最適な組み合わせを定
めるためには、タイミング比較手段１７８ａの出力論理
値の平均値が０．３から０．７の値をとるのが好まし
く、また、平均値がほぼ０．５であるのが好ましい。所
定の期間中、タイミング比較手段１７８ａが、論理値”
１”または”０”を同数出力するとき、タイミング比較
手段１７８ａの出力論理値の平均値は０．５となり、測
定部２００において、遅延ライン１７６ａの遅延量が、
同期遅延クロック１７０の所定の遅延時間に等しいこと
が判定される。図１を参照して、以上のようにして測定
された遅延ライン１７６ａの遅延時間に関するデータ
は、リニアライズメモリ１９６に格納され、後に、半導
体デバイスの試験において用いられる。

【００９５】前述したように、遅延パルス１７７（Ａ）
がタイミング比較手段１７８ａに入力されると、タイミ
ング比較手段１７８ａの出力論理値の平均値は、常に”
１”となり、遅延パルス１７７（Ｂ）がタイミング比較
手段１７８ａに入力されると、タイミング比較手段１７
８ａの出力論理値の平均値は、常に”０”となる。平均
値が”１”または”０”となることは、遅延ライン１７
６ａにおける遅延素子の当該組み合わせにより生成され
る遅延時間が、同期遅延クロック１７０の所定の遅延時
間に等しくないことを示す。そのため、これらの場合に
は、タイミング比較手段１７８ａにおける平均値が０か
ら１の間の値（好適には、０．５）をとるように、遅延
素子の組み合わせを選択することによって、遅延ライン
１７６ａにおける所定の遅延時間を調整することが可能
となる。

【００９６】図１０および１１に関連して説明したよう
に、本発明による遅延クロック生成装置を用いると、非
常に正確な遅延時間を有する同期遅延クロック１７０を
生成することができ、この同期遅延クロック１７０を用
いて、当該遅延時間を有する遅延素子の組み合わせを適
切に設定することが可能となる。また、この実施例によ
ると、遅延ライン１７６ａ〜１７６ｎまでの全ての遅延
ラインについて、所定の遅延時間を有する遅延素子の組
み合わせを並列処理で設定することが可能である。ま
た、この実施例によると、遅延ラインにおいて非常に精
度の高い遅延時間を測定することが可能である。以上の
ように、本発明によると、オシロスコープを用いて遅延
ラインの遅延時間を測定した従来の遅延時間測定方法よ
りも、安価で迅速な遅延時間の測定が可能となる。

【００９７】以下に、遅延ライン１７６ａ〜１７６ｎに
おける所定の遅延時間を測定する遅延時間測定方法の第
２の実施例について説明する。この第２の実施例におけ
る遅延時間測定方法は、遅延ライン１７６ａの遅延量
に、同期遅延クロック１７０の遅延時間を合わせること
によって、遅延ライン１７６ａの遅延量を定めることを
特徴とする。

【００９８】まず、遅延ライン１７６ａにおける任意の
遅延素子を選択する。それから、遅延ラインの入力端に
基準クロック３４を供給する。リング発振器５０が所定
の遅延時間を有する遅延クロック７０を発振し、遅延ク
ロック７０を１／８分周した同期遅延クロック１７０
が、タイミング比較手段１７８ａのクロック入力に入力
される。平均部１９８は、タイミング比較手段１７８ａ
の出力論理値を平均化する。

【００９９】タイミング比較手段１７８ａの出力論理値
の平均値が”０”から”１”の間の値（好ましくは、ほ
ぼ０．５）であれば、任意に選択された遅延素子の組み
合わせにより生成される遅延時間が、同期遅延クロック
１７０の遅延時間に等しいことが、測定部２００におい
て判定される。一方、出力論理値の平均値が”０”また
は”１”であれば、当該遅延素子の組み合わせにより生
成される遅延時間が、同期遅延クロック１７０の遅延時
間に等しくないことが、測定部２００において判定され
る。このとき、パルス幅調整部６２は、平均部１９８に
おける出力論理値の平均値に基づいて、リング発振器５
０の発振周波数を調整し、遅延クロック７０の遅延時間
を変更する。タイミング比較手段１７８ａの出力論理値
の平均値が”０”から”１”の間の値をとるまで、遅延
クロック７０の遅延時間は調整される。平均値が”０”
から”１”の間の値をとったとき、遅延素子の組み合わ
せにより生成される遅延時間が、当該遅延クロック７０
の遅延時間に等しいことが判定される。所定の遅延時間
を生成する遅延素子の組み合わせのデータは、各遅延ラ
イン１７６毎に、図１におけるリニアライズメモリ１９
６の所定のアドレスに書き込まれる。

【０１００】本発明によると、半導体試験装置におい
て、遅延ライン１７６は、被試験デバイスの特性に応じ
て、所望の遅延タイミングを生成することが可能とな
る。すなわち、本発明による遅延クロック生成装置及び
／又は遅延時間測定装置を組み込んだ半導体試験装置
は、高精度の遅延タイミングで被試験デバイスを試験す
ることが可能である。図３においては、タイミング発生
器１４において遅延指定信号３６が遅延ラインを通って
出力されているが、この遅延指定信号３６は、本発明に
よる遅延クロック生成装置により直接生成されてもよ
い。

【０１０１】上記説明から明らかなように、本発明によ
れば、高精度の遅延クロックを生成することができ、さ
らに、遅延ラインの遅延時間を正確に測定することがで
きる。以上、本発明を実施の形態を用いて説明したが、
本発明の技術的範囲は上記実施の形態に記載の範囲には
限定されない。上記実施形態に、多様な変更又は改良を
加えることができることが当業者に明らかである。その
様な変更又は改良を加えた形態も本発明の技術的範囲に
含まれることが、特許請求の範囲の記載から明らかであ
る。

【０１０２】

【発明の効果】本発明によると、高精度の遅延クロック
を生成することができる、という効果を奏する。また、
本発明によると、例えば半導体試験装置における遅延ラ
インの遅延時間を正確に測定することができる、という
効果を奏する。

【図面の簡単な説明】

【図１】半導体試験装置において試験パターンを所定の
遅延量だけ遅延させる遅延ライン１７６の一例を示すブ
ロック図である。

【図２】半導体試験装置においてパターン発生器１０で
発生された信号に対して遅延した、波形整形器１２の出
力信号を測定する従来の構成を示すブロック図である。

【図３】被試験デバイス２２を試験する半導体試験装置
のブロック図である。

【図４】基準クロックを所定時間だけ遅延した遅延クロ
ックを生成する、本発明の実施形態である遅延クロック
生成装置を示すブロック図である。

【図５】基準クロックを所定時間だけ遅延した遅延クロ
ックを生成する、本発明の実施形態である遅延クロック
生成装置を示す回路構成図である。

【図６】（ａ）は、挿入パルスをシフトクロックにまと
めて挿入した状態を示し、（ｂ）は、挿入パルスをシフ
トクロックにまとめて挿入したことにより電源に生じる
低周波のリップルを示し、（ｃ）は、挿入パルスを時系
列に拡散してシフトクロックに挿入した状態を示す

【図７】図５に示された位相制御部５６の構成により複
数サイクル中に挿入パルスを挿入するサイクルの一例を
示す図である。

【図８】（ａ）は、パルス挿入数を３に設定したとき
の、３個の挿入パルスを挿入された１６サイクルのシフ
トクロックを示し、（ｂ）は、パルス挿入数を７に設定
したときの、７個の挿入パルスを挿入された１６サイク
ルのシフトクロックを示す。

【図９】図５に示された各信号のタイミングチャートで
ある。

【図１０】遅延ライン１７６の遅延時間を定めるための
遅延時間測定装置のブロック図である。

【図１１】同期遅延クロック１７０と、タイミング比較
手段１７８ａのデータ入力に入力される遅延パルス１７
７（Ａ）、１７７（Ｂ）、および１７７（Ｃ）のタイミ
ングを示すタイミングチャートである。

【符号の説明】

１０・・・パターン発生器、１２・・・波形整形器、１
４・・・タイミング発生器、１６・・・オシロスコー
プ、１８・・・デバイス差込部、２０・・・比較器、２
２・・・被試験デバイス、２４・・・遅延信号生成装
置、３２・・・測定用信号、３３・・・入力パターン、
３４・・・基準クロック、３５・・・参照基準クロッ
ク、３６・・・遅延指定信号、３８・・・遅延測定用信
号、３９・・・遅延信号、４０・・・出力信号、４２・
・・期待値パターン、５０・・・リング発振器、５２・
・・位相比較部、５４・・・パルス挿入部、５６・・・
位相制御部、５８・・・遅延位相ロック部、６０・・・
減算回路、６２・・・パルス幅調整部、７０・・・シフ
トクロック、７２、７６・・・参照シフトクロック、７
４・・・位相制御信号、７８・・・減算結果、８０・・
・電圧調整信号、８２・・・遅延クロック、９０・・・
電源電圧部、９２、９４・・・８分周器、９６、９８・
・・ＦＦ（フリップフロップ）、１００・・・パルス挿
入設定レジスタ、１０２・・・カウンタ、１０４・・・
変化点検出部、１０６・・・ＦＦ、１０８・・・ＡＮＤ
ゲート、１１０・・・ＡＮＤゲート１１０、１１２・・
・ＯＲゲート、１１４、１１６、１１８・・・ＦＦ（フ
リップフロップ）、１２０・・・ＡＮＤゲート、１２
２、１２４・・・ＯＲゲート、１３０・・・減算部、１
３２・・・フィルタ、１４０・・・同期基準クロック、
１４１・・・反転同期基準クロック、１４２・・・同期
シフトクロック、１４４・・・参照基準クロック、１４
６・・・参照シフトクロック、１４８・・・参照基準ク
ロック、１５０・・・挿入パルス、１５２・・・参照シ
フトクロック、１５４・・・減算結果、１６２、１６４
・・・ドライバ、１７０・・・同期遅延クロック、１７
２・・・ロジック部、１７４・・・高精度部、１７６、
１７６ａ、１７６ｎ・・・遅延ライン、１７７・・・遅
延パルス、１７８ａ〜１７８ｎ・・・タイミング比較手
段、１８０、１８４、１８８、１９２・・・遅延素子、
１８２、１８６、１９０、１９４・・・セレクタ、１９
６・・・リニアライズメモリ、１９８・・・平均部、２
００・・・測定部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 CC02 CC08 DD02 DD03 DD06 DD17 5J001 BB00 BB02 BB08 BB09 BB12 BB14 BB19 BB20 BB21 BB24 CC00

Claims (19)

【特許請求の範囲】
1. 【請求項１】 基準クロックを所定時間だけ遅延した遅
   延クロックを生成する遅延クロック生成装置であって、 前記基準クロックと同一周期のシフトクロックを発振す
   る発振器と、 前縁および後縁の少なくとも一方が前記シフトクロック
   の前縁または後縁に同期した参照シフトクロックに挿入
   する挿入パルスを生成して、前記参照シフトクロックに
   挿入するパルス挿入部と、 前記基準クロックに同期し且つ前記参照シフトクロック
   と同一周期の参照基準クロックと、前記挿入パルスを挿
   入された前記参照シフトクロックとに基づいて、前記発
   振器において発振される前記シフトクロックの位相を前
   記基準クロックの位相に対して遅らせて、前記基準クロ
   ックを前記所定時間だけ遅延した前記遅延クロックを生
   成させる遅延位相ロック部とを備えることを特徴とする
   遅延クロック生成装置。
2. 【請求項２】 前記シフトクロックに同期した同期シフ
   トクロックと、前記基準クロックに同期し且つ前記同期
   シフトクロックと同一周期の同期基準クロックとの位相
   差に基づいて、前記参照基準クロックと前記参照シフト
   クロックを出力する位相比較部を更に備えることを特徴
   とする請求項１に記載の遅延クロック生成装置。
3. 【請求項３】 前記位相比較部は、前記同期基準クロッ
   クと前記同期シフトクロックに基づいて、後縁を合わさ
   れた前記参照基準クロックと前記参照シフトクロックを
   出力することを特徴とする請求項２に記載の遅延クロッ
   ク生成装置。
4. 【請求項４】 前記パルス挿入部は、前記参照シフトク
   ロックの後縁から次の参照シフトクロックの前縁の間
   に、前記挿入パルスを挿入することを特徴とする請求項
   ３に記載の遅延クロック生成装置。
5. 【請求項５】 前記パルス挿入部は、前記基準クロック
   に同期して、前記挿入パルスを前記参照シフトクロック
   に挿入することを特徴とする請求項４に記載の遅延クロ
   ック生成装置。
6. 【請求項６】 前記基準クロックを分周して、前記同期
   基準クロックを出力する同期基準クロック生成部と、 前記同期基準クロックと同一周期になるように前記シフ
   トクロックを分周して、前記同期シフトクロックを出力
   する同期シフトクロック生成部とを更に備えることを特
   徴とする請求項２から５のいずれかに記載の遅延クロッ
   ク生成装置。
7. 【請求項７】 前記挿入パルスを、前記参照シフトクロ
   ックの複数サイクル中のどのサイクルに挿入するかを定
   める位相制御信号を生成する位相制御部を更に備え、 前記パルス挿入部は、前記位相制御信号により定められ
   た前記参照シフトクロックのサイクルに、前記挿入パル
   スを挿入することを特徴とする請求項１から６のいずれ
   かに記載の遅延クロック生成装置。
8. 【請求項８】 前記遅延位相ロック部は、前記参照シフ
   トクロックの複数サイクル中に前記挿入パルスが挿入さ
   れた挿入数に基づいて、前記発振器において発振される
   前記シフトクロックの位相を遅らせることを特徴とする
   請求項７に記載の遅延クロック生成装置。
9. 【請求項９】 前記遅延位相ロック部は、 前記同期基準クロックのパルス列の電位から、前記挿入
   パルスを挿入された前記参照シフトクロックのパルス列
   の電位を減算した結果の平均値を出力する減算回路と、 前記減算回路における減算結果の前記平均値が０となる
   ように、前記挿入パルスを挿入された前記参照シフトク
   ロックのパルス幅を調整するパルス幅調整部とを有する
   ことを特徴とする請求項７または８に記載の遅延クロッ
   ク生成装置。
10. 【請求項１０】 前記発振器が、電源電圧に応じて発振
    周波数が変化するリング発振器であり、 前記パルス幅調整部は、前記減算回路における減算結果
    の前記平均値に基づいて前記リング発振器の前記電源電
    圧を調整することによって、前記挿入パルスを挿入され
    た前記参照シフトクロックのパルス幅を調整することを
    特徴とする請求項９に記載の遅延クロック生成装置。
11. 【請求項１１】 前記リング発振器は、複数の電子回路
    とともに単一チップ上に構成され、 前記減算結果の前記平均値に基づいて調整された前記電
    源電圧を、前記複数の電子回路にも供給する電源電圧供
    給部を更に備えることを特徴とする請求項１０に記載の
    遅延クロック生成装置。
12. 【請求項１２】 前記発振器が、制御電圧に応じて発振
    周波数が変化する電圧制御型発振器であり、 前記パルス幅調整部は、前記減算回路における減算結果
    の前記平均値に基づいて前記電圧制御型発振器の前記制
    御電圧を調整することによって、前記挿入パルスを挿入
    された前記参照シフトクロックのパルス幅を調整するこ
    とを特徴とする請求項９に記載の遅延クロック生成装
    置。
13. 【請求項１３】 前記位相制御部は、前記挿入パルス
    を、前記参照シフトクロックの複数サイクル中に時系列
    に拡散して挿入するように前記位相制御信号を生成する
    ことを特徴とする請求項７から１２のいずれかに記載の
    遅延クロック生成装置。
14. 【請求項１４】 前記位相制御部は、 前記同期基準クロックに基づいて出力値を増加させる、
    Ｍビット（Ｍは自然数）のカウンタと、 前記挿入パルスの挿入数を記憶する、（Ｍ＋１）ビット
    のパルス挿入設定レジスタと、 前記カウンタのビットの変化点を検出する複数の変化点
    検出部と、 前記パルス挿入設定レジスタの（Ｍ−ｎ＋１）（ｎは自
    然数）番目のビットに対応するレジスタ値と、前記カウ
    ンタのｎ番目のビットに対応する前記変化点検出部の出
    力値との論理積をとる複数のＡＮＤ回路とを有し、 前記位相制御部は、前記ＡＮＤ回路による前記論理積に
    基づいて、前記挿入パルスを挿入するサイクルを定める
    ことを特徴とする請求項１３に記載の遅延クロック生成
    装置。
15. 【請求項１５】 遅延ラインにおける遅延時間を測定す
    る遅延時間測定方法であって、前記遅延ラインは、基準
    クロックの入力端および出力端を有し、前記出力端は、
    前記基準クロックに対して所定の遅延時間を有する遅延
    クロックにより動作するフリップフロップのデータ入力
    に接続されており、 前記遅延ラインにおける一定の遅延時間を設定する遅延
    時間設定段階と、 前記遅延時間設定段階において前記一定の遅延時間を設
    定された前記遅延ラインの前記入力端に前記基準クロッ
    クを供給する基準クロック供給段階と、 前記フリップフロップのクロック入力に、前記遅延クロ
    ックに同期した同期遅延クロックを供給する遅延クロッ
    ク供給段階と、 前記フリップフロップから出力される出力論理値を平均
    化する段階と、 前記出力論理値の平均値に基づいて、前記遅延ラインに
    おける前記遅延時間を測定する遅延時間測定段階とを備
    える遅延時間測定方法。
16. 【請求項１６】 前記遅延時間測定段階は、前記出力論
    理値の平均値がほぼ０．５であるとき、前記遅延ライン
    の前記遅延時間が、前記遅延クロックの所定の遅延時間
    にほぼ等しいことを判定する段階を有することを特徴と
    する請求項１５に記載の遅延時間測定方法。
17. 【請求項１７】 遅延ラインにおける遅延時間を測定す
    る遅延時間測定装置であって、 基準クロックに対して所定の遅延時間を有する遅延クロ
    ックを生成する遅延クロック生成手段と、 前記遅延ラインに前記基準クロックを供給する基準クロ
    ック供給手段と、 前記遅延ラインにおいて前記基準クロックが遅延された
    遅延パルスのエッジと、前記遅延クロックに同期した同
    期遅延クロックのエッジのタイミングを比較し、比較結
    果を論理値”０”または”１”として出力するタイミン
    グ比較手段と、 前記タイミング比較手段から出力される前記比較結果を
    平均化した平均値を生成する平均化手段と、 前記平均化手段により生成された前記平均値に基づい
    て、前記遅延ラインにおける遅延時間を測定する測定手
    段とを備えることを特徴とする遅延時間測定装置。
18. 【請求項１８】 前記タイミング比較手段は、前記遅延
    パルスが入力されるデータ入力と、前記同期遅延クロッ
    クが入力されるクロック入力とを有するフリップフロッ
    プを含むことを特徴とする請求項１７に記載の遅延時間
    測定装置。
19. 【請求項１９】 前記測定手段は、前記平均値がほぼ
    ０．５であるとき、前記遅延ラインの遅延時間が前記遅
    延クロックの前記所定の遅延時間にほぼ等しいことを定
    めることを特徴とする請求項１７または１８に記載の遅
    延時間測定装置。