WO2005008264A1 - シフトクロック発生装置、タイミング発生器、及び試験装置 - Google Patents

シフトクロック発生装置、タイミング発生器、及び試験装置 Download PDF

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WO2005008264A1
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clock
pulse
generator
unit
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Shinya Sato
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Advantest Corporation
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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    • G01R31/317—Testing of digital circuits

Definitions

  • Shift clock generation device timing generator, and test device
  • the present invention relates to a shift clock generator that generates a shift clock, a timing generator that generates a desired timing, and a test apparatus that tests an electronic device.
  • a shift clock generator that generates a shift clock
  • a timing generator that generates a desired timing
  • a test apparatus that tests an electronic device.
  • a test apparatus for testing an electronic device such as a semiconductor device has a timing generator for generating a desired timing. For example, a test pattern was supplied to an electronic device at the timing when the timing generator generated.
  • the timing generator receives the reference clock, delays the reference clock by a desired time, and generates a desired timing.
  • the timing generator includes a variable delay circuit unit that receives a reference clock and delays the reference clock by a desired time, and a linearization memory that controls a delay amount in the variable delay circuit unit.
  • the variable delay circuit section has a plurality of delay elements.
  • the linearize memory stores a delay set value corresponding to linearization of a desired delay amount in the variable delay circuit unit.
  • the variable delay circuit passes the reference clock through a predetermined delay element path based on the data stored in the linearize memory, and delays the reference clock.
  • the data stored in the linearized memory is determined in advance by the design information of the plurality of delay elements.However, the amount of delay in the variable delay circuit section depends on the manufacturing variation of the plurality of delay elements and the ambient temperature during use. An error occurs between the desired delay amount and the delay setting value.
  • a shift clock having a desired phase difference with respect to a reference clock is generated, the shift clock is output to the outside, and the shift clock is output using a measuring instrument or the like.
  • the delay amount is measured, and the delay amount is linearized.
  • the shift black The delay and the output of the variable delay circuit were compared to detect an error in the amount of delay, and based on the error, the data to be stored in the linearization memory was selected.
  • a pulse is inserted into the shift clock by a method described later with reference to FIGS. Had been phase shifted.
  • a shift clock pulse is counted, and an insertion pulse is inserted at each predetermined count to shift the phase of the shift clock.
  • the phase shift amount of the shift clock may not change linearly with the number of inserted pulses, and in this method, the phase shift amount of the shift clock changes linearly with the number of input pulses. Otherwise, an error occurs in the phase shift amount of the shift clock.
  • a shift clock generating device that generates a shift clock having a phase difference by a predetermined phase difference set value with respect to a reference clock.
  • a clock generator for generating a shift clock, an input pulse generator for generating an input pulse for inputting to the shift clock based on the phase difference set value, and a clock generator.
  • a pulse input unit for inputting an input pulse to the shift clock; a sum of times during which the reference clock indicates a predetermined value within a predetermined time; and a shift clock indicating a predetermined value within a predetermined time
  • a period control unit that controls the period of the shift clock generated by the clock generation unit based on the difference from the sum of the time.
  • the generator includes a correction memory for storing correction data for calculating the number of insertions of the insertion noise to be inserted into the shift clock with respect to the phase difference set value, and a correction memory based on the phase difference set value. It is necessary to have a pulse number calculation unit that calculates the insertion pulse number data by integrating the correction data stored in the address range, and a pulse generation unit that generates an input noise based on the input pulse number data.
  • a shift clock generation device is provided.
  • the correction memory stores correction data indicating a predetermined integer at each address.
  • the correction memory may store 2-bit correction data at each address.
  • the panel number calculation unit includes an address control unit that sequentially generates an address pointer signal indicating an address of the correction memory storing the correction data based on the phase difference set value, and a correction memory based on the address pointer signal.
  • An integrating unit for integrating the output correction data may be provided.
  • the address control unit includes a first adder that supplies the address pointer signal to the correction memory, and a first storage unit that stores the address pointer signal output by the first adder, based on the phase difference set value.
  • a first control signal and a second control signal based on a predetermined clock signal, and when the first control signal indicates a predetermined value, the first storage unit responds to a change in the value of the second control signal.
  • the stored address pointer signal is sequentially supplied to a first adder, and the first adder adds a signal obtained by adding a predetermined value to the address pointer signal received from the first storage unit as a new address pointer signal.
  • the generated new address pointer signal may be supplied to the correction memory and the first storage unit.
  • the predetermined clock signal may be a reference clock or a shift clock.
  • the accumulator is
  • a second adder that receives correction data sequentially output by the correction memory and outputs integrated data obtained by integrating the correction data, and a second storage unit that stores the integrated data output by the second adder.
  • the second storage unit supplies the stored integrated data to the second adder every time the first control signal and the second control signal take a predetermined value, and the second adder receives the integrated data from the second storage unit.
  • New correction data output by the correction memory in response to the new address pointer signal may be added to the integrated data, and output as new integrated data.
  • the first storage unit receives the address pointer signal from the first adder, outputs the address pointer signal received from the first adder to the first adder using the second control signal as a trigger, (1) A flip-flop that receives a control signal as an enable signal for controlling the operation of a first storage unit, wherein the second storage unit calculates a logical product of the first control signal and the integrated data output from the second adder. It may be a flip-flop that receives the second control signal and outputs a logical product of the first control signal and the integrated data output by the second adder to the second adder.
  • a timing generator for generating a desired timing receives a reference clock, delays the reference clock based on a desired delay setting value, and outputs it as a desired timing.
  • a shift clock generator that generates a shift clock having a phase difference with respect to the reference clock by a phase difference set value based on the delay setting value; a reference clock delayed by the variable delay circuit;
  • a comparison unit that compares a phase with the shift clock and adjusts a delay amount in the variable delay circuit unit based on the comparison result.
  • the shift clock generation device includes a clock generation unit that generates the shift clock, and a phase difference setting value.
  • An input pulse generator that generates an input pulse for inputting to the shift clock based on the clock and a clock generator are generated.
  • a pulse insertion unit for inserting an insertion pulse into the shift clock; a sum of times during which the reference clock shows a predetermined logical value within a predetermined time; and a time when the shift clock shows a predetermined logical value within a predetermined time.
  • a period control unit that controls the period of the shift clock generated by the clock generation unit based on the difference from the sum, wherein the insertion pulse generation unit inserts the phase difference set value into the shift clock.
  • a pulse that calculates the insertion pulse number data by accumulating the correction data that stores the correction data for calculating the number of insertions of the panel and the correction data that is stored in the address range of the correction memory based on the phase difference set value.
  • a timing generator including a number calculation unit and a pulse generation unit that generates an insertion pulse based on insertion pulse number data.
  • a test apparatus for testing an electronic device comprising: a pattern generation unit for generating a test pattern for testing the electronic device; and a timing for generating a desired timing.
  • a timing generator that receives a reference clock, delays the reference clock based on a desired delay setting value, and outputs the delayed clock as a desired timing.
  • An extension circuit section a shift clock generator for generating a shift clock having a phase difference by a phase difference set value based on the delay set value with respect to the reference clock, a reference clock delayed by the variable delay circuit section, and a shift clock.
  • the shift clock generator includes a clock generator that generates a shift clock, and a phase difference setting value.
  • An input pulse generator for generating an input pulse for inputting to the shift clock based on the input clock; a noise input unit for inputting an input pulse to the shift clock generated by the clock generator;
  • the difference between the sum of the times when the reference clock shows a predetermined logical value and the time when the shift clock shows the predetermined logical value within the predetermined time is calculated.
  • a period control unit that controls the period of the shift clock generated by the clock generation unit.
  • the input pulse generation unit is configured to input the number of input pulses input to the shift clock with respect to the phase difference set value.
  • a correction memory for storing correction data for calculating the correction data, and a pulse number calculation unit for integrating the correction data stored in the address range of the correction memory based on the phase difference setting value to calculate insertion pulse number data.
  • a pulse generator for generating an insertion pulse based on insertion pulse number data.
  • the present invention it is possible to generate a shift clock in which the memory capacity is reduced and the amount of phase shift is accurately controlled. Further, in the timing generator, the delay amount of the variable delay circuit can be adjusted based on the accurate shift clock, so that a desired timing can be generated with high accuracy. Further, in the test apparatus, since the test is performed using the desired timing with high accuracy, the test of the electronic device can be performed with high accuracy.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to the present invention.
  • FIG. 2 is a diagram showing an example of a configuration of a timing generator 50.
  • FIG. 3 is a diagram showing an example of a configuration of a shift clock generator 60.
  • FIG. 4 is a timing chart showing an example of the operation of the shift clock generator 60.
  • FIG. 5 is a diagram showing an example of a configuration of an insertion pulse generator 80.
  • FIG. 6 is a diagram showing an example of correction data stored in a correction memory 96.
  • FIG. 7 is a diagram showing an example of the relationship between the number of incoming pulses and the amount of phase shift of a shift clock. Explanation of symbols
  • 10 “Pattern generation unit”, 20 ⁇ 'Waveform shaping unit, 30 ⁇ Electronic device, 40 ⁇ Judging unit, 50 ⁇ Timing generator, 52 ⁇ Variable delay circuit unit , 54 ⁇ Comparator, 56 ⁇ Linearized memory, 60 ⁇ Shift clock generator, 62 ⁇ Period control, 64 ⁇ Divider, 66 ⁇ Phase detector, 68 ⁇ 'DLL, 70' 'Pulse input unit, 72 ... Ring oscillator, 74' 'Clock generation unit, 80 ...' 'Insertion pulse generation unit, 82 ... Address control unit, 84 ... First memory , 86 1st adder, 88 accumulator, 90 AND circuit, 92 second storage, 94 second calorie, 96 correction Memory, 98 pulse generator, 100 test equipment, 102 pulse number calculator
  • FIG. 1 shows an example of a configuration of a test apparatus 100 according to the present invention.
  • the test apparatus 100 includes a pattern generation unit 10, a waveform shaping unit 20, a timing generator 50, and a determination unit 40.
  • the pattern generation unit 10 generates a test pattern for testing an electronic device, and supplies the generated test pattern to the waveform shaping unit 20.
  • the timing generator 50 generates a desired timing.
  • the timing generator 50 has, for example, a variable delay circuit.
  • the timing generator 50 receives the reference clock, delays the received reference clock by a desired time by a variable delay circuit, and supplies the received reference clock to the waveform shaping unit 20 as the desired timing.
  • the waveform shaping unit 20 shapes the received test pattern, and supplies the shaped test pattern to the electronic device 30.
  • the waveform shaping section 20 may supply the test pattern to the electronic device 30 at a desired timing, for example.
  • the waveform shaping unit 20 The test pattern is supplied to the electronic device 30 according to the timing received from the creature 50.
  • the determination unit 40 determines pass / fail of the electronic device 30 based on an output signal output from the electronic device 30 based on the test pattern.
  • the determination unit 40 may determine whether the electronic device 30 is good or not by comparing, for example, an expected value signal to be output by the electronic device 30 based on the test pattern and an output signal output by the electronic device 30.
  • the pattern generation unit 10 may generate the expected value signal based on the generated test pattern, and supply the generated expected value signal to the determination unit 40.
  • FIG. 2 shows an example of the configuration of the timing generator 50.
  • the timing generator 50 includes a variable delay circuit section 52, a shift clock generator 60, a linearize memory 56, and a comparison section 54.
  • the variable delay circuit unit 52 receives the reference clock, delays the received reference clock based on a desired delay setting value, and outputs the delayed reference clock as a desired timing.
  • the variable delay circuit section 52 may include a plurality of delay elements.
  • the variable delay circuit section 52 is provided corresponding to each of the plurality of delay elements, and has a plurality of switches for selecting whether or not to pass the received reference clock to the corresponding delay element.
  • the linearize memory 56 stores data for controlling the switch of the variable delay circuit unit 52 in correspondence with a desired delay set value.
  • the variable delay circuit unit 52 in this example controls each of the plurality of switches based on data corresponding to a desired delay setting value among the data stored in the linearize memory 56, and sets the reference clock to a desired delay. Delay by time.
  • the linearize memory 56 receives a delay set value indicating the amount of delay to be delayed in the variable delay circuit unit 52 and outputs data corresponding to the delay set value.
  • the plurality of switches may be controlled based on the data output by.
  • Shift clock generator 60 receives the reference clock and generates a shift clock having a phase difference by a desired phase difference set value with respect to the received reference clock.
  • the shift clock generator 60 may generate a shift clock having a phase difference from the reference clock by the phase difference set value based on the delay set value of the variable delay circuit unit 52.
  • the shift clock generator 60 delays the reference clock in the variable delay circuit 52. Generate a shift clock so that the amount of delay and the phase difference of the shift clock with respect to the reference clock are the same.
  • the comparison unit 54 compares the phase of the reference clock delayed by the variable delay circuit unit 52 with the phase of the shift clock. Further, the comparing section 54 may adjust the delay amount in the variable delay circuit section 52 based on the comparison result. For example, the delay setting value of the variable delay circuit unit 52 is updated so that the phase of the reference clock delayed by the variable delay circuit unit 52 is the same as the phase of the shift clock. It is preferable that the update of the delay setting value is performed every predetermined period.
  • FIG. 3 shows an example of the configuration of the shift clock generator 60.
  • the shift clock generation device 60 includes a clock generation unit 74, an input pulse generation unit 80, a pulse input unit 70, a phase detector 66, a period control unit 62, and a DLL (Delay Lock Loop) 68.
  • a clock generation unit 74 an input pulse generation unit 80, a pulse input unit 70, a phase detector 66, a period control unit 62, and a DLL (Delay Lock Loop) 68.
  • DLL Delay Lock Loop
  • the clock generator 74 generates a shift clock.
  • the shift clock generator 74 includes a ring oscillator 72 and a frequency divider 64b.
  • Ring oscillator 72 generates a clock having a predetermined cycle.
  • the ring oscillator 72 has a plurality of inverters, and can control a cycle of a clock generated by the ring oscillator 72 by controlling a voltage supplied to the inverter.
  • the frequency divider 64b divides the frequency of the clock generated by the ring oscillator 72 to a predetermined integral frequency, and outputs the frequency as a shift clock.
  • the phase detector 66 receives the shift clock and the reference clock, and outputs signals PDOUTA and PDOUTB based on the shift clock and the reference clock to the DLL 68 as the reference clock and the shift clock.
  • the phase detector 66 receives the shift clock generated by the clock generator and the reference clock divided by the frequency divider 64a.
  • the frequency divider 64a and the frequency divider 64b may have the same function.
  • the phase detector 66 outputs the logical product of the reference clock and the shift clock as PDOUTA.
  • the phase detector 66 outputs a signal indicating H logic from the rising edge of the shift clock waveform to the rising edge of the reference clock waveform as PDOUTB.
  • the DLL 68 detects a difference between a sum of times when the reference clock shows a predetermined logic value within a predetermined time and a sum of times when the shift clock shows a predetermined logic value within the predetermined time. .
  • the DLL 68 determines that PDOUTA The difference between the sum of the times indicating the logic and the sum of the times when the shift clock indicates the H logic within a predetermined time is detected.
  • the predetermined time may be, for example, an integer multiple of the frequency of the divided reference clock, or may be an integer multiple of the frequency of the shift clock.
  • the cycle control unit 62 controls the cycle of the shift clock generated by the clock generation unit 74 based on the sum of the times detected by the DLL 68.
  • the cycle controller 62 controls the cycle of the shift clock generated by the clock generator 74 by controlling the voltage supplied to the inverter of the ring oscillator 72. Les ,.
  • the cycle control unit 62 has a voltage source that supplies a voltage to the inverter of the ring oscillator 72. Initially, the voltage source supplies an initial voltage to the ring oscillator 72 inverter. When PDOUTA is greater than the sum of the times during which H indicates the H logic, if PDOUTB is greater than the sum of the times during which the H logic is indicated, the cycle control unit 62 increases the voltage supplied to the inverter by the voltage source from the initial voltage for a predetermined time. Then, after a lapse of a predetermined time, the voltage supplied from the voltage source to the inverter is set to the initial voltage.
  • the cycle of the clock generated by the ring oscillator 72 is shortened for the predetermined time, and after the lapse of the predetermined time, the cycle returns to the original cycle.
  • the phase of the clock can be shifted in the small direction on the time axis.
  • cycle controller 62 adjusts the voltage supplied from the voltage source to the inverter for a predetermined time.
  • the voltage is set lower than the initial voltage, and the voltage supplied to the inverter by the voltage source after a predetermined time has elapsed is set to the initial voltage.
  • the cycle of the clock generated by ring oscillator 72 becomes longer during the predetermined time, and returns to the original cycle after the predetermined time has elapsed.
  • a shift clock having a predetermined phase difference with respect to the reference clock can be generated.
  • the shift clock generating device 60 in the present example inserts an input pulse into the shift clock having the predetermined phase difference, and performs the above-described operation. By repeating, a shift clock having a desired phase difference with respect to the reference clock is generated.
  • Insertion pulse generating section 80 determines an input panel for inputting to the shift clock based on a phase difference setting value indicating a phase difference to shift the shift clock generated by clock generating section 74. appear.
  • the input pulse generator 80 generates input pulses of a pulse number based on the phase difference set value.
  • the pulse input unit 70 inputs the input pulse generated by the input pulse generation unit 80 to the shift clock generated by the clock generation unit 74.
  • the pulse input unit 70 may be a logical sum circuit that outputs a logical sum of the shift clock and the input pulse.
  • FIG. 4 is a timing chart showing an example of the operation of the shift clock generator 60.
  • the horizontal axis represents time
  • the REFCLK stage represents the reference clock output from the frequency divider 64a
  • the SCLK1, SCLK2, and SCLK3 stages represent the shift clock generated by the clock generator 74 (see FIG. 3).
  • the PDOUTAl and PDOUTB stages indicate the PDOUTA output from the phase detector 66 (see Fig. 3)
  • the PDOUTBl and PDOUTB stages indicate the PDOUTB output from the phase detector 66
  • the PDOUTB + INSERT stages indicate the pulse input section.
  • 70 indicates PDOUTB into which the insertion pulse output is inserted.
  • the initial states of the reference clock and the shift clock are shown in the REFCLK stage and the SCLK1 stage.
  • the phase detector 66 receives the reference clock and the shift clock, and outputs PDOUTA and PDOUTB shown in PDOU TA1 and PDOUTB1 stages. As described above, the phase detector 66 outputs the logical product of the reference clock and the shift clock as PDOUTA (PDOUTAl). Further, the phase detector 66 outputs H logic from the rising edge of the shift clock to the rising edge of the reference clock as PDOUTB (PDOUTB1).
  • the DLL 68 compares the sum of the times during which the PDOUTA1 indicates the H logic within the predetermined time and the sum of the times during which the PDOUTB1 indicates the H logic within the predetermined time.
  • the predetermined time may be an integral multiple of the reference clock output from the frequency divider 64a.
  • the cycle control unit 62 adjusts the cycle of the clock generated by the ring oscillator 72 based on the difference between the sums of the times indicating the H logic. In this example, the sum of the times when PDOUTA1 indicates the H logic is larger than the sum of the times when PDOUTB1 indicates the H logic.
  • the control unit 62 shortens the cycle of the clock generated by the ring oscillator 72 by a predetermined time.
  • the predetermined time may be one cycle time of the shift clock output from the frequency divider 64b.
  • the cycle of the shift clock is shortened by one cycle, and becomes the original cycle after the second cycle. Therefore, the phase of the shift clock after two cycles can be shifted.
  • the shift clock is stabilized at a phase having a predetermined phase difference with respect to the reference clock.
  • An example of the shift clock in the stable state is shown in the second and subsequent cycles of the SCLK2 stage.
  • PDOUTA and PDOUTB in the stable state are shown in the second and subsequent cycles of PD ⁇ UTA2 and PDOUTB2 stages.
  • the sum of the time when PDOUTA2 indicates H logic is substantially equal to the sum of the time when PDOU TB indicates H logic.
  • a signal in which the input pulse generated by the input pulse generator 80 is input to PDOUTB in the stable state is shown in the PDOUTB + INSERT stage.
  • the pulse indicated by the dashed line is the input pulse.
  • the insertion of the insertion pulse causes a difference between the sum of the time when PDOUTA indicates the H logic and the sum of the time when PDOUTB indicates the H logic, and the cycle control unit 62 shifts the phase of the shift clock so as to eliminate the difference. I do.
  • the phase-shifted shift clock is shown in SCLK3 stages.
  • FIG. 5 shows an example of the configuration of the insertion pulse generator 80.
  • the insertion pulse generator 80 includes a correction memory 96, a pulse number calculator 102, and a pulse generator 98.
  • the correction memory 96 stores correction data for calculating the number of insertion pulses to be inserted into the shift clock for the phase difference set value.
  • the correction memory 96 stores correction data indicating a predetermined integer at each address. In this example, the correction memory 96 stores 2-bit correction data in each address. For example, the correction memory 96 stores data indicating one of 0, 1, and 2 at each address.
  • Pulse number calculation section 102 integrates the correction data stored in the address range of correction memory 96 based on the phase difference set value, and calculates insertion pulse number data.
  • the number-of-pulses calculating section 102 includes a first control signal based on the phase difference set value and a second control And the correction data stored in the corresponding address range of the correction memory 96 are integrated based on the first control signal and the second control signal.
  • the second control signal may be any one of a reference clock, a reference clock divided by the frequency divider 64a, a clock generated by the ring oscillator 72, and a shift clock.
  • the first control signal may be a signal indicating H logic for a time based on the phase difference set value. For example, to shift the phase of the shift clock by 10 ps (picoseconds), if the theoretical value of the number of input pulses to be input is 10 and the first control signal is the second control signal, A signal that indicates H logic only for 10 cycles.
  • the pulse generator 98 generates an input pulse based on the input pulse number data calculated by the pulse number calculator 102.
  • the pulse generation unit 98 generates a number of pulses based on the input pulse number data at desired time intervals, and supplies the generated input pulse to the pulse input unit 70.
  • the pulse generating unit 98 inserts the H logical area of the inserted pulse and the H logical area of the shift clock so that they do not overlap.
  • a pulse is generated.
  • the pulse generator 98 generate an insertion pulse that is inserted almost equally between the pulses of PDOUTB output as the shift clock by the phase detector 66.
  • the pulse generator 98 generates an insertion noise that is inserted almost equally between the PDOUTB noises, so that the shift clock generator 60 generates heat due to the shift clock into which the insertion noise is inserted. It can be made substantially uniform every unit time.
  • the pulse number calculation section 102 has an address control section 82 and an accumulation section 88.
  • the address control unit 82 sequentially generates an address pointer signal indicating the address of the correction memory 96 storing the correction data based on the phase difference set value.
  • the address control unit 82 has a first adder 86 and a first storage unit 84 as shown in FIG.
  • the first adder 86 supplies the address pointer signal to the correction memory 96.
  • the first storage unit 84 stores the address pointer signal output from the first adder 86. Further, the address control unit 82 receives the first control signal and the second control signal described above. When the first control signal indicates a predetermined value, the first storage unit 84 sequentially supplies the stored address pointer signals to the first adder 86 according to a change in the value of the second control signal. In this example, The storage unit 84 sequentially supplies the stored address pointer signals to the first adder 86 in accordance with the rise of the waveform of the second control signal when the first control signal indicates H logic.
  • the first storage unit 84 receives the address pointer signal from the first adder 86, and uses the second control signal as a trigger to store the address pointer signal received from the first adder 86 as the first address.
  • a flip-flop that outputs to the adder 86 and receives the first control signal as an enable signal for controlling the operation of the first storage unit 84.
  • An address pointer signal indicating the address of address 0 is stored in the flip-flop as an initial value.
  • the first adder 86 generates a signal obtained by adding a predetermined value to the address pointer signal received from the first storage unit 84 as a new address pointer signal, and converts the generated new address pointer signal into a correction memory. 96 and the first storage unit 84. In this example, the first calorie calculator 86 adds 1 as the predetermined value to the address pointer signal. In this example, the address control unit sequentially supplies an address pointer signal, which is incremented by one from a predetermined address, to the correction memory 96 based on the second control signal.
  • the first storage unit 84 stores the stored address pointer signal in the first adder every time the waveform of the second control signal rises while the first control signal indicates H logic.
  • the first adder 86 adds 1 to the received address pointer signal and supplies it to the correction memory 96.
  • the correction memory 96 sequentially supplies correction data in an address range based on the phase difference set value from a predetermined address to the integrating section 88.
  • the address control unit 82 has the first storage unit 84 and the first adder 86, but in other examples, the address control unit 82 has the rising edge of the waveform of the second control signal.
  • a counter that counts the falling edge and outputs the count number may be provided. In this case, the counter receives the first control signal as an enable signal for controlling the operation of the counter.
  • the correction memory 96 sequentially supplies the correction data stored at the address corresponding to the address pointer signal sequentially received from the address control unit 82 to the integrating unit 88.
  • the integrating unit 88 integrates the correction data sequentially output from the correction memory 96 based on the address pointer signal.
  • the integrating unit 88 has a second adder 94 and a second storage unit 92.
  • the second adder 94 receives the correction data sequentially output from the correction memory 96, and outputs integrated data obtained by integrating the correction data.
  • the second storage unit 92 stores the integrated data output by the second adder 94.
  • the second storage unit 92 supplies the stored integrated data to the second adder 94 in accordance with a change in the value of the second control signal.
  • the integrating unit 88 may further include an AND circuit 90 that outputs a logical product of the first control signal and the integrated data output from the second adder 94.
  • the second storage unit 92 receives the logical product of the first control signal and the integrated data output from the second adder 94 from the logical product circuit 90, and, using the second control signal as a trigger, the first control signal, It may be a flip-flop that outputs a logical product of the logical product with the integrated data output from the second adder 94 to the second adder 94.
  • the first storage unit 84 and the second storage unit 92 operate in synchronization.
  • the second adder 94 adds new correction data output by the correction memory 96 according to a new address pointer signal to the integrated data received from the second storage unit 92, and generates a new integrated data. And outputs it to the AND circuit 90 and the pulse generator 98.
  • the correction data stored in the address range of the correction memory 96 according to the phase difference set value can be integrated and supplied to the noise generation unit 98.
  • FIG. 6 shows an example of the correction data stored in the correction memory 96.
  • the correction memory 96 stores correction data indicating a predetermined integer for each address.
  • the correction memory 96 stores correction data indicating 0, 1, or 2.
  • the integrating unit 88 (see FIG. 5) integrates the correction data in the address range based on the phase difference set value.
  • FIG. 7 shows an example of the relationship between the number of insertion pulses and the phase shift amount of the shift clock.
  • the horizontal axis represents the number of inserted pulses
  • the vertical axis represents the amount of phase shift.
  • the ideal shift amount indicated by a dashed line indicates the shift amount that the shift clock should shift with respect to the set value of the insertion pulse number
  • the actual shift amount indicated by the dashed line corresponds to the input pulse number set value.
  • the shift amount that the shift clock actually shifts is shown, and the correction shift amount shown by the solid line indicates the shift amount obtained by correcting the shift amount of the shift clock by correcting the number of input pulses.
  • the shift clock generator 60 in this example shifts the phase of the shift clock by a desired phase by controlling the number of input pulses input to the shift clock.
  • the number of input pulses is controlled by the correction data stored in the correction memory 96.
  • the correction memory 96 stores the correction data shown in FIG.
  • the correction memory 96 stores the correction data shown in Fig. 6.
  • the integrating unit 88 (see FIG. 5) sequentially outputs the integrated data shown in FIG. 7 as the integrated data.
  • the ideal value of the number of insertion pulses to be inserted is 7 as shown in FIG.
  • the actual shift amount has an error with respect to the ideal shift amount as shown in FIG. 7, an error occurs in the shift amount when seven input pulses are inserted into the shift clock. Therefore, in the input noise generating section 80 (see FIG. 3) according to the present invention, correction data for correcting the error is stored in the correction memory 96.
  • the insertion pulse generation unit 80 according to the present invention, integrated data is calculated for each number of insertion pulses to be inserted corresponding to the phase difference set value, and the number of insertion pulses is corrected, as shown in FIG. Even when the actual shift amount does not change linearly, the phase shift amount of the shift clock can be accurately controlled.
  • integrated data may be stored at each address of the correction memory 96, and the pulse generator 98 may generate an insertion noise based on the integrated data stored in the correction memory 96.
  • the insertion pulse number setting value is in the range of 11 to several thousand, it is necessary to store integrated data for each insertion pulse number setting at each address of the correction memory 96, and the correction memory 96 Tens of bits of integrated data must be stored in each of the thousands of address ranges.
  • the correction memory 96 may store several bits of correction data in each of the thousands of address ranges. For example, as described with reference to FIG.
  • the correction memory 96 when the correction memory 96 stores 0, 1, or 2 correction data, the correction memory 96 may store 2-bit correction data at each address. Therefore, according to the insertion panel generation unit 80 described with reference to FIGS. 5 to 7, the number of memory bits of the correction memory 96 can be significantly reduced.
  • the memory capacity is reduced and the phase shift The ability to generate a shift clock with a precisely controlled shift amount.
  • the delay amount of the variable delay circuit can be adjusted based on the accurate shift clock, so that a desired timing can be generated with high accuracy.
  • the test apparatus since the test is performed using a desired timing with high accuracy, the test of the electronic device can be performed with high accuracy.

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Abstract

シフトクロックに挿入パルスを挿入してシフトクロックを移相するシフトクロック発生装置であって、挿入パルス発生部は、位相シフト量に基づく位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値に基づく、補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを有することを特徴とするシフトクロック発生装置を提供する。

Description

明 細 書
シフトクロック発生装置、タイミング発生器、及び試験装置
技術分野
[0001] 本発明は、シフトクロックを発生するシフトクロック発生装置、所望のタイミングを発 生するタイミング発生器、及び電子デバイスを試験する試験装置に関する。文献の参 照による組み込みが認められる指定国については、下記の出願に記載された内容を 参照により本出願に組み込み、本出願の記載の一部とする。
特願 2003— 275267 出願曰 平成 15年 7月 16曰
^景技術
[0002] 従来、半導体デバイス等の電子デバイスを試験する試験装置は、所望のタイミング を発生するタイミング発生器を備えている。例えば、当該タイミング発生器が発生した タイミングで、電子デバイスに試験パターンを供給していた。当該タイミング発生器は 、基準クロックを受け取り、当該基準クロックを所望の時間遅延させて、所望のタイミン グを生成していた。
[0003] 例えば、タイミング発生器は、基準クロックを受け取り、当該基準クロックを所望の時 間だけ遅延させる可変遅延回路部と、当該可変遅延回路部における遅延量を制御 するためのリニアライズメモリとを有している。一般に、可変遅延回路部は、複数の遅 延素子を有する。リニアライズメモリは、当該可変遅延回路部における所望の遅延量 の線形化に対応した遅延設定値を格納する。可変遅延回路は、リニアライズメモリに 格納されたデータに基づいて、所定の遅延素子の経路に基準クロックを通過させ、 基準クロックを遅延させる。リニアライズメモリに格納されるデータは、複数の遅延素 子の設計情報によって予め定められるが、複数の遅延素子の製造バラツキや、使用 時の周囲温度等によって、可変遅延回路部における遅延量と、所望の遅延量である 遅延設定値との間に誤差が生じてしまう。
[0004] 従来、当該誤差を補正するために、基準クロックに対して所望の位相差を有するシ フトクロックを生成し、当該シフトクロックを外部に出力し、計測器等を用い、当該シフ トクロックの遅延量の補正値を測定し、遅延量の線形化を行っている。当該シフトクロ ックと、可変遅延回路部の出力とを比較し、遅延量の誤差を検出し、当該誤差に基 づレ、てリニアライズメモリに格納するデータを選択してレ、た。
[0005] 現在、関連する特許文献等は認識していないため、その記載を省略する。
発明の開示
発明が解決しょうとする課題
[0006] 従来、基準クロックに対して所望の位相差を有する当該シフトクロックを生成するた めに、図 3及び図 4において後述するような方法で、シフトクロックにパルスを挿入し、 シフトクロックを移相していた。従来では、シフトクロックのパルスをカウントし、所定の カウント毎に、挿入パルスを挿入し、シフトクロックを移相していた。し力し、挿入パル ス数に対して、シフトクロックの移相量は、リニアに変化しない場合があり、本方法で は、シフトクロックの移相量が揷入パルス数に対してリニアに変化しない場合、シフト クロックの移相量に誤差が生じてしまう。
[0007] また、このような誤差を解消するために、所望の移相量毎に、揷入するべきパルス 数を格納するメモリを用いる方法がある。しかし、可変遅延回路における遅延量を精 度よく測定するために、当該移相量を高分解能にする必要があり、広範囲のアドレス を有するメモリが必要である。また、それぞれのアドレスに、揷入するべきパルス数を 格納する必要がある。揷入するべきパルス数は、通常 1一数千程度であるため、当該 メモリはそれぞれのアドレスに十数 bit有する必要があり、大容量のメモリが必要であ つた。
課題を解決するための手段
[0008] 上記課題を解決するために、本発明の第 1の形態においては、基準クロックに対し て、予め定められた位相差設定値だけ位相差を有するシフトクロックを生成するシフ トクロック発生装置であって、シフトクロックを発生するクロック発生部と、位相差設定 値に基づいて、シフトクロックに揷入するための揷入パルスを発生する揷入パルス発 生部と、クロック発生部が発生するシフトクロックに揷入パルスを揷入するパルス揷入 部と、所定の時間内において、基準クロックが所定の値を示す時間の和と、所定の時 間内において、シフトクロックが所定の値を示す時間の和との差に基づいて、クロック 発生部が発生するシフトクロックの周期を制御する周期制御部とを備え、揷」 発生部は、位相差設定値に対して、シフトクロックに挿入する挿入ノ^レスの挿入数を 算出するための補正データを格納する補正メモリと、位相差設定値に基づぐ補正メ モリのアドレス範囲に格納された補正データを積算し、挿入パルス数データを算出す るパルス数算出部と、揷入パルス数データに基づく揷入ノ^レスを発生するパルス発 生部とを有することを特徴とするシフトクロック発生装置を提供する。
[0009] 補正メモリは、それぞれのアドレスに所定の整数を示す補正データを格納してょレヽ 。また、補正メモリは、それぞれのアドレスに 2ビットの補正データを格納してよい。パ ノレス数算出部は、位相差設定値に基づいて、補正データが格納された補正メモリの アドレスを指示するアドレスポインタ信号を順次生成するアドレス制御部と、アドレスポ インタ信号に基づいて補正メモリが出力する補正データを積算する積算部とを有して よい。
[0010] アドレス制御部は、アドレスポインタ信号を補正メモリに供給する第 1加算器と、第 1 加算器が出力したアドレスポインタ信号を格納する第 1記憶部とを含み、位相差設定 値に基づく第 1制御信号と、所定のクロック信号に基づく第 2制御信号とを受け取り、 第 1記憶部は、第 1制御信号が所定の値を示す場合において、第 2制御信号の値の 変化に応じて、格納したアドレスポインタ信号を第 1加算器に順次供給し、第 1加算 器は、第 1記憶部から受け取った前記アドレスポインタ信号に所定の値を加算した信 号を、新たなアドレスポインタ信号として生成し、生成した新たなアドレスポインタ信号 を補正メモリ及び第 1記憶部に供給してよい。
[0011] 所定のクロック信号は、基準クロック又はシフトクロックであってよい。また、積算部は
、補正メモリが順次出力する補正データを受け取り、補正データを積算した積算デー タを出力する第 2加算器と、第 2加算器が出力した積算データを格納する第 2記憶部 とを含み、第 2記憶部は、第 1制御信号及び第 2制御信号が所定の値をとる毎に、格 納した積算データを第 2加算器に供給し、第 2加算器は、第 2記憶部から受け取った 積算データに、補正メモリが、新たなアドレスポインタ信号に応じて出力する新たな補 正データを加算し、新たな積算データとして出力してよい。
[0012] 第 1記憶部は、第 1加算器からアドレスポインタ信号を受け取り、第 2制御信号をトリ ガとして、第 1加算器から受け取ったアドレスポインタ信号を第 1加算器に出力し、第 1制御信号を、第 1記憶部の動作を制御するィネーブル信号として受け取るフリップ フロップであって、第 2記憶部は、第 1制御信号と、第 2加算器が出力する積算データ との論理積を受け取り、第 2制御信号をトリガとして、第 1制御信号と、第 2加算器が出 力する積算データとの論理積を第 2加算器に出力するフリップフロップであってよい。
[0013] 本発明の第 2の形態においては、所望のタイミングを発生するタイミング発生器であ つて、基準クロックを受け取り、所望の遅延設定値に基づいて基準クロックを遅延させ 、所望のタイミングとして出力する可変遅延回路部と、基準クロックに対して、遅延設 定値に基づく位相差設定値だけ位相差を有するシフトクロックを生成するシフトクロッ ク発生装置と、可変遅延回路部が遅延させた基準クロックと、シフトクロックとの位相を 比較し、比較結果に基づいて可変遅延回路部における遅延量を調整する比較部と を備え、シフトクロック発生装置は、シフトクロックを発生するクロック発生部と、位相差 設定値に基づいて、シフトクロックに揷入するための揷入パルスを発生する揷入パル ス発生部と、クロック発生部が発生するシフトクロックに挿入パルスを挿入するパルス 挿入部と、所定の時間内において、基準クロックが所定の論理値を示す時間の和と、 所定の時間内において、シフトクロックが所定の論理値を示す時間の和との差に基 づいて、クロック発生部が発生するシフトクロックの周期を制御する周期制御部とを有 し、挿入パルス発生部は、位相差設定値に対して、シフトクロックに挿入する挿入パ ノレスの挿入数を算出するための補正データを格納する補正メモリと、位相差設定値 に基づぐ補正メモリのアドレス範囲に格納された補正データを積算し、挿入パルス 数データを算出するパルス数算出部と、挿入パルス数データに基づく挿入パルスを 発生するパルス発生部とを含むことを特徴とするタイミング発生器を提供する。
[0014] 本発明の第 3の形態においては、電子デバイスを試験する試験装置であって、電 子デバイスを試験するための試験パターンを発生するパターン発生部と、所望のタイ ミングを発生するタイミング発生器と、試験パターンを整形し、所望のタイミングに基 づいて整形した試験パターンを電子デバイスに供給する波形整形部と、試験パター ンに基づいて電子デバイスが出力する出力信号に基づいて、電子デバイスの良否を 判定する判定部とを備え、タイミング発生器は、基準クロックを受け取り、所望の遅延 設定値に基づレ、て基準クロックを遅延させ、所望のタイミングとして出力する可変遅 延回路部と、基準クロックに対して、遅延設定値に基づく位相差設定値だけ位相差 を有するシフトクロックを生成するシフトクロック発生装置と、可変遅延回路部が遅延 させた基準クロックと、シフトクロックとの位相を比較し、比較結果に基づいて可変遅 延回路部における遅延量を調整する比較部とを備え、シフトクロック発生装置は、シ フトクロックを発生するクロック発生部と、位相差設定値に基づいて、シフトクロックに 揷入するための揷入パルスを発生する揷入パルス発生部と、クロック発生部が発生 するシフトクロックに揷入パルスを揷入するノ^レス揷入部と、所定の時間内において 、基準クロックが所定の論理値を示す時間の和と、所定の時間内において、シフトク ロックが所定の論理値を示す時間の和との差に基づいて、クロック発生部が発生する シフトクロックの周期を制御する周期制御部とを有し、揷入パルス発生部は、位相差 設定値に対して、シフトクロックに揷入する揷入パルスの揷入数を算出するための補 正データを格納する補正メモリと、位相差設定値に基づぐ補正メモリのアドレス範囲 に格納された補正データを積算し、挿入パルス数データを算出するパルス数算出部 と、挿入パルス数データに基づく挿入パルスを発生するパルス発生部とを含むことを 特徴とする試験装置を提供する。
[0015] 尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐこ れらの特徴群のサブコンビネーションも又、発明となりうる。
発明の効果
[0016] 本発明によれば、メモリ容量を低減し、且つ位相シフト量を精度よく制御したシフトク ロックを、生成することができる。また、タイミング発生器においては、精度のよいシフト クロックに基づレ、て、可変遅延回路部の遅延量を調整できるため、所望のタイミング を精度よく生成することができる。また、試験装置においては、精度のよい所望のタイ ミングを用いて試験を行うため、電子デバイスの試験を精度よく行うことができる。 図面の簡単な説明
[0017] [図 1]本発明に係る試験装置 100の構成の一例を示す図である。
[図 2]タイミング発生器 50の構成の一例を示す図である。
[図 3]シフトクロック発生装置 60の構成の一例を示す図である。
[図 4]シフトクロック発生装置 60の動作の一例を示すタイミングチャートである図であ る。
[図 5]挿入パルス発生部 80の構成の一例を示す図である。
[図 6]補正メモリ 96が格納する補正データの一例を示す図である。
[図 7]揷入パルス数とシフトクロックの位相シフト量との関係の一例を示す図である。 符号の説明
[0018] 10·· 'パターン発生部、 20·· '波形整形部、 30· ··電子デバイス、 40·· '判定部、 5 0···タイミング発生器、 52···可変遅延回路部、 54···比較部、 56···リニアライズメ モリ、 60···シフトクロック発生装置、 62···周期制御部、 64···分周器、 66· "位相 検波器、 68· · 'DLL、 70·· 'パルス揷入部、 72· ··リングオシレータ、 74· · 'クロック 発生部、 80· · '挿入パルス発生部、 82· ··アドレス制御部、 84· · ·第 1記憶部、 86· · '第 1加算器、 88···積算部、 90···論理積回路、 92···第 2記憶部、 94···第 2カロ 算器、 96···補正メモリ、 98···パルス発生部、 100···試験装置、 102···パルス数 算出部
発明を実施するための最良の形態
[0019] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範囲に係る発明を限定するものではなぐ又実施形態の中で説明されてレ、る特徴の 組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0020] 図 1は、本発明に係る試験装置 100の構成の一例を示す。試験装置 100は、パタ ーン発生部 10、波形整形部 20、タイミング発生器 50、及び判定部 40を備える。パタ ーン発生部 10は、電子デバイスを試験するための試験パターンを発生し、波形整形 部 20に供給する。
[0021] タイミング発生器 50は、所望のタイミングを発生する。タイミング発生器 50は、例え ば可変遅延回路を有する。本例において、タイミング発生器 50は、基準クロックを受 け取り、受け取った基準クロックを可変遅延回路で所望の時間だけ遅延させ、当該所 望のタイミングとして波形整形部 20に供給する。
[0022] 波形整形部 20は、受け取った試験パターンを整形し、整形した試験パターンを電 子デバイス 30に供給する。波形整形部 20は、例えば試験パターンを所望のタイミン グで電子デバイス 30に供給してよい。本例において、波形整形部 20は、タイミング発 生器 50から受け取ったタイミングに応じて、当該試験パターンを電子デバイス 30に 供給する。
[0023] 判定部 40は、試験パターンに基づいて電子デバイス 30が出力する出力信号に基 づいて、電子デバイス 30の良否を判定する。判定部 40は、例えば電子デバイス 30 が試験パターンに基づいて出力するべき期待値信号と、電子デバイス 30が出力した 出力信号とを比較して電子デバイス 30の良否を判定してよい。この場合、パターン発 生部 10は、発生した試験パターンに基づいて当該期待値信号を生成し、判定部 40 に供給してよい。
[0024] 図 2は、タイミング発生器 50の構成の一例を示す。タイミング発生器 50は、可変遅 延回路部 52、シフトクロック発生装置 60、リニアライズメモリ 56、及び比較部 54を有 する。可変遅延回路部 52は、基準クロックを受け取り、所望の遅延設定値に基づい て受け取った基準クロックを遅延させ、所望のタイミングとして出力する。
[0025] 可変遅延回路部 52は一例として、複数の遅延素子を有してよい。この場合、可変 遅延回路部 52は、複数の遅延素子にそれぞれ対応して設けられ、受け取った前記 基準クロックを、対応する遅延素子に通過させるか否力を選択する複数のスィッチを 有する。また、リニアライズメモリ 56は、可変遅延回路部 52の当該スィッチを制御する ためのデータを、所望の遅延設定値にそれぞれ対応して格納する。本例における可 変遅延回路部 52は、リニアライズメモリ 56に格納されたデータのうち、所望の遅延設 定値に対応するデータに基づいて複数のスィッチのそれぞれを制御し、基準クロック を所望の遅延時間だけ遅延させる。例えば、リニアライズメモリ 56は、可変遅延回路 部 52において遅延させるべき遅延量を示す遅延設定値を受け取り、当該遅延設定 値に対応するデータを出力し、可変遅延回路部 52は、リニアライズメモリ 56が出力 するデータに基づいて当該複数のスィッチを制御してよい。
[0026] シフトクロック発生装置 60は、基準クロックを受け取り、受け取った基準クロックに対 して、所望の位相差設定値だけ位相差を有するシフトクロックを生成する。本例にお いて、シフトクロック発生装置 60は、可変遅延回路部 52の遅延設定値に基づく位相 差設定値だけ、基準クロックに対して位相差を有するシフトクロックを生成してよい。 例えばシフトクロック発生装置 60は、可変遅延回路部 52における基準クロックの遅 延量と、基準クロックに対するシフトクロックの位相差とが同一となるようなシフトクロッ クを生成してよレ、。
[0027] 比較部 54は、可変遅延回路部 52が遅延させた基準クロックと、シフトクロックとの位 相を比較する。また、比較部 54は、比較結果に基づいて可変遅延回路部 52におけ る遅延量を調整してよい。例えば、可変遅延回路部 52が遅延させた基準クロックと、 シフトクロックとの位相を同一にするように、可変遅延回路部 52の遅延設定値を更新 してよレ、。当該遅延設定値の更新は、所定の期間毎に行うことが好ましい。
[0028] 図 3は、シフトクロック発生装置 60の構成の一例を示す。シフトクロック発生装置 60 は、クロック発生部 74、揷入パルス発生部 80、パルス揷入部 70、位相検波器 66、周 期制御部 62、及び DLL (Delay Lock Loop)68を有する。
[0029] クロック発生部 74は、シフトクロックを発生する。シフトクロック発生部 74は一例とし て、リングオシレータ 72、及び分周器 64bを有してよレ、。リングオシレータ 72は、所定 の周期のクロックを発生する。リングオシレータ 72は、複数のインバータを有し、当該 インバータに供給される電圧を制御することにより、リングオシレータ 72が生成するク ロックの周期を制御することができる。また、分周器 64bは、リングオシレータ 72が生 成したクロックを、所定の整数分の 1の周波数に分周して、シフトクロックとして出力す る。
[0030] 位相検波器 66は、シフトクロックと、基準クロックとを受け取り、当該シフトクロックと、 当該基準クロックとに基づく信号 PDOUTA、及び PDOUTBを、 DLL68に基準クロ ック及びシフトクロックとして出力する。本例において、位相検波器 66は、クロック発 生部が発生したシフトクロックと、分周器 64aが分周した基準クロックとを受け取る。分 周器 64aと分周器 64bとは、同一の機能を有してよい。本例において、位相検波器 6 6は、基準クロックとシフトクロックとの論理積を、 PDOUTAとして出力する。また、本 例において位相検波器 66は、シフトクロックの波形の立ち上がりから、基準クロックの 波形の立ち上がりまで H論理を示す信号を PDOUTBとして出力する。
[0031] DLL68は、所定の時間内において、基準クロックが所定の論理値を示す時間の和 と、所定の時間内において、シフトクロックが所定の論理値を示す時間の和との差を 検出する。本例においては、 DLL68は、所定の時間内において、 PDOUTAが H論 理を示す時間の和と、所定の時間内において、シフトクロックが H論理を示す時間の 和との差を検出する。また、本例において、当該所定の時間は、例えば分周した基 準クロックの周期の整数倍であってよぐまた、シフトクロックの周期の整数倍であって あよい。
[0032] 周期制御部 62は、 DLL68が検出した当該時間の和に基づいて、クロック発生部 7 4が発生するシフトクロックの周期を制御する。クロック発生部 74がリングオシレータ 7 2を有する場合、周期制御部 62は、リングオシレータ 72のインバータに供給する電圧 を制御することにより、クロック発生部 74が発生するシフトクロックの周期を制御してよ レ、。
[0033] 周期制御部 62は、リングオシレータ 72のインバータに電圧を供給する電圧源を有 してよレ、。初期状態で、当該電圧源は初期電圧をリングオシレータ 72のインバータに 供給する。 PDOUTAが H論理を示す時間の和力 PDOUTBが H論理を示す時間 の和より大きい場合、周期制御部 62は、当該電圧源が当該インバータに供給する電 圧を、所定の時間だけ初期電圧より高くし、所定の時間経過後に当該電圧源が当該 インバータに供給する電圧を初期電圧にする。この場合、当該所定の時間、リングォ シレータ 72が生成するクロックの周期が短くなり、当該所定の時間経過後は、元の周 期にもどる。所定の時間だけ、リングオシレータ 72が生成するクロックの周期を短くす ることにより、クロックの位相を時間軸で小方向にずらすことができる。
[0034] また、 PDOUTAが H論理を示す時間の和力 PDOUTBが H論理を示す時間の 和より小さい場合、周期制御部 62は、当該電圧源が当該インバータに供給する電圧 を、所定の時間だけ初期電圧より低くし、所定の時間経過後に当該電圧源が当該ィ ンバータに供給する電圧を初期電圧にする。この場合、当該所定の時間、リングオシ レータ 72が生成するクロックの周期が長くなり、当該所定の時間経過後は、元の周期 にもどる。所定の時間だけ、リングオシレータ 72が生成するクロックの周期を長くする ことにより、クロックの位相を時間軸で大方向にずらすことができる。
[0035] 以上説明した動作を繰り返すことにより、基準クロックに対して所定の位相差を有す るシフトクロックを生成することができる。本例におけるシフトクロック発生装置 60は、 当該所定の位相差を有するシフトクロックに、揷入パルスを揷入し、上述した動作を 繰り返すことにより、基準クロックに対して所望の位相差を有するシフトクロックを生成 する。
[0036] 挿入パルス発生部 80は、クロック発生部 74が発生したシフトクロックを移相するべ き位相差を示す位相差設定値に基づいて、シフトクロックに揷入するための揷入パ ノレスを発生する。本例において、揷入パルス発生部 80は、位相差設定値に基づくパ ルス数の揷入パルスを生成する。パルス揷入部 70は、クロック発生部 74が発生する シフトクロックに、揷入パルス発生部 80が発生する揷入パルスを揷入する。パルス揷 入部 70は、図 3に示すように、当該シフトクロックと当該揷入パルスとの論理和を出力 する論理和回路であつてよい。
[0037] 図 4は、シフトクロック発生装置 60の動作の一例を示すタイミングチャートである。図
4において、横軸は時間を示し、 REFCLK段は、分周器 64aが出力する基準クロック を示し、 SCLK1、 SCLK2、及び SCLK3段は、クロック発生部 74 (図 3参照）が生成 するシフトクロックを示し、 PDOUTAl、及び PDOUTB2段は位相検波器 66 (図 3 参照）が出力する PDOUTAを示し、 PDOUTBl、及び PDOUTB段は位相検波器 66が出力する PDOUTBを示し、 PDOUTB + INSERT段は、パルス揷入部 70が 出力する挿入パルスが挿入された PDOUTBを示す。
[0038] 本例において、基準クロック及びシフトクロックの初期状態を REFCLK段及び SCL K1段に示す。位相検波器 66は、基準クロック及びシフトクロックを受け取り、 PDOU TA1及び PDOUTB1段に示す PDOUTA及び PDOUTBを出力する。上述したよ うに、位相検波器 66は、 PDOUTAとして基準クロックとシフトクロックとの論理積を出 力する（PDOUTAl)。また、位相検波器 66は、 PDOUTBとしてシフトクロックの立 ち上がりから基準クロックの立ち上がりまで H論理を出力する（PDOUTB1)。
[0039] DLL68は、上述したように、所定の時間内において PDOUTA1が H論理を示す 時間の和と、所定の時間内において PDOUTB1が H論理を示す時間の和とを比較 する。当該所定の時間は、分周器 64aが出力する基準クロックの整数倍の時間であ つてよい。周期制御部 62は、当該 H論理を示す時間の和の差に基づいて、リングォ シレータ 72が生成するクロックの周期を調整する。本例において、 PDOUTA1が H 論理を示す時間の和が、 PDOUTB1が H論理を示す時間の和より大きいため、周期 制御部 62は、リングオシレータ 72が生成するクロックの周期を、所定の時間だけ短く する。当該所定の時間は、分周器 64bが出力するシフトクロックの 1周期の時間であ つてよい。この場合、シフトクロックは 1サイクルだけ周期が短くなり、 2サイクル以降は 元の周期となる。そのため、 2サイクル以降のシフトクロックを移相することができる。こ のような動作を繰り返すと、シフトクロックは、基準クロックに対して所定の位相差を有 する位相に安定する。安定状態におけるシフトクロックの一例を SCLK2段の第 2サイ クル以降に示す。
[0040] また、安定状態における PDOUTA及び PDOUTBを PD〇UTA2、及び PDOUT B2段の第 2サイクル以降に示す。 PDOUTA2が H論理を示す時間の和と、 PDOU TBが H論理を示す時間の和は略等しい。
[0041] 次に、安定状態における PDOUTBに、揷入パルス発生部 80が発生した揷入パル スを揷入した信号を PDOUTB + INSERT段に示す。波線で示したパルスが揷入パ ルスである。挿入パルスを挿入したことにより、 PDOUTAが H論理を示す時間の和と PDOUTBが H論理を示す時間の和に差が生じ、周期制御部 62は、当該差を無くす ように、シフトクロックを移相する。当該移相されたシフトクロックを SCLK3段に示す。
PDOUTBに挿入する挿入パルスのパルス数及びパルス長を制御することにより、基 準クロックに対して所望の位相差を有するシフトクロックを容易に生成することができ る。
[0042] 図 5は挿入パルス発生部 80の構成の一例を示す。挿入パルス発生部 80は、補正 メモリ 96と、パルス数算出部 102と、パルス発生部 98とを有する。補正メモリ 96は、 位相差設定値に対して、シフトクロックに挿入する挿入パルスの挿入数を算出するた めの補正データを格納する。補正メモリ 96は、それぞれのアドレスに所定の整数を示 す補正データを格納してよレ、。本例においては、補正メモリ 96は、それぞれのァドレ スに 2ビットの補正データを格納する。例えば、補正メモリ 96は、それぞれのアドレス に 0、 1、又は 2のいずれかを示すデータを格納する。
[0043] パルス数算出部 102は、位相差設定値に基づく補正メモリ 96のアドレス範囲に格 納された補正データを積算し、挿入パルス数データを算出する。パルス数算出部 10 2は、位相差設定値に基づく第 1制御信号と、所定のクロック信号に基づく第 2制御 信号とを受け取り、第 1制御信号及び第 2制御信号に基づいて、補正メモリ 96の当該 アドレス範囲に格納された補正データを積算する。本例において、第 2制御信号は、 基準クロック、分周器 64aにより分周された基準クロック、リングオシレータ 72が生成し たクロック、又はシフトクロックのいずれかであってよレ、。また、本例において、第 1制 御信号は、位相差設定値に基づく時間だけ、 H論理を示す信号であってよい。例え ば、シフトクロックを 10ps (ピコ秒）移相したい場合に、揷入パルスの揷入するべきパ ノレス数の理論値が 10であった場合に、第 1制御信号は、第 2制御信号の 10周期だ け H論理を示す信号であってよレ、。
[0044] パルス発生部 98は、パルス数算出部 102が算出した揷入パルス数データに基づ いて、揷入パルスを発生する。パルス発生部 98は、揷入パルス数データに基づく個 数のノ ルスを、所望の時間間隔で生成し、生成した揷入パルスをパルス揷入部 70に 供給する。パルス発生部 98は、パルス揷入部 70がシフトクロックと揷入パルスとの論 理和を出力した場合に、当該挿入パルスの H論理領域と、当該シフトクロックの H論 理領域とが重ならない挿入パルスを生成することが好ましい。また、パルス発生部 98 は、位相検波器 66がシフトクロックとして出力する PDOUTBの各パルス間に略均等 に挿入される挿入パルスを生成することが好ましい。パルス発生部 98が、 PDOUTB の各ノ^レス間に略均等に挿入される挿入ノ^レスを生成することにより、シフトクロック 発生装置 60において、挿入ノ^レスが挿入されたシフトクロックによる発熱を、単位時 間毎に略均一とすることができる。
[0045] 本例において、パルス数算出部 102は、アドレス制御部 82と積算部 88とを有する。
アドレス制御部 82は、位相差設定値に基づいて、補正データが格納された補正メモ リ 96のアドレスを指示するアドレスポインタ信号を順次生成する。
[0046] アドレス制御部 82は、図 5に示すように第 1加算器 86と第 1記憶部 84とを有してよ レ、。第 1加算器 86は、アドレスポインタ信号を補正メモリ 96に供給する。第 1記憶部 8 4は、第 1加算器 86が出力したアドレスポインタ信号を格納する。また、アドレス制御 部 82は、前述した第 1制御信号と第 2制御信号とを受け取る。第 1記憶部 84は、第 1 制御信号が所定の値を示す場合において、第 2制御信号の値の変化に応じて、格 納したアドレスポインタ信号を第 1加算器 86に順次供給する。本例において、第 1記 憶部 84は、第 1制御信号が H論理を示す場合において、第 2制御信号の波形の立 ち上がりに応じて、格納したアドレスポインタ信号を第 1加算器 86に順次供給する。 例えば、図 5に示すように第 1記憶部 84は、第 1加算器 86からアドレスポインタ信号 を受け取り、第 2制御信号をトリガとして、第 1加算器 86から受け取ったアドレスポイン タ信号を第 1加算器 86に出力し、第 1制御信号を第 1記憶部 84の動作を制御するィ ネーブル信号として受け取るフリップフロップであってよレ、。フリップフロップには初期 値として 0番地のアドレスを示すアドレスポインタ信号が格納される。
[0047] 第 1加算器 86は、第 1記憶部 84から受け取ったアドレスポインタ信号に所定の値を 加算した信号を、新たなアドレスポインタ信号として生成し、生成した新たなアドレス ポインタ信号を補正メモリ 96及び第 1記憶部 84に供給する。本例において、第 1カロ 算器 86は、当該所定の値として 1を、アドレスポインタ信号に加算する。本例におい て、アドレス制御部は、所定のアドレスから 1ずつ増加するアドレスポインタ信号を、第 2制御信号に基づいて順次補正メモリ 96に供給する。
[0048] 本例にぉレ、て、第 1記憶部 84は、第 1制御信号が H論理を示す間、第 2制御信号 の波形の立ち上がり毎に、格納したアドレスポインタ信号を第 1加算器 86に供給する 。第 1加算器 86は、受け取ったアドレスポインタ信号に 1を加算して補正メモリ 96に供 給する。補正メモリ 96は、所定のアドレスから位相差設定値に基づくアドレス範囲の 補正データを、順次積算部 88に供給する。また、本例においてアドレス制御部 82は 、第 1記憶部 84及び第 1加算器 86を有していたが、他の例においては、アドレス制 御部 82は、第 2制御信号の波形の立ち上がり又は立ち下がりをカウントし、カウント数 を出力するカウンタを有してよい。この場合、当該カウンタは、第 1制御信号を当該力 ゥンタの動作を制御するィネーブル信号として受け取る。
[0049] 補正メモリ 96は、アドレス制御部 82から順次受け取ったアドレスポインタ信号に対 応するアドレスに格納した補正データを、順次積算部 88に供給する。積算部 88は、 アドレスポインタ信号に基づいて補正メモリ 96が順次出力する補正データを積算す る。本例において積算部 88は、第 2加算器 94と、第 2記憶部 92とを有する。第 2加算 器 94は、補正メモリ 96が順次出力する補正データを受け取り、補正データを積算し た積算データを出力する。 [0050] 第 2記憶部 92は、第 2加算器 94が出力した積算データを格納する。第 2記憶部 92 は、第 1制御信号が所定の値を示す場合において、第 2制御信号の値の変化に応じ て、格納した積算データを第 2加算器 94に供給する。積算部 88は、第 1制御信号と 、第 2加算器 94が出力する積算データとの論理積を出力する論理積回路 90を更に 有してよい。第 2記憶部 92は、論理積回路 90から第 1制御信号と、第 2加算器 94が 出力する積算データとの論理積を受け取り、第 2制御信号をトリガとして、第 1制御信 号と、第 2加算器 94が出力する積算データとの論理積を第 2加算器 94に出力するフ リップフロップであってよい。本例において、第 1記憶部 84と第 2記憶部 92とは同期し て動作する。
[0051] 第 2加算器 94は、第 2記憶部 92から受け取った積算データに、補正メモリ 96が、新 たなアドレスポインタ信号に応じて出力する新たな補正データを加算し、新たな積算 データとして、論理積回路 90及びパルス発生部 98に出力する。本例において説明 したパルス数算出部 102によれば、位相差設定値に応じた補正メモリ 96のアドレス 範囲に格納された補正データを積算してノ^レス発生部 98に供給することができる。
[0052] 図 6は、補正メモリ 96が格納する補正データの一例を示す。補正メモリ 96は、ァドレ ス毎に所定の整数を示す補正データを格納する。本例においては、補正メモリ 96は 、 0、 1、又は 2を示す補正データを格納する。積算部 88 (図 5参照）は、位相差設定 値に基づくアドレス範囲の当該補正データを積算する。
[0053] 図 7は、挿入パルス数とシフトクロックの位相シフト量との関係の一例を示す。図 7に おいて、横軸は挿入パルス数、縦軸は位相シフト量を示す。図 7において、波線で示 した理想シフト量は、挿入ノ ルス数設定値に対してシフトクロックがシフトするべきシ フト量を示し、波線で示した実シフト量は、揷入パルス数設定値に対してシフトクロッ クが実際にシフトするシフト量を示し、実線で示した補正シフト量は、揷入パルス数を 補正することによりシフトクロックのシフト量を補正したシフト量を示す。
[0054] 本例におけるシフトクロック発生装置 60は、シフトクロックに揷入する揷入パルス数 を制御することにより、所望の位相だけシフトクロックを移相する。揷入パルス数は、 補正メモリ 96が格納する補正データにより制御される。本例では、補正メモリ 96は、 図 6に示した補正データを格納する。補正メモリ 96が図 6に示した補正データを格納 する場合、積算部 88 (図 5参照）は、積算データとして図 7に示した積算データを順 次出力する。
[0055] 例えば、シフトクロックを 7ps移相したレ、場合に、挿入するべき挿入パルス数の理想 値は図 7に示すように 7であるとする。しかし、図 7に示すように理想シフト量に対して 実シフト量は誤差を有するため、シフトクロックに揷入パルスを 7パルス揷入した場合 、シフト量に誤差を生じてしまう。このため、本発明に係る揷入ノ^レス発生部 80 (図 3 参照）では、補正メモリ 96に当該誤差を補正するための補正データを格納する。本 発明に係る揷入パルス発生部 80によれば、位相差設定値に対応する揷入するべき 挿入パルス数毎に積算データを算出し、挿入パルス数を補正するため、図 7に示す ように実シフト量が直線的に変化しない場合であっても、精度よくシフトクロックの位相 シフト量を制御することができる。
[0056] また、補正メモリ 96のそれぞれのアドレスに、積算データをそれぞれ格納し、パルス 発生部 98は、補正メモリ 96が格納した積算データに基づく挿入ノ^レスを生成しても よい。しかし、例えば挿入パルス数設定値が 1一数千の範囲を取る場合、補正メモリ 9 6のそれぞれのアドレスにそれぞれの挿入パルス数設定に対する積算データを格納 する必要があり、補正メモリ 96は 1一数千のアドレス範囲のそれぞれに、十数ビットの 積算データを格納する必要がある。図 5から図 7に関連して説明した挿入パルス発生 部 80によれば、補正メモリ 96は 1一数千のアドレス範囲のそれぞれに、数ビットの補 正データを格納すればよい。例えば、図 6に関連して説明したように、補正メモリ 96 は、 0、 1、又は 2の補正データを格納する場合、補正メモリ 96は、各アドレスに 2bit の補正データを格納すればよい。このため、図 5から図 7に関連して説明した挿入パ ノレス発生部 80によれば、補正メモリ 96のメモリ bit数を大幅に低減することができる。
[0057] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施形態に記載の範囲には限定されなレ、。上記実施形態に、多様な変更または改良 を加えること力できる。そのような変更または改良を加えた形態も本発明の技術的範 囲に含まれ得ることが、請求の範囲の記載から明らかである。
産業上の利用可能性
[0058] 上記説明から明ら力なように、本発明によれば、メモリ容量を低減し、且つ位相シフ ト量を精度よく制御したシフトクロックを、生成すること力 Sできる。また、タイミング発生 器においては、精度のよいシフトクロックに基づいて、可変遅延回路部の遅延量を調 整できるため、所望のタイミングを精度よく生成することができる。また、試験装置にお いては、精度のよい所望のタイミングを用いて試験を行うため、電子デバイスの試験 を精度よく行うことができる。

Claims

請求の範囲
[1] 基準クロックに対して、予め定められた位相差設定値だけ位相差を有するシフトクロ ックを生成するシフトクロック発生装置であって、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づレ、て、前記シフトクロックに揷入するための揷入パルスを 発生する揷入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記挿入ノ^レスを挿入するパルス挿 入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前 記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との 差に基づレ、て、前記クロック発生部が発生する前記シフトクロックの周期を制御する 周期制御部と
を備え、
前記挿入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入 数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づぐ前記補正メモリのアドレス範囲に格納された前記補正 データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記揷入パルス数データに基づく前記揷入パルスを発生するパルス発生部と を有することを特徴とするシフトクロック発生装置。
[2] 前記補正メモリは、それぞれのアドレスに所定の整数を示す前記補正データを格 納することを特徴とする請求項 1に記載のシフトクロック発生装置。
[3] 前記パルス数算出部は、
前記位相差設定値に基づいて、前記補正データが格納された前記補正メモリのァ ドレスを指示するアドレスポインタ信号を順次生成するアドレス制御部と、
前記アドレスポインタ信号に基づいて前記補正メモリが出力する前記補正データを 積算する積算部と
を有することを特徴とする請求項 1又は 2に記載のシフトクロック発生装置。
[4] 前記アドレス制御部は、
前記アドレスポインタ信号を前記補正メモリに供給する第 1加算器と、
前記第 1加算器が出力した前記アドレスポインタ信号を格納する第 1記憶部と を含み、
前記位相差設定値に基づく第 1制御信号と、
所定のクロック信号に基づく第 2制御信号と
を受け取り、
前記第 1記憶部は、前記第 1制御信号が所定の値を示す場合において、前記第 2 制御信号の値の変化に応じて、格納した前記アドレスポインタ信号を前記第 1加算器 に順次供給し、
前記第 1加算器は、前記第 1記憶部から受け取った前記アドレスポインタ信号に所 定の値を加算した信号を、新たなアドレスポインタ信号として生成し、生成した前記新 たなアドレスポインタ信号を前記補正メモリ及び前記第 1記憶部に供給することを特 徴とする請求項 3に記載のシフトクロック発生装置。
[5] 前記所定のクロック信号は、前記基準クロック又は前記シフトクロックであることを特 徴とする請求項 4に記載のシフトクロック発生装置。
[6] 前記積算部は、
前記補正メモリが順次出力する前記補正データを受け取り、前記補正データを積 算した積算データを出力する第 2加算器と、
前記第 2加算器が出力した前記積算データを格納する第 2記憶部と
を含み、
前記第 2記憶部は、前記第 1制御信号が所定の値を示す場合において、前記第 2 制御信号の値の変化に応じて、格納した前記積算データを前記第 2加算器に供給し 前記第 2加算器は、前記第 2記憶部から受け取った前記積算データに、前記補正 メモリが、前記新たなアドレスポインタ信号に応じて出力する新たな前記補正データ を加算し、新たな前記積算データとして出力することを特徴とする請求項 5に記載の
[7] 前記第 1記憶部は、
前記第 1加算器から前記アドレスポインタ信号を受け取り、
前記第 2制御信号をトリガとして、前記第 1加算器から受け取った前記アドレスボイ ンタ信号を前記第 1加算器に出力し、
前記第 1制御信号を、前記第 1記憶部の動作を制御するィネーブル信号として受け 取るフリップフロップであって、
前記第 2記憶部は、
前記第 1制御信号と、前記第 2加算器が出力する前記積算データとの論理積を受 け取り、
前記第 2制御信号をトリガとして、前記第 1制御信号と、前記第 2加算器が出力する 前記積算データとの論理積を前記第 2加算器に出力するフリップフロップであること を特徴とする請求項 6に記載のシフトクロック発生装置。
[8] 所望のタイミングを発生するタイミング発生器であって、
基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延さ せ、前記所望のタイミングとして出力する可変遅延回路部と、
前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を 有するシフトクロックを生成するシフトクロック発生装置と、
前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相 を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比 較部と
を備え、
前記シフトクロック発生装置は、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づレ、て、前記シフトクロックに揷入するための揷入パルスを 発生する揷入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記揷入ノ^レスを揷入するパルス揷 入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、前 記所定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との 差に基づレ、て、前記クロック発生部が発生する前記シフトクロックの周期を制御する 周期制御部と
を有し、
前記揷入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに揷入する前記揷入パルスの揷入 数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づぐ前記補正メモリのアドレス範囲に格納された前記補正 データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記揷入パルス数データに基づく前記揷入パルスを発生するパルス発生部と を含むことを特徴とするタイミング発生器。
[9] 電子デバイスを試験する試験装置であって、
前記電子デバイスを試験するための試験パターンを発生するパターン発生部と、 所望のタイミングを発生するタイミング発生器と、
前記試験パターンを整形し、前記所望のタイミングに基づレ、て整形した前記試験パ ターンを前記電子デバイスに供給する波形整形部と、
前記試験パターンに基づいて前記電子デバイスが出力する出力信号に基づいて、 前記電子デバイスの良否を判定する判定部と
を備え、
前記タイミング発生器は、
基準クロックを受け取り、所望の遅延設定値に基づいて前記基準クロックを遅延さ せ、前記所望のタイミングとして出力する可変遅延回路部と、
前記基準クロックに対して、前記遅延設定値に基づく位相差設定値だけ位相差を 有するシフトクロックを生成するシフトクロック発生装置と、
前記可変遅延回路部が遅延させた前記基準クロックと、前記シフトクロックとの位相 を比較し、比較結果に基づいて前記可変遅延回路部における遅延量を調整する比 較部と
を備え、 前記シフトクロック発生装置は、
前記シフトクロックを発生するクロック発生部と、
前記位相差設定値に基づいて、前記シフトクロックに挿入するための挿入パルスを 発生する揷入パルス発生部と、
前記クロック発生部が発生するシフトクロックに前記揷入ノ^レスを揷入するパルス揷 入部と、
所定の時間内において、前記基準クロックが所定の論理値を示す時間の和と、所 定の時間内において、前記シフトクロックが所定の論理値を示す時間の和との差に 基づいて、前記クロック発生部が発生する前記シフトクロックの周期を制御する周期 制御部と
を有し、
前記揷入パルス発生部は、
前記位相差設定値に対して、前記シフトクロックに挿入する前記挿入パルスの挿入 数を算出するための補正データを格納する補正メモリと、
前記位相差設定値に基づぐ前記補正メモリのアドレス範囲に格納された前記補正 データを積算し、挿入パルス数データを算出するパルス数算出部と、
前記挿入パルス数データに基づく前記挿入パルスを発生するパルス発生部と を含むことを特徴とする試験装置。
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