JPH1138095A - Ｉｃテスタのタイミングデータ転送回路、及びタイミングデータ転送方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、テスタチャンネル毎のタイ
ミングデータ転送処理を並列して行い、転送回数を減少
させて全体の転送時間を短縮するタイミングデータ転送
回路、及びタイミングデータ転送方法を提供することで
ある。 【解決手段】 チップセレクタ回路４は、ＣＰＵメモリ
２ａから入力されるアダプターボードデータに基づい
て、各ピングループに含まれるテスタチャンネルを特定
するピングループデータを生成して格納し、選択された
ピングループに含まれるテスタチャンネルに対応するタ
イミングスキューメモリ３、加算回路５、及びタイミン
グメモリ６のチップセレクタ信号を並列に制御し、各テ
スタチャンネルに対応する加算回路５は、ＣＰＵメモリ
２ｂから入力されるタイミングデータと、タイミングス
キューメモリ３から各テスタチャンネルに応じて入力さ
れるタイミングスキューデータと、を加算して補正され
たタイミングデータを、各テスタチャンネルに応じてタ
イミングメモリ６に対して出力するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣテスタに係
り、詳細には、ＩＣテスタ内部のタイミングデータ転送
回路、及びＩＣテスタにおけるタイミングデータ転送方
法に関する。

【０００２】

【従来の技術】近年、様々な電子機器に用いられる回路
のＩＣ（Integrated Circuit：集積回路）化が急速に進
められてきた。ＩＣ、ＬＳＩ（Large Scale Integrated
circuit）等は、抵抗や、コンデンサ、トランジスタ等
の各素子の働きを、印刷、蒸着等の方法により形成した
回路によって実現するが、大量生産されるそれぞれの製
品間には多少の特性のばらつきが生じる。このようなＩ
ＣやＬＳＩの特性が、規格を満たしているか否かをテス
トする装置がＩＣテスタである。

【０００３】以下、図４〜図９を参照して、従来の、テ
スタチャンネル毎にタイミング発生回路を有するＩＣテ
スタの内部で利用されている、タイミングデータ転送回
路１１について説明する。

【０００４】まず、構成を説明する。図４は、従来技術
の一例としてのタイミングデータ転送回路１１と該タイ
ミングデータ転送回路１１と接続される各回路の構成を
示すブロック図である。

【０００５】この図４において、タイミングデータ転送
回路１１は、ＣＰＵ１２、タイミングメモリ１３と、各
テスタチャンネル毎の複数のタイミング発生回路１４に
よって構成されており、更に、各テスタチャンネル毎の
複数の波形整形回路１５、及びピンエレクトロニクス１
６と接続されることによりＤＵＴ１７の動作をテストす
る。

【０００６】ＤＵＴ（Device Under Test ：被測定デバ
イス）１７は、ＩＣ、ＬＳＩ等の被測定用デバイスであ
り、各入出力ピンが、タイミングデータ転送回路１１を
備えるＩＣテスタの各テスタチャネルに対応した各ピン
エレクトロニクス１６と接続され、当該ＩＣテスタによ
って動作チェックがなされる。

【０００７】ＣＰＵ（Central Processing Unit ）１２
は、図示しない記憶装置内の記憶媒体に記憶されている
様々なＤＵＴに対応する各種デバイスプログラムの中か
ら、指定されたＤＵＴ１７に対応するデバイスプログラ
ムを、図示しないＲＡＭ（Random Access Memory ）内
のワークメモリに格納し、該デバイスプログラムに従っ
て当該ＩＣテスタの各ハードウェアを制御する。また、
ＣＰＵ１２は、前記記憶装置内の記憶媒体から入力され
るアダプターボードデータ、タイミングデータ、タイミ
ングスキューデータを、それぞれＣＰＵメモリ１２ａ、
ＣＰＵメモリ１２ｂ、ＣＰＵメモリ１２ｃに一時格納し
て、内部で後述する所定の演算（図９参照）を行い、補
正されたタイミングデータをタイミングメモリ１３に対
して出力する。

【０００８】図５、図６、及び図７は、それぞれアダプ
ターボードデータ、タイミングデータ、タイミングスキ
ューデータの例を示す図である。

【０００９】図５に示すアダプターボードデータは、前
記デバイスプログラム内でプログラムされたデータであ
り、ＤＵＴ１７の各入出力ピンの属性（アドレス、デー
タ、モード、クロック等）を示してグループ分けをする
ための「Ｐｉｎ Ｇｒｏｕｐ」、ＤＵＴ１７の各入出力
ピンを識別するための符号である「Ｐｉｎ Ｎａｍ
ｅ」、及び、ＤＵＴ１７の各入出力ピンに接続される各
ピンエレクトロニクス１６の、当該ＩＣテスタにおける
テスタチャンネルを識別するための「ＴｅｓｔｅｒＣｈ
ａｎｎｅｌ」の各データがそれぞれ対応づけられて複数
存在することにより構成されている。このアダプターボ
ードデータは、ＤＵＴ１７の各入出力ピンに接続するテ
スタチャンネルを指定するためのデータである。

【００１０】図５に示す例では、「Ｐｉｎ Ｇｒｏｕ
ｐ」“ＡＤＤＲＥＳＳ”の「ＰｉｎＮａｍｅ」“Ａ０”
に、「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」“１”が対応づ
けられ、以下同様に、「Ｐｉｎ Ｇｒｏｕｐ」“ＡＤＤ
ＲＥＳＳ”の「Ｐｉｎ Ｎａｍｅ」“Ａ１”〜“Ａ７”
に、それぞれ「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」
“１”，“４”，“１０”，“１５”，“３１”，“４
０”，“６０”，“６１”が対応づけられている。更
に、「Ｐｉｎ Ｇｒｏｕｐ」“ＤＡＴＡ”の「ＰｉｎＮ
ａｍｅ」“Ｄ０”以降のデータは図示しないが、同様
に、ＤＵＴ１７の様々な「Ｐｉｎ Ｇｒｏｕｐ」の各入
出力ピンが、それぞれに各「Ｔｅｓｔｅｒ Ｃｈａｎｎ
ｅｌ」と対応づけられている。

【００１１】図６に示すタイミングデータは、前記デバ
イスプログラム内でプログラムされたデータであり、Ｄ
ＵＴ１７の各入出力ピンの属性（アドレス、データ、モ
ード、クロック等）を示してグループ分けをするための
「Ｐｉｎ Ｇｒｏｕｐ」、及び複数のタイミングデータ
「Ｔ１」，「Ｔ２」，「Ｔ３」の各データがそれぞれ対
応づけられて複数存在することにより構成されている。
このタイミングデータは、ＤＵＴ１７の各入出力ピンに
対して印加する波形のタイミングを指定するために、タ
イミング発生回路１４から出力されるタイミングエッジ
の出力タイミングに関するデータである。

【００１２】図６に示す例では、ＤＵＴ１７の各入出力
ピンの内「Ｐｉｎ Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”に
含まれる全ての入出力ピンに対して、タイミングデータ
「Ｔ１」として“１０ｎＳ（ナノ秒）”が、「Ｔ２」と
して“１５ｎＳ”が、「Ｔ３」として“０ｎＳ”が、そ
れぞれ対応づけられ、「Ｐｉｎ Ｇｒｏｕｐ」“ＤＡＴ
Ａ”に含まれる全ての入出力ピンに対して、タイミング
データ「Ｔ１」として“２０ｎＳ”が、「Ｔ２」として
“３０ｎＳ”が、「Ｔ３」として“５ｎＳ”が、それぞ
れ対応づけられ、以下同様に、「Ｐｉｎ Ｇｒｏｕｐ」
“ＭＯＤＥ”、及び“ＣＬＫ”に含まれる全ての入出力
ピンに対しても固有のタイミングデータが対応づけられ
ている。

【００１３】図７に示すタイミングスキューデータは、
当該ＩＣテスタ自身の、図示しないＲＯＭ（Read Only
Memory）等に格納されているデータであり、ＤＵＴ１７
の各入出力ピンに接続される各ピンエレクトロニクス１
６の、当該ＩＣテスタにおけるテスタチャンネルを識別
するための「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」、及び複
数のタイミングスキューデータ「Ｔ１」，「Ｔ２」，
「Ｔ３」の各データがそれぞれ対応づけられて複数存在
することにより構成されている。このタイミングスキュ
ーデータは、前記デバイスプログラム内のタイミングデ
ータに補正を加えるためのデータである。すなわち、Ｃ
ＰＵ１２は、各テスタチャネルのタイミング発生回路１
４からＤＵＴ１７の各入出力ピンまでの各信号伝送経路
を伝送される信号間に発生する時間のずれ（スキュー）
を補正するために、タイミングスキューデータを参照し
て、ＤＵＴ１７の各入出力ピンでの各種波形の発生タイ
ミング、出力比較用ストローブ（良否を判定する際の時
間位置を規定する値）の発生時間のずれを補正する。

【００１４】図７に示す例では、当該ＩＣテスタの「Ｔ
ｅｓｔｅｒ Ｃｈａｎｎｅｌ」“１”を補正するための
タイミングスキューデータ「Ｔ１」として“１００ｐ
Ｓ”が、「Ｔ２」として“４０ｐＳ”が、「Ｔ３」とし
て“３０ｐＳ”が、それぞれ対応づけられ、以下同様
に、当該ＩＣテスタの各「Ｔｅｓｔｅｒ Ｃｈａｎｎｅ
ｌ」を補正するための固有のタイミングスキューデータ
が、それぞれ対応づけられている。また、図示しない
「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」“８０”以降にも同
様に、タイミングスキューデータが、各「Ｔｅｓｔｅｒ
Ｃｈａｎｎｅｌ」毎に対応づけられており、その中に
は、例えば“５”〜“９”等の、図７においては示され
ていない「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」に対応する
タイミングスキューデータも含まれている。

【００１５】タイミングメモリ１３は、ＣＰＵ１２から
入力される補正されたタイミングデータを格納し、該タ
イミングデータ内の、各テスタチャンネルに対応するタ
イミングデータに基づいて、当該ＩＣテスタの各テスタ
チャンネルに対応して複数備えられている各タイミング
発生回路１４によって発生されるタイミングエッジの出
力タイミングを制御する。

【００１６】タイミング発生回路１４は、図４に示すよ
うに、当該ＩＣテスタの各テスタチャンネルに対応して
複数備えられている。各テスタチャンネルに対応するタ
イミング発生回路１４は、タイミングメモリ１３に格納
された補正されたタイミングデータ内の、該当するテス
タチャンネルに対応するタイミングデータに基づいて、
タイミングメモリ１３によってタイミング制御され、各
種波形発生のタイミングを指定するタイミングエッジ、
及び出力比較用のストローブを発生し、波形整形回路１
５に対して出力する。

【００１７】波形整形回路１５は、図４に示すように、
タイミング発生回路１４と同様に、当該ＩＣテスタの各
テスタチャンネルに対応して複数備えられている。各テ
スタチャンネルに対応する波形整形回路１５は、タイミ
ング発生回路１４から入力されるタイミングエッジと波
形データを合成し、ＩＣテストに必要なドライバ波形を
成形し、ピンエレクトロニクス１６に対して出力する。

【００１８】ピンエレクトロニクス１６は、ＤＵＴ１７
の各入出力ピンに対するインターフェースとして使用さ
れる当該ＩＣテスタ側の回路であり、図４に示すよう
に、タイミング発生回路１４と同様に、当該ＩＣテスタ
の各テスタチャンネルに対応して複数備えられている。
各テスタチャンネルに対応するピンエレクトロニクス１
６は、ＤＵＴ１７の各入出力ピンと接続され、波形整形
回路１５から入力されるドライバ波形をＤＵＴ１７の各
入出力ピンに対して出力し、また、ＤＵＴ１７から出力
される波形の取り込みを行なう。

【００１９】次に、図８に示すフローチャートに従っ
て、図５に示す前記アダプターボードデータの「Ｐｉｎ
Ｇｒｏｕｐ」が“ＡＤＤＲＥＳＳ”である、「Ｐｉｎ
Ｎａｍｅ」“Ａ０”〜“Ａ７”の各入出力ピンに対し
て、図６に示す前記タイミングデータの「Ｔ１」のタイ
ミングデータを転送してＤＵＴ１７をテストする場合を
例として、タイミングデータ転送回路１１のタイミング
データ転送動作を説明する。

【００２０】まず、ＣＰＵ１２は、図示しない記憶装置
内の記憶媒体に記憶されているＤＵＴ１７に対応するデ
バイスプログラムを、図示しないＲＡＭ内のワークメモ
リに格納し、また、前記ＤＵＴ１７に対応するデバイス
プログラムに従って入力されるアダプターボードデー
タ、タイミングデータ、タイミングスキューデータを、
それぞれＣＰＵメモリ１２ａ、ＣＰＵメモリ１２ｂ、Ｃ
ＰＵメモリ１２ｃに一時格納する。

【００２１】ＣＰＵ１２は、前記ＣＰＵメモリ１２ａに
格納したアダプターボードデータを参照して、「Ｐｉｎ
Ｎａｍｅ」“Ａ０”に対応する、「Ｔｅｓｔｅｒ Ｃ
ｈａｎｎｅｌ」が“１”であることを読み出し、当該Ｉ
Ｃテスタのテスタチャンネル１を選択する（ステップＳ
１１）。

【００２２】次いで、ＣＰＵ１２は、前記ＣＰＵメモリ
１２ｂに格納したタイミングデータを参照して、「Ｐｉ
ｎ Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”に対応する、「Ｔ
１」のタイミングデータ“１０ｎＳ（ナノ秒）”を読み
出す（ステップＳ１２）。

【００２３】更に、ＣＰＵ１２は、前記ＣＰＵメモリ１
２ｃに格納したタイミングスキューデータを参照して、
ステップＳ１で読み出した情報を元に、「Ｔｅｓｔｅｒ
Ｃｈａｎｎｅｌ」“１”に対応する「Ｔ１」のタイミ
ングスキューデータ“１００ｐＳ（ピコ秒）”を読み出
す（ステップＳ１３）。

【００２４】そして、ＣＰＵ１２は、ステップＳ１２に
おいて読み出したタイミングデータ“１０ｎＳ”と、ス
テップＳ１３において読み出しタイミングスキューデー
タ“１００ｐＳ”と、を加算して（ステップＳ１４）、
補正されたタイミングデータとして“１０．１０ｎＳ”
をタイミングメモリ１３に対して転送する（ステップＳ
１５）。

【００２５】次いで、ＣＰＵ１２は、未転送の入出力ピ
ンがあるか否か判別し（ステップＳ１６）、ここでは、
まだ“Ａ１”〜“Ａ７”の各入出力ピンが残されている
ので、ステップＳ１１に戻り、“Ａ１”〜“Ａ７”の各
入出力ピンに関しても同様のタイミングデータ転送動作
を行う。

【００２６】そして、“Ａ７”の入出力ピンに関するタ
イミングデータ転送が終了すると、ステップＳ１６の判
別の結果によって、未転送の入出力ピンは存在しないた
め、一連のタイミングデータ転送動作を終了する。

【００２７】以上の動作によりタイミングメモリ１３内
に格納される補正されたタイミングデータの例を図９に
示す。すなわち、図６に示すタイミングデータの「Ｐｉ
ｎ Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”、「Ｔ１」に対応
する“１０ｎＳ”と、図７に示すタイミングスキューデ
ータの各「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」“１”，
“４”，“１０”，“１５”，“３１”，“４０”，
“６０”，“６１”毎の「Ｔ１」に対応する“１００ｐ
Ｓ”，“２０ｐＳ”，“−１０ｐＳ”，“−２０ｐ
Ｓ”，“−３０ｐＳ”，“１０ｐＳ”，“２０ｐＳ”，
“３０ｐＳ”と、が加算される。

【００２８】その結果、図９に示すように補正されたタ
イミングデータとして、タイミングスキューデータの各
「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」“１”，“４”，
“１０”，“１５”，“３１”，“４０”，“６０”，
“６１”毎の「Ｔ１」に対応する“１０．１０ｎＳ”，
“１０．０２ｎＳ”，“９．９９ｎＳ”，“９．９８ｎ
Ｓ”，“９．９７ｎＳ”，“１０．０１ｎＳ”，“１
０．０２ｎＳ”，“１０．０３ｎＳ”が順次タイミング
メモリ１３に格納される。

【００２９】なお、図９においては、「Ｔ２」、及び
「Ｔ３」に関するデータも同時に示している。

【００３０】

【発明が解決しようとする課題】しかしながら、従来の
タイミングデータ転送回路１１においては、前述のよう
に、図８のステップＳ１１において選択した当該ＩＣテ
スタのテスタチャンネル毎に、ステップＳ１２〜Ｓ１５
までの、タイミングデータの読み出し、タイミングスキ
ューデータの読み出し、タイミングデータとタイミング
スキューデータの加算、及び補正されたタイミングデー
タの転送が行われるため、転送回数が多くなり、その結
果転送時間が長くなってしまっていた。

【００３１】そこで本発明の課題は、テスタチャンネル
毎のタイミングデータ転送処理を並列して行うことによ
り、転送回数を減少させて全体の転送時間を短縮するタ
イミングデータ転送回路、及びタイミングデータ転送方
法を提供することである。

【００３２】

【課題を解決するための手段】請求項１記載の発明は、
被測定デバイス試験用の各種波形信号の出力タイミング
を決定するためのタイミングエッジを生成するタイミン
グ発生手段を、各テスタチャンネル毎に備えるＩＣテス
タに利用されるタイミングデータ転送回路であって、前
記ＩＣテスタの各テスタチャンネルと前記被測定デバイ
スの各端子との接続関係に関する接続データ、及び前記
被測定デバイスの試験のための基本タイミングデータ、
を格納する基本データ記憶手段と、前記基本タイミング
データを前記各テスタチャンネル毎に補正するための補
正用タイミングデータを格納する補正用データ記憶手段
と、前記基本データ記憶手段に格納された基本タイミン
グデータと、前記補正用データ記憶手段に格納された前
記各テスタチャンネル毎の補正用タイミングデータと、
を前記各テスタチャンネル毎に加算する複数の加算手段
と、この複数の加算手段によって算出された前記各テス
タチャンネル毎の補正済タイミングデータを格納し、前
記各テスタチャンネル毎のタイミング発生手段に対して
出力する補正済データ記憶手段と、前記基本データ記憶
手段に格納された接続データに基づいて、前記被測定デ
バイスの複数の被測定端子と接続された複数の前記ＩＣ
テスタのテスタチャンネルを特定し、該特定された複数
のテスタチャンネルに対応する前記補正用データ記憶手
段の複数の格納領域、前記補正済データ記憶手段の複数
の格納領域、及び複数の前記加算手段、を前記特定され
た複数のテスタチャンネルに対して並列的に同時に制御
する制御手段と、を備えたことを特徴としている。

【００３３】請求項１記載の発明のタイミングデータ転
送回路によれば、被測定デバイス試験用の各種波形信号
の出力タイミングを決定するためのタイミングエッジを
生成するタイミング発生手段を、各テスタチャンネル毎
に備えるＩＣテスタに利用されるタイミングデータ転送
回路であって、基本データ記憶手段は、前記ＩＣテスタ
の各テスタチャンネルと前記被測定デバイスの各端子と
の接続関係に関する接続データ、及び前記被測定デバイ
スの試験のための基本タイミングデータ、を格納し、補
正用データ記憶手段は、前記基本タイミングデータを前
記各テスタチャンネル毎に補正するための補正用タイミ
ングデータを格納し、前記各テスタチャンネル毎の複数
の加算手段は、前記基本データ記憶手段に格納された基
本タイミングデータと、前記補正用データ記憶手段に格
納された前記各テスタチャンネル毎の補正用タイミング
データと、を前記各テスタチャンネル毎に加算し、補正
済データ記憶手段は、前記複数の加算手段によって算出
された前記各テスタチャンネル毎の補正済タイミングデ
ータを格納し、前記各テスタチャンネル毎のタイミング
発生手段に対して出力し、制御手段は、前記基本データ
記憶手段に格納された接続データに基づいて、前記被測
定デバイスの複数の被測定端子と接続された複数の前記
ＩＣテスタのテスタチャンネルを特定し、該特定された
複数のテスタチャンネルに対応する前記補正用データ記
憶手段の複数の格納領域、前記補正済データ記憶手段の
複数の格納領域、及び複数の前記加算手段、を前記特定
された複数のテスタチャンネルに対して並列的に同時に
制御する。

【００３４】請求項２記載の発明は、被測定デバイス試
験用の各種波形信号の出力タイミングを決定するための
タイミングエッジを生成するタイミング発生手段を、各
テスタチャンネル毎に備えるＩＣテスタに利用されるタ
イミングデータ転送方法であって、前記ＩＣテスタの各
テスタチャンネルと前記被測定デバイスの各端子との接
続関係に関する接続データ、及び前記被測定デバイスの
試験のための基本タイミングデータ、を基本データ記憶
手段に格納し、前記基本タイミングデータを前記各テス
タチャンネル毎に補正するための補正用タイミングデー
タを補正用データ記憶手段に格納し、前記基本データ記
憶手段に格納された接続データに基づいて、前記被測定
デバイスの複数の被測定端子と接続された複数の前記Ｉ
Ｃテスタのテスタチャンネルを特定し、該特定された複
数のテスタチャンネルに対応する前記補正用データ記憶
手段の複数の格納領域を並列的に同時に制御して、前記
基本タイミングデータと、前記特定された複数のテスタ
チャンネルに対応する前記補正用タイミングデータと、
を各テスタチャンネルに対して並列的に同時に加算し、
前記加算によって算出された前記各テスタチャンネル毎
の補正済タイミングデータを補正済データ記憶手段に格
納し、前記補正済データ記憶手段に格納された前記各テ
スタチャンネル毎の補正済タイミングデータを前記各テ
スタチャンネル毎のタイミング発生手段に並列的に同時
に転送することを特徴としている。

【００３５】請求項２記載の発明のタイミングデータ転
送方法によれば、被測定デバイス試験用の各種波形信号
の出力タイミングを決定するためのタイミングエッジを
生成するタイミング発生手段を、各テスタチャンネル毎
に備えるＩＣテスタに利用されるタイミングデータ転送
方法であって、前記ＩＣテスタの各テスタチャンネルと
前記被測定デバイスの各端子との接続関係に関する接続
データ、及び前記被測定デバイスの試験のための基本タ
イミングデータ、を基本データ記憶手段に格納し、前記
基本タイミングデータを前記各テスタチャンネル毎に補
正するための補正用タイミングデータを補正用データ記
憶手段に格納し、前記基本データ記憶手段に格納された
接続データに基づいて、前記被測定デバイスの複数の被
測定端子と接続された複数の前記ＩＣテスタのテスタチ
ャンネルを特定し、該特定された複数のテスタチャンネ
ルに対応する前記補正用データ記憶手段の複数の格納領
域を並列的に同時に制御して、前記基本タイミングデー
タと、前記特定された複数のテスタチャンネルに対応す
る前記補正用タイミングデータと、を各テスタチャンネ
ルに対して並列的に同時に加算し、前記加算によって算
出された前記各テスタチャンネル毎の補正済タイミング
データを補正済データ記憶手段に格納し、前記補正済デ
ータ記憶手段に格納された前記各テスタチャンネル毎の
補正済タイミングデータを前記各テスタチャンネル毎の
タイミング発生手段に並列的に同時に転送する。

【００３６】したがって、接続データに基づいて、被測
定デバイスの複数の被測定端子と接続されているとして
特定された複数のテスタチャンネル毎の補正済タイミン
グデータ転送処理を、並列して同時に行うことが可能で
あるため、転送回数を減少させて全体の転送時間を短縮
することができる。

【００３７】

【発明の実施の形態】以下、図１〜図３を参照して本発
明に係るタイミングデータ転送回路の実施の形態を詳細
に説明する。

【００３８】まず構成を説明する。図１は、本実施の形
態のタイミングデータ転送回路１の回路構成を示すブロ
ック図である。

【００３９】この図１において、タイミングデータ転送
回路１は、ＩＣテスタを構成する回路の内、タイミング
データ生成から転送までを担う回路であり、ＣＰＵ２、
タイミングスキューメモリ３、チップセレクタ回路４、
タイミングメモリ６、と当該ＩＣテスタの複数のテスタ
チャンネル毎の加算回路５、及びタイミング発生回路７
によって構成されている。また、図示はしないが、当該
タイミングデータ転送回路１は、ＩＣテスタを構成する
各テスタチャンネル毎の波形整形回路、及びピンエレク
トロニクスと接続されており、更にピンエレクトロニク
スがＤＵＴと接続されている。

【００４０】図示しないＤＵＴ、波形整形回路、及びピ
ンエレクトロニクスについての説明は、図４を参照して
行ったそれぞれの説明と同様であるので省略するが、本
実施の形態のタイミングデータ転送回路１は、ＤＵＴに
対するテスト用信号の出力タイミングを設定するタイミ
ングデータを、効率よく転送することを目的としてい
る。

【００４１】図１において、ＣＰＵ２は、図示しない記
憶装置内の記憶媒体に記憶されている様々なＤＵＴに対
応する各種デバイスプログラムの中から、指定されたＤ
ＵＴに対応するデバイスプログラムを、図示しないＲＡ
Ｍ（Random Access Memory）内のワークメモリに格納
し、該デバイスプログラムに従って当該ＩＣテスタの各
ハードウェアを制御する。また、ＣＰＵ２は、前記記憶
装置内の記憶媒体から入力される、前記図５に示すよう
な構成のアダプターボードデータを、ＣＰＵメモリ２ａ
に一時格納してチップセレクタ回路４に対して出力す
る。同様に、ＣＰＵ２は、前記記憶装置内の記憶媒体か
ら入力される、前記図６に示すような構成のタイミング
データを、ＣＰＵメモリ１２ｂに一時格納して、各テス
タチャンネルに対応する加算回路５に対して出力する。

【００４２】タイミングスキューメモリ３は、前記記憶
装置内の記憶媒体から入力される、前記図７に示すよう
な構成のタイミングスキューデータを格納し、各テスタ
チャンネルに対応する加算回路５に対して出力する。図
１においては、タイミングスキューメモリ３内部に、タ
イミングスキューデータが格納されている様子を模式的
に表している。このタイミングスキューデータは、前記
デバイスプログラム内のタイミングデータに補正を加え
るためのデータである。すなわち、タイミングスキュー
データは、各テスタチャネルのタイミング発生回路７か
らＤＵＴ（図示外）の各入出力ピンまでの各信号伝送経
路を伝送される信号間に発生する時間のずれ（スキュ
ー）を補正するために、ＤＵＴ１７の各入出力ピンでの
各種波形の発生タイミング、出力比較用ストローブ（良
否を判定する際の時間位置を規定する値）の発生時間の
ずれを補正するためのデータである。

【００４３】チップセレクタ回路４は、ＣＰＵ２内のＣ
ＰＵメモリ２ａから入力されるアダプターボードデータ
に基づいて、各ピングループに含まれるテスタチャンネ
ルを特定するピングループデータを生成して格納し、選
択されたピングループに含まれるテスタチャンネルに対
応するタイミングスキューメモリ３、加算回路５、及び
タイミングメモリ６のチップセレクタ信号を並列に制御
する。図１においては、チップセレクタ回路４内部に、
ピングループデータが格納されている様子を、模式的に
表している。

【００４４】この図１に示すピングループデータは、概
念的に示したものであるが、「Ｐｉｎ Ｇｒｏｕｐ」
“ＡＤＤＲＥＳＳ”に対応する複数の「Ｔｅｓｔｅｒ
Ｃｈａｎｎｅｌ」が“１”，“４”，“１０”，“１
５”，“３１”，“４０”，“６０”，“６１”であ
り、「Ｐｉｎ Ｇｒｏｕｐ」“ＤＡＴＡ”に対応する複
数の「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」が“８０”，…
であることを示している。このピングループデータの構
成についての詳細な説明を含め、図２を参照して、チッ
プセレクタ回路４の内部回路の構成について詳細に説明
する。

【００４５】図２は、本実施の形態のタイミングデータ
転送回路１を構成するチップセレクタ回路４の回路構成
を示すブロック図である。この図２において、チップセ
レクタ回路４は、アドレス発生回路４１、メモリ制御回
路４２、及びピングループメモリ４３によって構成され
ている。

【００４６】アドレス発生回路４１は、前記ＣＰＵメモ
リ２ａに格納されたアダプターボードデータに基づいて
ＣＰＵ２によって制御され、該アダプターボードデータ
内の各「Ｐｉｎ Ｇｒｏｕｐ」毎に、対応するピングル
ープメモリ４３の各アドレスを生成して、該アドレス値
をピングループメモリ４３のアドレス端子ＡＤＤに対し
て出力することにより、ピングループメモリ４３のアド
レス選択を制御する。

【００４７】メモリ制御回路４２は、前記ＲＡＭ内のワ
ークメモリ（図示外）に格納されたデバイスプログラム
に従ってＣＰＵ２によって制御され、ピングループメモ
リ４３のリード／ライトを制御する。

【００４８】ピングループメモリ４３は、アドレス発生
回路４１からアドレス端子ＡＤＤに入力されるアドレス
値で示されるアドレスに、ＣＰＵ２内のＣＰＵメモリ２
ａに格納されるアダプターボードデータに基づくピング
ループデータを、メモリ制御回路４２からリードライト
端子Ｒ／Ｗに入力されるライト信号によって書き込む。
このピングループメモリ４３に書き込まれるピングルー
プデータの例を、該ピングループデータがピングループ
メモリ４３内に格納されていることを示す模式図とし
て、図２中に示す。

【００４９】図２に示すピングループデータは、ＤＵＴ
の各入出力ピンの属性（アドレス、データ、モード、ク
ロック等）を示してグループ分けをするための「Ｐｉｎ
Ｇｒｏｕｐ」、及び当該ＩＣテスタにおけるテスタチ
ャンネルを識別するための「Ｔｅｓｔｅｒ Ｃｈａｎｎ
ｅｌ」の「０，１，２，…，８０，…」の各テスタチャ
ンネルがそれぞれの「Ｐｉｎ Ｇｒｏｕｐ」に含まれる
か、否かの各データ（含まれる場合に“１”、含まれな
い場合に“０”）がそれぞれ対応づけられて複数存在す
ることにより構成されている。このピングループデータ
は、各「ＰｉｎＧｒｏｕｐ」に含まれる「Ｔｅｓｔｅｒ
Ｃｈａｎｎｅｌ」を特定するためのデータである。

【００５０】図２に示す例では、「Ｐｉｎ Ｇｒｏｕ
ｐ」“ＡＤＤＲＥＳＳ”の、「Ｔｅｓｔｅｒ Ｃｈａｎ
ｎｅｌ」“０”に対して、“０”が対応づけられ、テス
タチャネル“０”は、“ＡＤＤＲＥＳＳ”ピングループ
に含まれないことを示しており、「Ｔｅｓｔｅｒ Ｃｈ
ａｎｎｅｌ」“１”に対して、“１”が対応づけられ、
テスタチャネル“１”は、“ＡＤＤＲＥＳＳ”ピングル
ープに含まれることを示している。以下同様に、「Ｐｉ
ｎ Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”の「Ｔｅｓｔｅｒ
Ｃｈａｎｎｅｌ」“４”，“１０”，“１５”，“３
１”，“４０”，“６０”，“６１”に対しては、それ
ぞれ“１”が対応づけられて、それぞれのテスタチャン
ネルが“ＡＤＤＲＥＳＳ”ピングループに含まれること
を示し、それ以外の全ての「Ｔｅｓｔｅｒ Ｃｈａｎｎ
ｅｌ」に対しては、それぞれ“０”が対応づけられて、
それぞれのテスタチャンネルが“ＡＤＤＲＥＳＳ”ピン
グループに含まれないことを示している。更に、「Ｐｉ
ｎ Ｇｒｏｕｐ」“ＤＡＴＡ”のそれぞれの「Ｔｅｓｔ
ｅｒ Ｃｈａｎｎｅｌ」に対しても同様であり、図示し
ない“ＭＯＤＥ”，“ＣＬＫ”等のその他の「Ｐｉｎ
Ｇｒｏｕｐ」についても同様である。

【００５１】また、ピングループメモリ４３は、アドレ
ス発生回路４１からアドレス端子ＡＤＤに入力されるア
ドレス値で示されるアドレスに格納された、前記ピング
ループデータ内の「Ｐｉｎ Ｇｒｏｕｐ」に対応する
「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」のデータを、メモリ
制御回路４２からリードライト端子Ｒ／Ｗに入力される
リード信号によって読み出し、データ端子ＤＡＴからタ
イミングスキューメモリ３、タイミングメモリ６、及び
各テスタチャンネル毎の複数の加算回路５に対して出力
する。

【００５２】すなわち、図２の例に従えば、アドレス発
生回路４１によって、「Ｐｉｎ Ｇｒｏｕｐ」“ＡＤＤ
ＲＥＳＳ”を示すアドレス値がアドレス端子ＡＤＤに入
力された場合には、ピングループデータの値が“１”で
ある、テスタチャンネル１，４，１０，１５，３１，４
０，６０，６１に対応する、タイミングスキューメモリ
３内のタイミングスキューデータが、それぞれのテスタ
チャンネルの加算回路５に対して出力される。そして、
前記ピングループデータ“１”によって選択されてい
る、テスタチャンネル１，４，１０，１５，３１，４
０，６０，６１に対応する、それぞれの加算回路５は、
前記タイミングデータと前記タイミングスキューデータ
の加算を行い、それぞれの結果をそれぞれのテスタチャ
ンネル毎にタイミングメモリ６に対して出力する。

【００５３】加算回路５は、図１に示すように、当該Ｉ
Ｃテスタの各テスタチャンネルに対応して複数備えられ
ている。各テスタチャンネルに対応する加算回路５は、
ＣＰＵ２内のＣＰＵメモリ２ｂから入力される、前記図
６のような構成のタイミングデータと、タイミングスキ
ューメモリ３から各テスタチャンネルに応じて入力され
るタイミングスキューデータと、を加算して補正された
タイミングデータを、各テスタチャンネルに応じてタイ
ミングメモリ６に対して出力する。

【００５４】タイミングメモリ６は、加算回路５から入
力される補正されたタイミングデータを格納し、該タイ
ミングデータ内の、各テスタチャンネルに対応するタイ
ミングデータに基づいて、当該ＩＣテスタの各テスタチ
ャンネルに対応して複数備えられている各タイミング発
生回路７によって発生されるタイミングエッジの出力タ
イミングを制御する。図１においては、タイミングメモ
リ６に、前記図９に示すタイミングデータと同様の構成
のタイミングデータが格納されていることを模式的に示
している。

【００５５】タイミング発生回路７は、図１に示すよう
に、当該ＩＣテスタの各テスタチャンネルに対応して複
数備えられている。各テスタチャンネルに対応するタイ
ミング発生回路７は、タイミングメモリ６に格納された
補正されたタイミングデータ内の、該当するテスタチャ
ンネルに対応するタイミングデータに基づいて、タイミ
ングメモリ６によってタイミング制御され、各種波形発
生のタイミングを指定するタイミングエッジ、及び出力
比較用のストローブを発生し、図示しない波形整形回路
に対して出力する。

【００５６】次に動作を説明する。図３に示すフローチ
ャートに従って、図５に示す前記アダプターボードデー
タの「Ｐｉｎ Ｇｒｏｕｐ」が“ＡＤＤＲＥＳＳ”であ
る、「Ｐｉｎ Ｎａｍｅ」“Ａ０”〜“Ａ７”の各入出
力ピンに対して、図６に示す前記タイミングデータの
「Ｔ１」のタイミングデータを転送してＤＵＴ（図示
外）をテストする場合を例として、タイミングデータ転
送回路１のタイミングデータ転送動作を説明する。

【００５７】まず、ＣＰＵ２は、図示しない記憶装置内
の記憶媒体に記憶されているＤＵＴに対応するデバイス
プログラムを、図示しないＲＡＭ内のワークメモリに格
納し、また、前記ＤＵＴに対応するデバイスプログラム
に従って入力されるアダプターボードデータ、及びタイ
ミングデータを、それぞれＣＰＵメモリ１２ａ、ＣＰＵ
メモリ１２ｂに一時格納する。

【００５８】また、タイミングスキューメモリ３には、
タイミングスキューデータが格納される。更に、ＣＰＵ
２は、ＣＰＵメモリ２ａに格納されたアダプターボード
データに基づいてアドレス発生回路４１を制御し、該ア
ダプターボードデータ内の各「Ｐｉｎ Ｇｒｏｕｐ」毎
に、対応するピングループメモリ４３の各アドレスを生
成させて、該アドレス値をピングループメモリ４３のア
ドレス端子ＡＤＤに対して出力させることにより、ピン
グループメモリ４３のアドレス選択を制御すると同時
に、前記ＲＡＭ内のワークメモリ（図示外）に格納され
たデバイスプログラムに従ってメモリ制御回路４２を制
御し、ピングループメモリ４３のリード／ライトを制御
する。

【００５９】そして、ＣＰＵ２によって間接的に制御さ
れるピングループメモリ４３は、アドレス発生回路４１
からアドレス端子ＡＤＤに入力されるアドレス値で示さ
れるアドレスに、ＣＰＵメモリ２ａに格納されるアダプ
ターボードデータに基づくピングループデータを、メモ
リ制御回路４２からリードライト端子Ｒ／Ｗに入力され
るライト信号によって書き込む。

【００６０】以上の動作により、タイミングスキューメ
モリ３にタイミングスキューデータが格納され、チップ
セレクタ回路４内のピングループメモリ４３にピングル
ープデータが格納されると、まずＣＰＵ２は、アドレス
発生回路４１のアドレス値、及びメモリ制御回路４２の
読み込みタイミングを制御して、ピングループメモリ４
３に格納したピングループデータを参照し、「Ｐｉｎ
Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”に対応する、「Ｔｅｓ
ｔｅｒ Ｃｈａｎｎｅｌ」の、「１，２，３，…，８
０，…」の各ピングループデータが、“０”であるか
“１”であるかを読み出し、該ピングループデータが
“１”である当該ＩＣテスタのテスタチャンネル１，
４，１０，１５，３１，４０，６０，６１を選択する
（ステップＳ１）。

【００６１】次いで、ＣＰＵ２は、前記ＣＰＵメモリ２
ｂに格納したタイミングデータを参照して、「Ｐｉｎ
Ｇｒｏｕｐ」“ＡＤＤＲＥＳＳ”に対応する、「Ｔ１」
のタイミングデータ“１０ｎＳ”を読み出し（ステップ
Ｓ２）、チップセレクタ回路４からのチップセレクト信
号によって選択されている、各テスタチャンネルの加算
回路５に対して出力する。

【００６２】チップセレクタ回路４は、内部に格納した
ピングループデータに基づいて、データ端子ＤＡＴから
チップセレクト信号を出力して、タイミングスキューメ
モリ３に格納したタイミングスキューデータを参照し、
タイミングスキューメモリ３は、ステップＳ１で読み出
した情報を元に、「Ｔｅｓｔｅｒ Ｃｈａｎｎｅｌ」
“１”，“４”，“１０”，“１５”，“３１”，“４
０”，“６０”，“６１”毎の「Ｔ１」に対応する“１
００ｐＳ”，“２０ｐＳ”，“−１０ｐＳ”，“−２０
ｐＳ”，“−３０ｐＳ”，“１０ｐＳ”，“２０ｐ
Ｓ”，“３０ｐＳ”を読み出し（ステップＳ３）、チッ
プセレクタ回路４からのチップセレクト信号によって選
択されている、各テスタチャンネルの加算回路５に対し
て出力する。

【００６３】そして、チップセレクタ回路４からのチッ
プセレクト信号によって選択されている、各テスタチャ
ンネルの加算回路５は、ステップＳ２において読み出し
たタイミングデータ“１０ｎＳ”と、ステップＳ３にお
いて読み出した各テスタチャンネル毎のタイミングスキ
ューデータ“１００ｐＳ”，“２０ｐＳ”，“−１０ｐ
Ｓ”，“−２０ｐＳ”，“−３０ｐＳ”，“１０ｐ
Ｓ”，“２０ｐＳ”，“３０ｐＳ”と、を加算して（ス
テップＳ４）、補正されたタイミングデータとして“１
０．１０ｎＳ”，“１０．０２ｎＳ”，“９．９９ｎ
Ｓ”，“９．９８ｎＳ”，“９．９７ｎＳ”，“１０．
０１ｎＳ”，“１０．０２ｎＳ”，“１０．０３ｎＳ”
を、各テスタチャンネル毎に並列して、タイミングメモ
リ６に対して転送し（ステップＳ５）、一連のタイミン
グデータ転送動作を終了する。

【００６４】以上説明した図３のフローチャートを、従
来のタイミングデータ転送回路１１について説明した図
８のフローチャートと比較すれば、各テスタチャンネル
毎にタイミングデータを転送するためのループを必要と
せず、ピングループに含まれる複数のテスタチャンネル
を並列して転送可能であるため、転送時間が短縮される
ことは明らかである。

【００６５】以上の動作によりタイミングメモリ６に格
納される補正されたタイミングデータの例を図１中に模
式的に示している。なお、このタイミングデータの例に
おいて、太線で囲まれた部分が、前述した動作によって
加算回路５から入力されて、格納されたデータであり、
その他のデータは参考のために表示したものであって、
前述の動作によって入力されたものではない。

【００６６】以上説明したように、本実施の形態のタイ
ミングデータ転送回路１においては、ＣＰＵ２は、前記
記憶装置内の記憶媒体から入力されるアダプターボード
データを、ＣＰＵメモリ２ａに一時格納してチップセレ
クタ回路４に対して出力し、同様に、前記記憶装置内の
記憶媒体から入力されるタイミングデータを、ＣＰＵメ
モリ１２ｂに一時格納して、各テスタチャンネルに対応
する加算回路５に対して出力し、タイミングスキューメ
モリ３は、前記記憶装置内の記憶媒体から入力されるタ
イミングスキューデータを格納し、各テスタチャンネル
に対応する加算回路５に対して出力し、チップセレクタ
回路４は、ＣＰＵ２内のＣＰＵメモリ２ａから入力され
るアダプターボードデータに基づいて、各ピングループ
に含まれるテスタチャンネルを特定するピングループデ
ータを生成して格納し、選択されたピングループに含ま
れるテスタチャンネルに対応するタイミングスキューメ
モリ３、加算回路５、及びタイミングメモリ６のチップ
セレクタ信号を並列に制御し、各テスタチャンネルに対
応する加算回路５は、ＣＰＵ２内のＣＰＵメモリ２ｂか
ら入力されるタイミングデータと、タイミングスキュー
メモリ３から各テスタチャンネルに応じて入力されるタ
イミングスキューデータと、を加算して補正されたタイ
ミングデータを、各テスタチャンネルに応じてタイミン
グメモリ６に対して出力するようにした。

【００６７】したがって、特定のピングループに含まれ
る、複数のテスタチャンネル毎のタイミングデータ転送
処理を、並列して行うことが可能であるため、従来のタ
イミングデータ転送回路における、選択された複数のテ
スタチャンネル毎に、補正されたタイミングデータの転
送を行うために転送回数が多くなり、その結果転送時間
が長くなってしまうという問題を解消し、転送回数を減
少させて全体の転送時間を短縮することができる。

【００６８】

【発明の効果】請求項１または２記載の発明によれば、
接続データに基づいて、被測定デバイスの複数の被測定
端子と接続されているとして特定された複数のテスタチ
ャンネル毎の補正済タイミングデータ転送処理を、並列
して同時に行うことが可能であるため、転送回数を減少
させて全体の転送時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態のタイミングデータ転送
回路１の回路構成を示すブロック図。

【図２】図１に示すタイミングデータ転送回路１を構成
するチップセレクタ回路４の回路構成を示すブロック
図。

【図３】図１に示すタイミングデータ転送回路１のタイ
ミングデータ転送動作の一例を説明するフローチャー
ト。

【図４】従来技術の一例としてのタイミングデータ転送
回路１１と該タイミングデータ転送回路１１と接続され
る各回路の構成を示すブロック図。

【図５】アダプターボードデータの例を示す図。

【図６】タイミングデータの例を示す図。

【図７】タイミングスキューデータの例を示す図。

【図８】図４に示すタイミングデータ転送回路１１のタ
イミングデータ転送動作の一例を説明するフローチャー
ト。

【図９】補正されたタイミングデータの例を示す図。

【符号の説明】

１ タイミングデータ転送回路 ２ ＣＰＵ ２ａ ＣＰＵメモリ ２ｂ ＣＰＵメモリ ３ タイミングスキューメモリ ４ チップセレクタ回路 ４１ アドレス発生回路 ４２ メモリ制御回路 ４３ ピングループメモリ ５ 加算回路 ６ タイミングメモリ ７ タイミング発生回路 １１ タイミングデータ転送回路 １２ ＣＰＵ １２ａ ＣＰＵメモリ １２ｂ ＣＰＵメモリ １２ｃ ＣＰＵメモリ １３ タイミングメモリ １４ タイミング発生回路 １５ 波形整形回路 １６ ピンエレクトロニクス １７ ＤＵＴ

Claims (2)

【特許請求の範囲】
1. 【請求項１】被測定デバイス試験用の各種波形信号の出
   力タイミングを決定するためのタイミングエッジを生成
   するタイミング発生手段を、各テスタチャンネル毎に備
   えるＩＣテスタに利用されるタイミングデータ転送回路
   であって、 前記ＩＣテスタの各テスタチャンネルと前記被測定デバ
   イスの各端子との接続関係に関する接続データ、及び前
   記被測定デバイスの試験のための基本タイミングデー
   タ、を格納する基本データ記憶手段と、 前記基本タイミングデータを前記各テスタチャンネル毎
   に補正するための補正用タイミングデータを格納する補
   正用データ記憶手段と、 前記基本データ記憶手段に格納された基本タイミングデ
   ータと、前記補正用データ記憶手段に格納された前記各
   テスタチャンネル毎の補正用タイミングデータと、を前
   記各テスタチャンネル毎に加算する複数の加算手段と、 この複数の加算手段によって算出された前記各テスタチ
   ャンネル毎の補正済タイミングデータを格納し、前記各
   テスタチャンネル毎のタイミング発生手段に対して出力
   する補正済データ記憶手段と、 前記基本データ記憶手段に格納された接続データに基づ
   いて、前記被測定デバイスの複数の被測定端子と接続さ
   れた複数の前記ＩＣテスタのテスタチャンネルを特定
   し、該特定された複数のテスタチャンネルに対応する前
   記補正用データ記憶手段の複数の格納領域、前記補正済
   データ記憶手段の複数の格納領域、及び複数の前記加算
   手段、を前記特定された複数のテスタチャンネルに対し
   て並列的に同時に制御する制御手段と、 を備えたことを特徴とするタイミングデータ転送回路。
2. 【請求項２】被測定デバイス試験用の各種波形信号の出
   力タイミングを決定するためのタイミングエッジを生成
   するタイミング発生手段を、各テスタチャンネル毎に備
   えるＩＣテスタに利用されるタイミングデータ転送方法
   であって、 前記ＩＣテスタの各テスタチャンネルと前記被測定デバ
   イスの各端子との接続関係に関する接続データ、及び前
   記被測定デバイスの試験のための基本タイミングデー
   タ、を基本データ記憶手段に格納し、 前記基本タイミングデータを前記各テスタチャンネル毎
   に補正するための補正用タイミングデータを補正用デー
   タ記憶手段に格納し、 前記基本データ記憶手段に格納された接続データに基づ
   いて、前記被測定デバイスの複数の被測定端子と接続さ
   れた複数の前記ＩＣテスタのテスタチャンネルを特定
   し、該特定された複数のテスタチャンネルに対応する前
   記補正用データ記憶手段の複数の格納領域を並列的に同
   時に制御して、前記基本タイミングデータと、前記特定
   された複数のテスタチャンネルに対応する前記補正用タ
   イミングデータと、を各テスタチャンネルに対して並列
   的に同時に加算し、 前記加算によって算出された前記各テスタチャンネル毎
   の補正済タイミングデータを補正済データ記憶手段に格
   納し、 前記補正済データ記憶手段に格納された前記各テスタチ
   ャンネル毎の補正済タイミングデータを前記各テスタチ
   ャンネル毎のタイミング発生手段に並列的に同時に転送
   することを特徴とするタイミングデータ転送方法。