JP4718388B2

JP4718388B2 - 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法

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Publication number: JP4718388B2
Application number: JP2006206422A
Authority: JP
Inventors: 智治市川
Original assignee: Asahi Kasei EMD Corp
Current assignee: Asahi Kasei EMD Corp
Priority date: 2006-07-28
Filing date: 2006-07-28
Publication date: 2011-07-06
Anticipated expiration: 2026-07-28
Also published as: JP2008035217A

Description

本発明は、周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法に関するものである。

図７は、第１従来例を示す図である。集積化されたＰＬＬ周波数シンセサイザをテストするための方法としては、例えば図７に示すような構成が従来から知られている。なお、図７に示す構成としては、例えば特開２００２−３０００２９号公報が参照される。
図７を参照すると、ＰＬＬ回路２０の入力信号Ｘ１の所定サイクル期間にわたり、アップダウンカウンタ２４で前記出力信号Φのサイクル数を計数した計数結果が、ＰＬＬ回路２０の逓倍数と前記計数期間とで定められる値（逓倍数保持レジスタ２２の値）と一致するか否か比較し、前記計数結果から、前記入力信号Ｘ１の次の前記計数期間にわたり、前記出力信号Φを１サイクル計数する毎に減算していった結果が、零値（“０”値保持レジスタ２１の値）と一致するか否か比較し、両方の結果が共に一致する時、ロック状態であることを示す判定信号が比較回路２３より出力される。

一方、図８は、第２従来例を示す図である。少ない素子数で、２系統の入力信号の周波数比較を簡単に行う周波数比較回路としては、例えば、図８に示すような構成が従来から知られている。図９は、図８に示した回路の動作を説明するためのタイミイグ図である。なお、図８に示す構成としては、例えば特公平７−９５０８３号公報が参照される。

図８を参照すると、第１の入力端子Ａと第２の入力端子Ｂにはそれぞれ周波数を比較するための基準入力信号と被比較入力信号が印加される。第１の入力端子Ａに基準入力信号のリーディングエッジ（即ち、パルスの立ち上がり）が到来し、第２の入力端子Ｂに印加される被比較入力信号のレベルが‘１’に移行しないうちに、基準入力信号のリーディングエッジが再び到来する場合は、ＳＲフリップフロップ３０がセットされ端子Ｇは‘１’のレベルとなる（図９の実線）。また、図９の破線で示すように、基準入力信号のリーディングエッジが到来して、さらに次のリーディングエッジが到来するまでの間に被比較入力信号のリーディングエッジが到来する場合は、ＳＲフリップフロップ３０がセットされることはなく、端子Ｇは‘０’のレベルとなる。
特開２００２−３０００２９号公報特公平７−９５０８３号公報

ところで、第１の従来例では、逓倍数が大きくなるに従い回路規模が大きくなるという問題点を有している。集積化された回路においては、より少ない素子数で実現されることが望まれている（第１の問題点）。
また、第２の従来例では、図１０に示すように、基準入力信号が‘１’のレベルとなる前に被比較入力信号のリーディングエッジが到達し、基準入力信号が‘０’のレベルとなった後で被比較入力信号のトレーリングエッジ（即ち、パルスの立下り）が到達するようなタイミングで、基準入力信号及び被比較入力信号が入力端子Ａ及びＢにそれぞれ入力されると、これら各信号の周波数が一致しているにも関わらず出力がセットされる（即ち、‘１’のレベルを出力する）期間が発生し、周波数を正しく比較できないおそれがあった（問題点２）。

そこで本発明は、上記の問題点１、２に鑑みてなされたものであって、周波数比較回路を少ない素子数で構成できるようにすると共に、第１、第２の信号（例えば、ＮＣＬＫ信号およびＭＣＬＫ信号）の周波数が一致しているか否かを正しく判定できるようにした周波数比較回路、ＰＬＬ周波数シンセサイザテスト回路及びそのテスト方法の提供を目的とする。

上記課題を解決するために、発明１の周波数比較回路は、第１の信号と第２の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、前記第１の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第１のエッジ検出信号を生成する第１のエッジ検出手段と、前記第２の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第２のエッジ検出信号を生成する第２のエッジ検出手段と、前記第１のエッジ検出信号をアップ信号としてアップカウントし、前記第２のエッジ検出信号をダウン信号としてダウンカウントし、２ビットのカウント値として出力する２ビットアップダウンカウンタと、前記２ビットのカウント値で表される４つの状態に基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているかあるいは一致していないかのどちらかを判定する判定手段と、を有することを特徴とするものである。

発明２の周波数比較回路は、発明１の周波数比較回路において、前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とするものである。
発明３の周波数比較回路は、発明１または発明２の周波数比較回路において、前記アップ信号及び前記ダウン信号並びに前記カウント値を、基準となるクロックに同期させる同期手段、をさらに有することを特徴とするものである。ここで、「基準となるクロックに同期させる」とは、例えば基準クロックの立ち上がり（または立ち下がり）にタイミングを合わせてパルスが変化するように調整する、ということである。
発明４のＰＬＬ周波数シンセサイザテスト回路は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストするテスト回路であって、発明１から発明３の何れか一に記載の周波数比較回路、を有することを特徴とするものである。

発明５のＰＬＬ周波数シンセサイザのテスト方法は、ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストする方法であって、前記ＰＬＬ周波数シンセサイザによって周波数が制御される第１の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第１のエッジ検出信号を生成するステップと、前記ＰＬＬ周波数シンセサイザの電圧制御発信器から出力された第２の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第２のエッジ検出信号を生成するステップと、前記第１のエッジ検出信号をアップ信号としてアップカウントし、前記第２のエッジ検出信号をダウン信号としてダウンカウントし、２ビットのカウント値を出力するステップと、前記２ビットのカウント値で表される４つの状態に基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているかあるいは一致していないかのどちらかを判定するステップと、を有することを特徴とするものである。

本発明によれば、例えば、図１０に示したようなタイミングで、第１、第２の信号が周波数比較回路に入力されたとしても、これら各信号の周波数が一致しているか否かを正しく判定することができる。また、図７に示した構成と比べて、より少ない素子数で周波数比較動作を実現することができ、逓倍数に関係無く素子数を一定にすることが可能である。

以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の実施の形態に係るＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）周波数シンセサイザ１０の構成例と、周波数比較回路１１の構成例とを示すブロック図である。
図１に示すように、ＰＬＬ周波数シンセサイザ１０は、例えば、第１の分周器（ＤＩＶ１）１０１と、第２の分周器（ＤＩＶ２）１０２と、位相周波数比較器（ＰＦＣ）１０３と、チャージポンプ（ｃｈａｒｇｅｐｕｍｐ）１０４と、ループフィルタ（ＬＰＦ）１０５と、電圧制御発振器（ＶＣＯ）１０６とを含んだ構成となっている。このＰＬＬ周波数シンセサイザ１０は、基準クロックを分周器（ＤＩＶ１）１０１で分周することによってＮＣＬＫ信号を生成すると共に、電圧制御発振器（ＶＣＯ）１０６の出力Φを分周器（ＤＩＶ２）１０２で分周することによってＭＣＬＫ信号を生成する。そして、これらＮＣＬＫ信号とＭＣＬＫ信号とを位相周波数比較器（ＰＦＣ）１０３で比較し、この比較の結果に基づいて前記ＮＣＬＫ信号と前記ＭＣＬＫ信号との位相及び周波数が一致するように出力Φを制御する。

また、この実施形態では、ＰＬＬ周波数シンセサイザ１０から周波数比較回路１１にＮＣＬＫ信号及びＭＣＬＫ信号と、基準クロックとが入力されるようになっており、これらＮＣＬＫ信号及びＭＣＬＫ信号の周波数が一致しているか否かの判定信号が周波数比較回路１１から出力されるようになっている。図１に示すように、周波数比較回路１１は、例えば、エッジ検出回路１１１と、２ビットアップダウンカウンタ１１２と、判定回路１１３と、を含んだ構成となっている。

エッジ検出回路１１１は、例えば二つのエッジ検出回路１１１ａ、１１１ｂで構成されている。エッジ検出回路１１１ａは分周器１０１に接続されており、分周器１０１からＮＣＬＫ信号が入力されるようになっている。また、エッジ検出回路１１１ａには基準クロックも入力されるようになっている。エッジ検出回路１１１ａは、このようなＮＣＬＫ信号および基準クロックの入力を受けて、ＮＣＬＫ信号の立ち上がりエッジ（もしくは、立ち下りエッジ）を検出し、基準クロックに同期してＵｐ信号を出力する。

同様に、エッジ検出回路１１１ｂは分周器１０２に接続されており、分周器１０２からＭＣＬＫ信号が入力されるようになっている。また、エッジ検出回路１１１ｂには基準クロックも入力されるようになっている。エッジ検出回路１１１ｂは、このようなＭＣＬＫ信号および基準クロックの入力を受けて、ＭＣＬＫ信号の立ち上がりエッジ（もしくは、立ち下りエッジ）を検出し、基準クロックに同期してＤｏｗｎ信号を出力する。

図２は、エッジ検出回路１１１ａの構成例を示す回路図である。図２に示すように、エッジ検出回路１１１ａは、例えば、３つのフリップフロップＦＦ１、ＦＦ２、ＦＦ３と、ＡＮＤ回路１５１と、ＯＲ回路１５３と、を含んだ構成となっている。３つのフリップフロップＦＦ１〜ＦＦ３は直列に接続されている。前段のフリップフロップＦＦ１のＤ端子は電源に接続され、Ｃ（クロック）端子にはＮＣＬＫが入力されるようになっている。中段のフリップフロップＦＦ２のＣ端子と、後段のフリップフロップＦＦ３のＣ端子には基準クロックがそれぞれ入力されるようになっており、基準クロックに同期して信号を出力するようになっている。

また、図２に示すように、ＡＮＤ回路１５１は２つの入力端子を有し、その一方はフリップフロップＦＦ２のＱ端子に接続されており、その他方はフリップフロップＦＦ３のＱＮ端子に接続されている。つまり、ＡＮＤ回路１５１には、フリップフロップＦＦ２のＱ端子から出力される信号と、フリップフロップＦＦ３のＱＮ端子から出力される信号とが入力されるようになっている。このエッジ検出回路１１１ａでは、ＡＮＤ回路１５１の２つの入力端子に‘１’が入力され、ＡＮＤ回路１５１から‘１’が出力されると、ＮＣＬＫの立ち上がりエッジの検出を意味するＵＰ信号がエッジ検出回路１１１ａの外へ出力される。また、これと同時に、ＡＮＤ回路１５１からＯＲ回路１５３へ向けて‘１’が出力され、フリップフロップＦＦ１がリセットされるようになっている。

なお、エッジ検出回路１１１ｂの構成例も例えば図２と同様である。図２の回路構成をエッジ検出回路１１１ｂとした場合には、図中で括弧書きしているように、１段目のフリップフロップＦＦ１のＣ端子にＭＣＬＫが入力される。また、ＡＮＤ回路１５１の入力が何れも‘１’であり、ＡＮＤ回路１５１から‘１’が出力されると、ＭＣＬＫの立ち上がりエッジの検出を意味するＤｏｗｎ信号がエッジ検出回路１１１ｂの外へ出力される。

図１に戻って、２ビットアップダウンカウンタ１１２は、エッジ検出回路１１１に接続されており、基準クロックで同期化されたＵｐ信号とＤｏｗｎ信号とがそれぞれ入力されるようになっている。また、２ビットアップダウンカウンタ１１２には、基準クロックも入力されるようになっている。２ビットアップダウンカウンタ１１２は、Ｕｐ信号とＤｏｗｎ信号とをカウントし、そのカウント値（即ち、Ｑ_１、Ｑ_０信号）を基準クロックに同期して出力する。

判定回路１１３は、２ビットアップダウンカウンタ１１２に接続されており、Ｑ_１、Ｑ_０信号と、基準クロックとが入力されるようになっている。判定回路１１３は、これらＱ_１、Ｑ_０信号に基づいて、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数とが一致しているか、あるいは一致していないかを判定し、その判定結果（即ち、判定信号）を基準クロックに同期して出力する。

図３は判定回路１１３の構成例を示す回路図である。図３に示すように、判定回路１１３は、ＡＮＤ回路１６１と、ＯＲ回路１６３と、フリップフロップＦＦ４とを含んだ構成となっている。ＱＮ_１、ＱＮ_０が共に‘１’であるとき、ＡＮＤ回路１６１から‘１’が出力され、ＯＲ回路１６３を通ってフリップフロップＦＦ４のＤ端子に‘１’が入力され、基準クロックに同期してＱ端子から信号‘１’が出力されるようになっている。また、この判定回路１１３では、フリップフロップＦＦ４のＱ端子から出力された信号が前段のＯＲ回路１６３にフィードバックされるようになっている。このため、Ｑ端子から信号‘１’がひとたび出力された後は、Ｒ（リセット）端子に初期化信号が入力されるまで、フリップフロップＦＦ４は信号‘１’を保持し続けることができる。

次に、本発明の実施の形態における周波数比較回路の動作を説明する。図４、図５および図６は、周波数比較回路１１の回路動作例を説明するためのタイミング図である。
ＰＬＬ周波数シンセサイザ１０がロック状態にある時、ＮＣＬＫ信号とＭＣＬＫ信号の周波数は一致している。図４はこの状態を示すタイミング図である。エッジ検出回路１１１によりＮＣＬＫ信号の立ち上がりエッジが検出され、次の基準クロックの立ち上がりエッジでＵｐ信号が出力される。ＭＣＬＫ信号に対しても同様にＤｏｗｎ信号が出力される。Ｕｐ信号及びＤｏｗｎ信号が共に‘１’のレベルにあるため、２ビットアップダウンカウンタ１１２は初期値（Ｑ_１＝‘０’、Ｑ_０＝‘１’）のまま変化せず、判定回路は‘０’のレベルのままとなる。

次に、ＭＣＬＫ信号の方がＮＣＬＫ信号よりも周波数が高い場合を説明する。図５はこの状態を示すタイミング図である。初期化信号解除後、ＭＣＬＫ信号の立ち上がりエッジの検出回数が、ＮＣＬＫ信号の立ち上がりエッジの検出回数より２回多くなると、エッジ検出回路１１１から２ビットアップダウンカウンタ１１２にＤｏｗｎ信号が２回多く出力され、２ビットアップダウンカウンタ１１２の出力は、Ｑ_１＝‘０’、Ｑ_０＝‘１’（即ち、“０１”）から、“００”、“１１”へと変化する。その結果、判定回路１１３は判定信号‘１’のレベルを出力し、初期化信号が入るまでその状態を保持する。

同様に、ＭＣＬＫ信号の方がＮＣＬＫ信号よりも周波数が低い場合を説明する。図６はこの状態を示すタイミング図である。初期化信号解除後、ＭＣＬＫ信号の立ち上がりエッジの検出回数が、ＮＣＬＫ信号の立ち上がりエッジの検出回数より２回少なくなると、エッジ検出回路１１１から２ビットアップダウンカウンタ１１２にＵＰ信号が２回多く出力され、２ビットアップダウンカウンタ１１２の出力は“０１”から、“１０”、“１１”へと変化する。その結果、判定回路１１３は判定信号‘１’のレベルを出力し、初期化信号が入るまでその状態を保持する。

このように、本発明の実施の形態によれば、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数が一致している状態であれば判定回路１１３は判定信号‘０’のレベルを出力した状態のままとなる。ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数が一致していない場合、初期化信号解除後、ＮＣＬＫ信号とＭＣＬＫ信号の立ち上がりエッジ検出回数の差が２となると判定回路１１３は判定信号‘１’のレベルを出力保持し、周波数の不一致を知ることができる。

たとえ図１０に示したようなタイミングで、ＮＣＬＫ信号およびＭＣＬＫ信号が周波数比較回路１１に入力されたとしても、これら各信号の周波数が一致しているか否かを正しく判定することができ、周波数比較回路の誤作動を防止することができる。また、ＮＣＬＫ、ＭＣＬＫの立ち上がり（もしくは立ち下がり）の変化のみを検出するだけでよいため、図７に示した構成と比べて、より少ない素子数で周波数比較動作を実現することができ、逓倍数に関係無く素子数を一定にすることが可能である。

なお、ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数との比較精度は、初期化信号解除後の待ち時間により調整される。待ち時間を長く取るほど周波数の比較精度を上げることができるが、当然、テスト時間はその分長くなり、テストに要するコストは上昇してしまう。従って、要求される性能とコストバランスを考えて待ち時間を設定することが好ましい。また、このような方法により、効率的なテストを実現することができる。

この実施の形態では、ＮＣＬＫ信号が本発明の「第１の信号」に対応し、ＭＣＬＫ信号が本発明の「第２の信号」に対応している。また、基準クロックが本発明の「基準信号」及び「基準となるクロック」に対応している。さらに、Ｕｐ信号が本発明の「第１のエッジ検出信号」に対応し、Ｄｏｗｎ信号が本発明の「第２のエッジ検出信号」に対応している。さらに、Ｑ_１、Ｑ_０信号が本発明の「カウント信号」に対応している。また、エッジ検出回路１１１ａが本発明の「第１のエッジ検出手段」に対応し、エッジ検出回路１１１ｂが本発明の「第２のエッジ検出手段」に対応している。さらに、２ビットアップダウンカウンタ１１２が本発明の「カウント信号出力手段」し、判定回路１１３が本発明の「判定手段」と「出力手段」の両方に対応している。また、エッジ検出回路１１１及び２ビットアップダウンカウンタ１１２の組み合わせが本発明の「同期手段」に対応し、周波数比較回路１１が本発明の「周波数比較回路」と「ＰＬＬ周波数シンセサイザテスト回路」の両方に対応している。

ＰＬＬ周波数シンセサイザ１０及び周波数比較回路１１の構成例を示す図。エッジ検出回路１１１ａ（１１１ｂ）の構成例を示す図。判定回路１１３の構成例を示す図。ＮＣＬＫ信号の周波数とＭＣＬＫ信号の周波数が一致しているときの、周波数比較回路１１の回路動作例を示すタイミング図。ＮＣＬＫ信号よりもＭＣＬＫ信号の方が周波数が高いときの、周波数比較回路１１の回路動作例を示すタイミング図。ＮＣＬＫ信号よりもＭＣＬＫ信号の方が周波数が低いときの、周波数比較回路１１の回路動作例を示すタイミング図。第１従来例を示す図。第２従来例を示す図。図７に示した回路の動作を説明するためのタイミイグ図。第２従来例の問題点を示すタイミング図。

符号の説明

１０ＰＬＬ周波数シンセサイザ
１１周波数比較回路
２０ＰＬＬ回路
２１ “０”値保持レジスタ
２２逓倍数保持レジスタ
２３比較回路
２４アップダウンカウンタ
３０ＳＲフリップフロップ
１０１分周器
１０２分周器
１０３位相周波数比較器
１０４チャージポンプ
１０５ループフィルタ
１０６電圧制御発振器
１１１エッジ検出回路
１１１ａ（ＮＣＬＫ用の）エッジ検出回路
１１１ｂ（ＭＣＬＫ用の）エッジ検出回路
１１２２ビットアップダウンカウンタ
１１３判定回路
１５１、１６１ＡＮＤ回路
１５３、１６３ＯＲ回路
ＦＦ１〜ＦＦ４フリップフロップ

Claims

第１の信号と第２の信号とを比較してその周波数が一致しているか否かを判定する周波数比較回路であって、
前記第１の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第１のエッジ検出信号を生成する第１のエッジ検出手段と、
前記第２の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第２のエッジ検出信号を生成する第２のエッジ検出手段と、
前記第１のエッジ検出信号をアップ信号としてアップカウントし、前記第２のエッジ検出信号をダウン信号としてダウンカウントし、２ビットのカウント値として出力する２ビットアップダウンカウンタと、
前記２ビットのカウント値で表される４つの状態に基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているかあるいは一致していないかのどちらかを判定する判定手段と、を有することを特徴とする周波数比較回路。
前記判定手段によって得られた判定結果を信号として外部に出力する出力手段、をさらに有することを特徴とする請求項１に記載の周波数比較回路。
前記アップ信号及び前記ダウン信号並びに前記カウント値を、基準となるクロックに同期させる同期手段、をさらに有することを特徴とする請求項１または請求項２に記載の周波数比較回路。
ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストするテスト回路であって、
請求項１から請求項３の何れか一項に記載の周波数比較回路、を有することを特徴とするＰＬＬ周波数シンセサイザテスト回路。
ＰＬＬ周波数シンセサイザに付随してＰＬＬループの引き込み状態をテストする方法であって、
前記ＰＬＬ周波数シンセサイザによって周波数が制御される第１の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第１のエッジ検出信号を生成するステップと、
前記ＰＬＬ周波数シンセサイザの電圧制御発信器から出力された第２の信号の立ち上がりもしくは立ち下がりのエッジを検出して、第２のエッジ検出信号を生成するステップと、
前記第１のエッジ検出信号をアップ信号としてアップカウントし、前記第２のエッジ検出信号をダウン信号としてダウンカウントし、２ビットのカウント値を出力するステップと、
前記２ビットのカウント値で表される４つの状態に基づいて、前記第１の信号の周波数と前記第２の信号の周波数とが一致しているかあるいは一致していないかのどちらかを判定するステップと、を有することを特徴とするＰＬＬ周波数シンセサイザのテスト方法。