JP4895551B2 - 試験装置および試験方法 - Google Patents
試験装置および試験方法 Download PDFInfo
- Publication number
- JP4895551B2 JP4895551B2 JP2005232171A JP2005232171A JP4895551B2 JP 4895551 B2 JP4895551 B2 JP 4895551B2 JP 2005232171 A JP2005232171 A JP 2005232171A JP 2005232171 A JP2005232171 A JP 2005232171A JP 4895551 B2 JP4895551 B2 JP 4895551B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- phase
- adjustment signal
- test
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims description 189
- 238000010998 test method Methods 0.000 title claims description 11
- 238000011084 recovery Methods 0.000 claims description 64
- 238000001514 detection method Methods 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 5
- 238000002360 preparation method Methods 0.000 claims description 4
- 230000005856 abnormality Effects 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 description 6
- 238000013459 approach Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000008929 regeneration Effects 0.000 description 1
- 238000011069 regeneration method Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31928—Formatter
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
パターン発生器110は、DUT100を試験するための試験パターンを発生する。本実施形態に係るパターン発生器110は、命令メモリ116に格納された、DUT100を試験するための命令列を実行することにより試験のシーケンスを制御し、それぞれの命令に対応付けてパターンメモリ118に格納された試験パターンを試験信号供給部120へ出力する。これに代えて、パターン発生器110は、命令シーケンスによらず、予め指定されたアルゴリズムに基づいて試験パターンを順次生成していくアルゴリズミックパターン発生器(Algorithmic Pattern Generator)であっても良い。
試験信号供給部120は、試験パターンに基づく試験信号をDUT100に供給する。より具体的には、試験信号供給部120は、パターン発生器110から試験パターンを受け取って、試験パターンにより指定された波形に成形し、試験パターンにより指定されたタイミングに応じた試験信号を生成する。そして、試験信号供給部120は、当該試験信号をドライバを介してDUT100へ供給する。
100 DUT
110 パターン発生器
112 命令アドレスレジスタ
114 記録開始アドレスレジスタ
116 命令メモリ
118 パターンメモリ
120 試験信号供給部
125 レベルコンパレータ
130 クロック再生部
140 タイミング比較器
150 論理比較器
160 判定部
170 試験制御部
180 演算部
190 表示部
200 基準クロック源
210 クロック再生回路
220 第1位相比較部
230 分周器
240 第1位相比較器
250 レート変換器
260 デジタルフィルタ
270 DAコンバータ
280 記憶部
300 切替部
305 加算器
310 再生クロック発生部
320 LPF
330 積分器
340 VCO
350 分周器
360 第2位相比較部
370 分周器
380 第2位相比較器
500 系列
510 系列
600 試験装置
602 DUT
Claims (14)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
入力される前記基準クロックおよび位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、
前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、
前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第1位相比較部と、
前記第1位相比較部が出力する前記位相調整信号を順次記憶する記憶部と
を備える試験装置。 - 前記クロック再生回路は、
前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第2位相比較部と、
前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、
前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部と
を有する請求項1に記載の試験装置。 - 前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、
前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部と
を更に備え、
前記パターン発生器は、予め設定されたアドレスの命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示する請求項1または2に記載の試験装置。 - 前記被試験デバイスを試験するための命令列を実行して試験パターンを発生するパターン発生器と、
前記試験パターンに基づく試験信号を前記被試験デバイスに供給する試験信号供給部と
を更に備え、
前記パターン発生器は、前記出力信号と前記再生クロックとの間の位相調整を開始することを指示する命令を実行する場合に、前記位相調整信号の記憶開始を前記記憶部に指示する請求項1または2に記載の試験装置。 - 前記第1位相比較部は、予め定められた間隔毎にデジタル値の前記位相調整信号を出力し、
前記クロック再生回路は、DAコンバータによりアナログ値に変換した前記位相調整信号に応じて前記基準クロックに対する前記再生クロックの位相差を変更し、
前記DAコンバータがデジタル入力をアナログ出力に変換し、前記クロック再生回路がアナログ値の前記位相調整信号に応じて前記位相差を変更する特性に基づいて、前記記憶部に記憶されたデジタル値の前記位相調整信号に応じた前記位相差の理論値を算出する演算部と、
前記演算部により算出された前記位相差の理論値のグラフを表示する表示部と
を更に備える請求項1から4のいずれか一項に記載の試験装置。 - 前記第1位相比較部は、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相差をデジタル値の前記位相調整信号として出力し、
前記表示部は、利用者の指示に応じて、デジタル値の前記位相調整信号、または、前記特性に基づく前記位相差の理論値のいずれを表示するかを選択する請求項5に記載の試験装置。 - 被試験デバイスを試験する試験装置であって、
前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック源と、
入力される前記基準クロックおよび位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生回路と、
前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較器と、
前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第1位相比較部と、
前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定部と
を備える試験装置。 - 予め設定された検出期間の間、前記位相調整信号が予め設定された上限値以下かつ予め設定された下限値以上の値であったことを条件として、前記被試験デバイスの試験を開始する試験制御部を更に備える請求項7に記載の試験装置。
- 前記判定部は、前記位相調整信号による位相調整を開始してから予め設定された準備期間を経過するまでに、前記検出期間の間前記位相調整信号が前記上限値以下かつ前記下限値以上の値とならなかったことを条件として、前記被試験デバイスの試験を開始できない旨の異常を検出する請求項8に記載の試験装置。
- 前記クロック再生回路は、
前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第2位相比較部と、
前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算器と、
前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生部と、
前記第2位相比較部および前記加算器の間に設けられ、第1動作モードにおいて前記周波数調整信号を前記加算器へと出力し、第2動作モードにおいて前記周波数調整信号に代えて予め定められた値を前記加算器へと出力する切替部と
を有し、
前記判定部は、前記第2動作モードにおける前記位相調整信号の変動幅が予め設定された基準変動幅以上であることを条件として、前記被試験デバイスの不良を検出する
請求項7から9のいずれか一項に記載の試験装置。 - 被試験デバイスを試験する試験方法であって、
基準クロック源が、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック発生段階と、
クロック再生回路が、入力される前記基準クロックおよび位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、
タイミング比較器が、前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較段階と、
第1位相比較部が、前記被試験デバイスが出力する出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第1位相比較段階と、
記憶部が、前記第1位相比較部が出力する前記位相調整信号を順次記憶する記憶段階と
を備える試験方法。 - 前記クロック再生段階は、
第2位相比較部が、前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第2位相比較段階と、
加算器が、前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算段階と、
再生クロック発生部が、前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生段階と
を有する請求項11に記載の試験方法。 - 被試験デバイスを試験する試験方法であって、
基準クロック源が、前記被試験デバイスの動作を制御する基準クロックを発生する基準クロック段階と、
クロック再生回路が、入力される前記基準クロックおよび位相調整信号に基づいて、前記基準クロックと周波数が略等しく、前記基準クロックに対し前記位相調整信号に応じた位相差を有する再生クロックを生成するクロック再生段階と、
タイミング比較器が、前記再生クロックに基づいて、前記被試験デバイスが出力する出力信号の値を取得するタイミング比較段階と、
第1位相比較部が、前記出力信号と前記再生クロックとの位相を比較した結果に基づいて、前記位相差を予め定められた基準位相差に近づける前記位相調整信号を前記クロック再生回路へ出力する第1位相比較段階と、
判定部が、前記位相調整信号に基づいて、試験の成否および前記被試験デバイスの良否の少なくとも一方を判定する判定段階と
を備える試験方法。 - 前記クロック再生段階は、
第2位相比較部が、前記基準クロックと前記再生クロックとの位相を比較した結果に基づいて、前記再生クロックの周波数を前記基準クロックに近づける周波数調整信号を出力する第2位相比較段階と、
加算器が、前記位相調整信号および前記周波数調整信号を加算したクロック調整信号を出力する加算段階と、
再生クロック発生部が、前記クロック調整信号に基づいて、前記再生クロックを発生する再生クロック発生段階と
を有する請求項13に記載の試験方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005232171A JP4895551B2 (ja) | 2005-08-10 | 2005-08-10 | 試験装置および試験方法 |
US11/208,413 US7190155B2 (en) | 2005-08-10 | 2005-08-19 | Test apparatus and testing method |
US11/518,468 US7193407B2 (en) | 2005-08-10 | 2006-09-08 | Test apparatus and testing method |
US11/594,418 US7759927B2 (en) | 2005-08-10 | 2006-11-08 | Test apparatus and testing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005232171A JP4895551B2 (ja) | 2005-08-10 | 2005-08-10 | 試験装置および試験方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007048386A JP2007048386A (ja) | 2007-02-22 |
JP4895551B2 true JP4895551B2 (ja) | 2012-03-14 |
Family
ID=37741988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005232171A Expired - Fee Related JP4895551B2 (ja) | 2005-08-10 | 2005-08-10 | 試験装置および試験方法 |
Country Status (2)
Country | Link |
---|---|
US (3) | US7190155B2 (ja) |
JP (1) | JP4895551B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4895551B2 (ja) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
US7669090B2 (en) * | 2006-05-18 | 2010-02-23 | Kabushiki Kaisha Toshiba | Apparatus and method for verifying custom IC |
US8037371B1 (en) | 2007-05-14 | 2011-10-11 | National Semiconductor Corporation | Apparatus and method for testing high-speed serial transmitters and other devices |
US7809517B1 (en) * | 2007-09-07 | 2010-10-05 | National Semiconductor Corporation | Apparatus and method for measuring phase noise/jitter in devices under test |
CN102099700A (zh) * | 2008-08-01 | 2011-06-15 | 株式会社爱德万测试 | 测试装置 |
CN103885845A (zh) * | 2012-12-21 | 2014-06-25 | 祥硕科技股份有限公司 | 集成电路的除错系统及其除错方法 |
US10721009B2 (en) * | 2016-11-17 | 2020-07-21 | Accedian Networks Inc. | Virtualized clocks |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5764171A (en) * | 1980-10-08 | 1982-04-19 | Advantest Corp | Spectrum analyzer |
US4600994A (en) * | 1982-10-06 | 1986-07-15 | Takeda Riken Kogyo Kabushikikaisha | Phase difference measuring apparatus |
US4638248A (en) * | 1985-06-10 | 1987-01-20 | Massachusetts Institute Of Technology | Methods and apparatus for measuring relative gain and phase of voltage input signals versus voltage output signals |
US4975634A (en) * | 1989-04-07 | 1990-12-04 | General Signal Corporation | Jitter measurement device |
JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
US6380755B1 (en) * | 1998-09-14 | 2002-04-30 | Tokyo Electron Limited | Testing apparatus for test piece testing method contactor and method of manufacturing the same |
JP3394202B2 (ja) * | 1999-01-13 | 2003-04-07 | 太陽誘電株式会社 | 電磁界強度の測定方法及び装置並びに電流電圧分布の測定方法及び装置 |
US6324485B1 (en) * | 1999-01-26 | 2001-11-27 | Newmillennia Solutions, Inc. | Application specific automated test equipment system for testing integrated circuit devices in a native environment |
JP4286375B2 (ja) * | 1999-04-02 | 2009-06-24 | 株式会社アドバンテスト | 遅延クロック生成装置および遅延時間測定装置 |
US6789224B2 (en) * | 2000-01-18 | 2004-09-07 | Advantest Corporation | Method and apparatus for testing semiconductor devices |
JP4560187B2 (ja) * | 2000-08-30 | 2010-10-13 | 株式会社アドバンテスト | インターリーブad変換方式波形ディジタイザ装置 |
JP4279489B2 (ja) * | 2001-11-08 | 2009-06-17 | 株式会社アドバンテスト | タイミング発生器、及び試験装置 |
US7080304B2 (en) * | 2002-02-26 | 2006-07-18 | Teradyne, Inc. | Technique for programming clocks in automatic test system |
WO2003104826A1 (ja) * | 2002-06-10 | 2003-12-18 | 株式会社アドバンテスト | 半導体試験装置 |
US7079614B2 (en) * | 2002-11-21 | 2006-07-18 | Agilent Technologies, Inc. | Method of generating a measure of a mistiming and apparatus therefor |
EP1666904A4 (en) * | 2003-05-21 | 2010-09-08 | Advantest Corp | TEST APPARATUS AND TEST MODULE |
CN100476448C (zh) * | 2003-11-20 | 2009-04-08 | 爱德万测试株式会社 | 时序比较器、数据取样装置、以及测试装置 |
DE102004061510A1 (de) * | 2003-12-16 | 2005-10-06 | Advantest Corp. | Prüfvorrichtung und Prüfverfahren |
JP4351941B2 (ja) * | 2004-03-26 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び試験方法 |
EP1600784A1 (en) * | 2004-05-03 | 2005-11-30 | Agilent Technologies, Inc. | Serial/parallel interface for an integrated circuit |
JP4477450B2 (ja) * | 2004-08-12 | 2010-06-09 | 株式会社アドバンテスト | タイミング発生器、試験装置、及びスキュー調整方法 |
JP4536610B2 (ja) * | 2005-07-07 | 2010-09-01 | 株式会社アドバンテスト | 半導体試験装置 |
JP4895551B2 (ja) * | 2005-08-10 | 2012-03-14 | 株式会社アドバンテスト | 試験装置および試験方法 |
US7574633B2 (en) * | 2006-07-12 | 2009-08-11 | Advantest Corporation | Test apparatus, adjustment method and recording medium |
-
2005
- 2005-08-10 JP JP2005232171A patent/JP4895551B2/ja not_active Expired - Fee Related
- 2005-08-19 US US11/208,413 patent/US7190155B2/en active Active
-
2006
- 2006-09-08 US US11/518,468 patent/US7193407B2/en active Active
- 2006-11-08 US US11/594,418 patent/US7759927B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070035288A1 (en) | 2007-02-15 |
US7193407B2 (en) | 2007-03-20 |
US7190155B2 (en) | 2007-03-13 |
US20070052427A1 (en) | 2007-03-08 |
US7759927B2 (en) | 2010-07-20 |
JP2007048386A (ja) | 2007-02-22 |
US20070035289A1 (en) | 2007-02-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4895551B2 (ja) | 試験装置および試験方法 | |
JP4351941B2 (ja) | 試験装置及び試験方法 | |
JP5175728B2 (ja) | 試験装置、調整方法および調整プログラム | |
JP4536610B2 (ja) | 半導体試験装置 | |
JP4806599B2 (ja) | 電気回路および試験装置 | |
US7805641B2 (en) | Test apparatus for regulating a test signal supplied to a device under test and method thereof | |
JP2005005769A (ja) | 伝送システム、受信装置、試験装置、及びテストヘッド | |
JPWO2008123470A1 (ja) | 復調装置、試験装置および電子デバイス | |
WO2010026642A1 (ja) | 試験装置、送信装置、受信装置、試験方法、送信方法、および受信方法 | |
US7949922B2 (en) | Test apparatus, shift amount measuring apparatus, shift amount measuring method and diagnostic method | |
US20070061094A1 (en) | Test apparatus, timing generator and program therefor | |
JP5314755B2 (ja) | 受信装置、試験装置、受信方法および試験方法 | |
JP2009014363A (ja) | 半導体試験装置 | |
JPWO2008142743A1 (ja) | 試験装置 | |
KR20110075560A (ko) | 반도체 장치 및 그의 동작 방법 | |
US8605825B2 (en) | Receiving apparatus, test apparatus, receiving method and test method | |
CN114389786A (zh) | 时钟相位调节装置、方法及同步系统、电子设备 | |
JP4944771B2 (ja) | 試験装置、回路および電子デバイス | |
EP2416249B1 (en) | Self-testing apparatus and method for phase adjustment circuit | |
JPWO2007029513A1 (ja) | タイミング発生器、試験装置、及びタイミング発生方法 | |
JP2010286334A (ja) | 半導体試験装置 | |
JP2008124709A (ja) | 信号再生回路、受信装置、及び測定装置 | |
JP2005045734A (ja) | フレーム位相同期回路 | |
JPH09191245A (ja) | クロック生成回路 | |
JPH0722382B2 (ja) | 時間軸変動補正装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080718 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111213 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111220 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150106 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |