JP2008005503A - 電磁干渉を減少させる方法及びクロック管理回路、（コヒーレントな周波数クロックの生成及びノンコヒーレントな位相を用いるスペクトル管理） - Google Patents

Abstract

【課題】クロック動作回路において電磁干渉を減少させる方法を提供する。
【解決手段】この方法では、クロック回路は、少なくとも第１クロック信号及び第２クロック信号を含む。この方法は、第１クロック信号の第１遷移部が、第２クロック信号の対応する第２遷移部と実質的に合っているときを検出する。この方法は更に、第１遷移部が第２遷移部と実質的に合っている場合、第２クロック信号を所定の時間量だけ遅延する。
【選択図】図３

Description

本発明は、デジタル回路に関し、特に、電磁干渉を減少させるように複数のクロック信号を制御する回路に関する。

周辺装置相互接続（ＰＣＩ）規格は、周辺装置をコンピュータ・マザーボードに取り付けるコンピュータ・バスを指定する。これら装置は、（ＰＣＩ仕様においてプレーナ装置と称される）マザーボード自体に取り付けられた集積回路、または、ソケット内に取り付けられた拡張カードの形態を取ることがある。ＰＣＩバスは、現代のＰＣにおいて一般的であるが、多くのその他のコンピュータ・タイプにおいても見られる。ＰＣＩ仕様は、（ワイヤ間隔を含む）バスの物理サイズ、電気特性、バス・タイミング及びプロトコルに及ぶ。

大部分のデジタル回路は、回路にわたってラッチを起動する一連のクロック・パルスを生成する何らかのクロック装置を用いる。クロック・パルスがアサートされると、ラッチは、論理装置からデータ値を獲得し格納することが可能にされる。クロック・パルスを周期的にアサートすることによって、データ値は規則的に回路内を伝搬することができ、これによって、論理演算の開始にいかなるデータ単位も、対応するデータ単位と正確に一対にされることを確実にする。

更に複雑なデジタル回路は、幾つかの異なるクロックを用いることが多く、異なる周波数で動作することもある。また、幾つかの回路において、同時に起動するために多くのラッチを必要とすることがある。しかし、単一クロック回路は、ラッチのすべてを駆動するのに充分な電力に欠けることがある。従って、「クロック・ツリー」を用いてクロック信号を再生成することが一般的である。本質的には、クロック・ツリーは、元のレベルに復元された電力を用いてクロック信号を受信し幾つかの異なるクロック信号線に複製する複数のドライバを含む。

幾つかのクロック信号は、所定のクロック・パルスが、クロック信号において続いて生じるパルスとわずかに位相外れになっているときを感知し、このような位相外れの関係が検出されると位相を訂正する位相同期ル−プ（ＰＬＬ）を用いる回路によって受信される。従って、受信したクロック・パルスにおけるわずかな遅延は、同期回路における動作の正常なタイミングと干渉しない。

各クロック信号がアサートされると、各クロック信号は多少の電磁放射を生成する。典型的に、この電磁放射は単純な回路において取るに足りないが、複雑な回路においては電磁干渉（ＥＭＩ）と称される。幾つかの異なるクロック信号がコヒーレントにアサートされる場合、クロック信号から組み合わされたＥＭＩは、回路の正常動作と干渉するのに充分であることがある。この問題は、ＰＣＩ用途で用いられる回路のような高密度回路において特に重大となることがある。

（相対量のみを示し、実際のいかなる測定単位にも対応しない）図１に示された従来技術のシステムの典型的なタイミング図の１０において、第１クロック信号１２、第２クロック信号１４及び第３クロック信号１６は各々、立上り及び立下りのような複数の周期的な遷移部を含む。ＥＭＩレベル２０の表示は、クロック信号の２つの遷移部が実質的に合っている（ｓｕｂｓｔａｎｔｉａｌｌｙ ａｌｉｇｎｅｄ）場合、ＥＭＩレベル２０が増大し、すべての３つのクロック信号の遷移部が合っている場合、ＥＭＩレベル２０が最大になることを明らかにしている。

複雑な回路における複数のクロック信号は、回路の様々な部分に深刻な破壊的な影響を及ぼすことがあるＥＭＩスパイクを生成することがある。ＥＭＩの影響が一時的に（幾つかの信号が合っているときのみ）生じるので、ＥＭＩスパイクの影響は特にデバッグし難いことがある。

ＥＭＩは、相互運用性に対する懸念であるだけでなく、規制機関によって制限されるものでもある。例えば、ＦＣＣ規則は、マシンによって放出されることがあるＥＭＩの量を制限する。また、ＣＩＳＰＲ国別要件は、マシンを加盟国に出荷するためにＥＭＩを制限する。マシンを完璧に動作させることができるが、ＥＭＩレベルが規制限度を超える場合にはマシンを販売することができない。

従って、異なるクロック信号からのコヒーレントなクロック・パルスによる電磁干渉を回路において減少させるシステムが必要とされる。

従来技術の欠点は、本発明によって克服される。一側面において、本発明は、少なくとも第１クロック信号及び第２クロック信号を含むクロック動作回路において電磁干渉を減少させる方法である。この方法は、第１クロック信号の第１遷移部が、第２クロック信号の対応する第２遷移部と実質的に合っているときを検出する。第１遷移部が第２遷移部と実質的に合っている場合、第２クロック信号を所定の時間量だけ遅延する。

別の側面において、本発明は、第１クロック信号と第２クロック信号との間で回路において電磁干渉を減少させる方法である。この方法では、第１クロック信号が、第２クロック信号によって示されている第２遷移部と実質的に合っている第１遷移部を示す場合、第１クロック信号及び第２クロック信号の選択した１つを遅延する。第１遷移部が第２遷移部と実質的に合っていない場合、第１クロック信号及び第２クロック信号の選択した１つを通常通りに伝搬させる。

更に別の側面において、本発明は、少なくとも第１クロック信号及び第２クロック信号を管理するクロック管理回路である。第１検出器は、第１クロック信号の第１遷移部を検出する。第２検出器は、第２クロック信号の第２遷移部を検出する。第１比較器は第１遷移部を第２遷移部と比較し、第１遷移部が第２遷移部と実質的に合っている場合に第１遅延第２信号をアサートする。第１遅延回路は、第１遅延第２信号がアサートされると、第２クロック信号を遅延する。

本発明のこれらの側面及びその他の側面は、添付図面と併せて理解される以下の好適な実施形態の説明から明らかになる。当業者にとって明らかなように、開示する新概念の意図及び範囲から逸脱することなく本発明の多くの変形及び変更を行うことができる。

次に、本発明の好適な実施形態を詳細に説明する。図面に関して、図を通して同一の符号は、同様な部分を示す。本明細書の説明において、かつ、特許請求の範囲を通して用いられるように、以下の用語は、文脈に他に明らかに定めがない限り、本明細書に明確に関連する意味を取る。単数複数について記載のないものは１つ以上とする。「〜において」の意味は、「〜内」及び「〜上」を含む。

クロックの立上りが同相で生じない場合には、コヒーレントに駆動されたクロックからの放出を減少させることができる。本発明の一実施形態は、複数のクロック信号間で同時に存在する遷移部を検出する。同時に存在する遷移部が生じる場合、クロック信号の１つは遅延され、これによって、遷移部が同時に存在するのを阻止する。例えば、図２の１００に示されるように、典型的な３つのクロック信号システムにおいて、第１クロック信号１１２、第２クロック信号１１４及び第３クロック信号は、同時に存在する遷移部を阻止するように操作される場合に、クロックによって出力される最大ＥＭＩレベル１２０は減少される。

一実施形態において、ＥＭＩ阻止システムは、第１クロック信号の第１遷移部が第２クロック信号の対応する第２遷移部と実質的に合っているときを検出する（このことは、第１遷移部の傾斜及び方向を第２遷移部の傾斜及び方向と比較することによって行うことができる）。第１遷移部が第２遷移部と実質的に合っている場合、システムは、所定の時間量だけ第２クロック信号を遅延する。

図３に示されるような１つの物理的な実施形態において、第１出力１６０を生成する第１直接デジタル合成器（ＤＤＳ）１３２と、第２出力１６２を生成する第２ＤＤＳ１３４と、第３出力１６４を生成する第３ＤＤＳ１３６とを介してベース・クロック回路１３０からクロック信号を再生成するクロック・システム上で検出及び遅延を達成することができる。第１ＤＤＳ１３２の出力は、第１傾斜及び方向検出及び比較（ＳＤＤＣ）回路１４０を用いて第２ＤＤＳ１３４の出力と比較される。ＳＤＤＣは、例えば位相検出器を含むことができる。２つの信号が、同時に存在する遷移部を持たないことを第１ＳＤＤＣ回路１４０が示す場合、第１選択遅延回路１５０は、第２ＤＤＳ１３４の出力を直接に第２出力１６２へ伝搬させる。その他の場合、第１選択遅延回路１５０は、第２出力１６２に伝搬する前に所定の時間量だけ出力を遅延する。同様に、第１ＤＤＳ１３２の出力は、第２ＳＤＤＣ回路１４２を用いて第３ＤＤＳ１３６の出力と比較され、第２ＳＤＤＣ回路１４２が、同時に存在する遷移部を検出する場合、第２選択遅延回路１５２は第３ＤＤＳ１３６の出力を遅延する。その他の場合、遅延なしに第２選択遅延回路１５２を通って出力を伝搬させる。第３ＤＤＳ１３６の出力は第２選択遅延回路１５２を通過した後、（第２ＤＤＳ１３４の出力が第１選択遅延回路１５０を通過した後）第３ＳＤＤＣ回路１４４を用いて第２ＤＤＳ１３４の出力と比較される。この段階で、同時に存在する遷移部が存在しない場合、第３選択遅延回路１５４は、信号を直接に第３出力へ通過させ、その他の場合、信号は所定の時間量だけ遅延され、その後、伝搬される。この実施形態において、第３ＤＤＳ１３６からの信号は、第１ＤＤＳ１３２及び第２ＤＤＳ１３４の両方からの信号よりも低い周波数を有する。同様に、第２ＤＤＳ１３４からの信号は、第１ＤＤＳ１３２からの信号よりも低い周波数を有する。

これらクロック信号が非同期システムにおいて用いられる場合、わずかに追加される遅延は少しも重要でない。しかし、非同期システムにおいて、クロック信号がそれぞれの出力によって受信された後、（例えば位相同期ル−プを用いて）クロック信号を再同期化することができる。

１つの典型的なプロトタイプにおいて、本発明によるシステムは、幾つかの副クロックをコヒーレントに派生させるのに用いられる主クロック・チップを含んだ。クロックが出力される前、システムは、クロックの位相（すなわち、立上り時間対立上り時間）が同時に生じないことを確実にした。一例において、周辺装置相互接続（ＰＣＩ）クロックに適用されたように、１３３ＭＨｚクロックは実行され、ドライバがすべてのスロットに必要とされたファンアウトを処理できなかったので、３セットのスロットに再駆動した。出力周波数は互いに近接し（約１２０ｋＨｚ離れ）、その上、クロック位相が同時に生じないことを確実にしながら、出力周波数は依然として仕様内にあった。このことは、システム内でクロック・パルスを遅延することによって行われた。位相同期ル−プに駆動されると、駆動されたＰＣＩカードは、主クロックに至るまで同期し、パルス列におけるいかなる単一遅延をも処理した。

再駆動は重要であるが、クロック・リドライバ・チップは、乗算及び除算を含むことがある。多くのこのような用途において、これら再駆動されたクロックを同相で駆動する必要はなく、従って、クロックを互いに遅延することによってＥＭＩを減少させることができる。

システムは典型的なＤＤＳ（直接デジタル合成器）ブロックを用いるが、信号の立上り及び立下りの正確な傾斜及び方向を決定する。１つの信号の立上り（または立下り）が別の信号の立上り（または立下り）と共に生じるように設定された場合、２つのうち遅い方のクロックが遅延される。遅い方のクロックが、その全期間に少ない百分率変化を表し、従って、遅い方のクロックにはエラーの持ち込みが少ないので、遅い方のクロックを典型的に遅延する必要がある。

全システムは、時間領域において生じる遅延を、周波数領域においてＥＭＩを減少させるように処理する。クロック信号の遷移部が同時に存在するのを阻止することによって、システムのＥＭＩは、より多くの周波数成分スパイクを有することがあるが、これらスパイクの強度は減少される。図４に示すように、本発明を用いる回路からのＥＭＩの周波数成分グラフ１８２は、従来の回路の比較可能なグラフ１８０よりも小さい周波数成分ピークを有する。周波数成分グラフ１８２は、低レベルの周波数成分ピーク（例えば、項目１８４）を示すが、これら低レベルのピークは低強度のため、その他の回路と干渉する可能性は低い。また、最大ピーク（例えば、項目１８６）の強度の減少は、その他の回路への有害なＥＭＩの影響を少なくする。

選択遅延回路２１０の第１実施形態を図５に示す。この実施形態において、第１ＤＤＳ１３２及び第２ＤＤＳ１３４の出力は両方とも第１ＳＤＤＣ回路１４０に供給され、第１ＳＤＤＣ回路１４０はスイッチ２１２を制御する。スイッチ２１２は、第２出力１６２に直接に、または、第２出力１６２に遅延ライン２１４を通過させて第２ＤＤＳ１３４の出力を選択的に接続することができる。選択遅延回路２２０の第２実施形態において、図６に示すように、（ドライバまたはその他のソリッドステート回路のような）遅延ゲート２２４を遅延素子として用いることができる。

前記の実施形態は、説明を簡単にするために３つのみのクロック信号を示したが、処理を多数の駆動クロック信号まで拡張することができる。各ＤＤＳモジュールの出力は、傾斜及び方向を検査するため、次の（遅い）モジュールと比較される。傾斜及び方向が同じである場合、遅い方のクロックが遅延される。この信号は、次に、次の比較ブロックに伝達される。傾斜及び方向が等しくない場合、信号は遅延されず、次のブロックまたは出力に伝達される。１つの代替実施形態は、傾斜／方向検出及び比較信号をＤＤＳモジュールに戻し、実質的に数を内部位相アキュムレータに追加し、内部位相アキュムレータはクロック信号の位相開始点を変更する。

前述した実施形態は、出願時点で発明者に既知であった本発明の好適な実施形態及び最良の態様を含むが、説明的な例としてのみ与えられる。本発明の意図及び範囲から逸脱することなく、本明細書で開示された具体的な実施形態から多くの乖離を構成することができることは容易に理解されるであろう。従って、本発明の範囲は、前に具体的に述べた実施形態に限定されるものというよりはむしろ特許請求の範囲によって決定されるものである。

従来技術のシステムに対応するタイミング図である。 本発明の例示的な一実施形態に対応するタイミング図である。 クロック信号の傾斜を評価し、それに応じてクロック信号のタイミングを変更するのに用いることができる装置のブロック図である。 本発明の典型的な実施形態を用いる回路から生じたＥＭＩと、本発明を用いない回路から生じたＥＭＩとの周波数スペクトル比較を示す周波数図である。 本発明と用いることができる遅延段の第１実施形態である。 本発明と用いることができる遅延段の第２実施形態である。

符号の説明

１３０ ベース・クロック回路
１３２ 第１直接デジタル合成器（ＤＤＳ）
１３４ 第２ＤＤＳ
１３６ 第３ＤＤＳ
１４０ 第１傾斜及び方向検出及び比較（ＳＤＤＣ）回路
１４２ 第２ＳＤＤＣ回路
１４４ 第３ＳＤＤＣ回路
１５０ 第１選択遅延回路
１５２ 第２選択遅延回路
１５４ 第３選択遅延回路
２１０、２２０ 選択遅延回路
２１２ スイッチ
２１４ 遅延ライン
２２４ 遅延ゲート

Claims (16)

1. 少なくとも第１クロック信号及び第２クロック信号を含むクロック動作回路において電磁干渉を減少させる方法であって、
   ａ． 前記第１クロック信号の第１遷移部が、前記第２クロック信号の対応する第２遷移部と実質的に合っているときを検出するステップと、
   ｂ． 前記第１遷移部が前記第２遷移部と実質的に合っている場合、前記第２クロック信号を所定の時間量だけ遅延するステップと、
   を含む方法。
2. 前記検出するステップが、前記第１遷移部の傾斜を前記第２遷移部の傾斜と比較することを含む、請求項１に記載の方法。
3. 前記検出するステップが、前記第１遷移部の遷移方向を前記第２遷移部の遷移方向と比較することを含む、請求項１に記載の方法。
4. 前記検出するステップが、前記第１遷移部の傾斜を前記第２遷移部の傾斜と比較し、前記第１遷移部の遷移方向を前記第２遷移部の遷移方向と比較することを含む、請求項１に記載の方法。
5. 前記第２クロック信号が前記第１クロック信号よりも低い周波数を有する、請求項１に記載の方法。
6. 第１クロック信号と第２クロック信号との間での回路における電磁干渉を減少させる方法であって、
   ａ． 前記第１クロック信号が、前記第２クロック信号によって示されている第２遷移部と実質的に合っている第１遷移部を示す場合、前記第１クロック信号及び前記第２クロック信号の選択した１つを遅延するステップと、
   ｂ． 前記第１遷移部が前記第２遷移部と実質的に合っていない場合、前記第１クロック信号及び前記第２クロック信号の前記選択した１つを通常通りに伝搬させるステップと、
   を含む方法。
7. 前記遅延するステップが、前記第１クロック信号及び前記第２クロック信号の前記選択した１つを遅延ラインに通過させるステップを含む、請求項６に記載の方法。
8. 前記遅延するステップが、前記第１クロック信号及び前記第２クロック信号の前記選択した１つを遅延ゲートに通過させるステップを含む、請求項６に記載の方法。
9. 少なくとも第１クロック信号及び第２クロック信号を管理するクロック管理回路であって、
   ａ． 前記第１クロック信号の第１遷移部を検出する第１検出器と、
   ｂ． 前記第２クロック信号の第２遷移部を検出する第２検出器と、
   ｃ． 前記第１遷移部を前記第２遷移部と比較し、前記第１遷移部が前記第２遷移部と実質的に合っている場合に第１遅延第２信号をアサートする第１比較器と、
   ｄ． 前記第１遅延第２信号がアサートされると、前記第２クロック信号を遅延する第１遅延回路と、
   を含むクロック管理回路。
10. 前記第１検出器が位相検出器を含む、請求項９に記載のクロック管理回路。
11. 前記第１遅延回路は、前記第２クロック信号が伝搬する遅延ラインを含む、請求項９に記載のクロック管理回路。
12. 前記第１遅延回路は、前記第２クロック信号が伝搬する遅延ゲートを含む、請求項９に記載のクロック管理回路。
13. 第３クロック信号をも管理するように適合され、
    ａ． 前記第３クロック信号の第３遷移部を検出する第３検出器と、
    ｂ． 前記第１遷移部を前記第３遷移部と比較し、前記第１遷移部が前記第３遷移部と実質的に合っている場合に第１遅延第３信号をアサートする第２比較器と、
    ｃ． 前記第１遅延第３信号がアサートされると、前記第３クロック信号を遅延する第２遅延回路と、
    ｄ． 前記第２遷移部を前記第３遷移部と比較し、前記第２遷移部が前記第３遷移部と実質的に合っている場合に第２遅延第３信号をアサートする第３比較器と、
    ｅ． 前記第２遅延第３信号がアサートされると、前記第３クロック信号を遅延する第３遅延回路と、
    を更に含む、請求項９に記載のクロック管理回路。
14. 前記第２検出器及び前記第３検出器が各々位相検出器を含む、請求項１３に記載のクロック管理回路。
15. 前記第２遅延回路及び前記第３遅延回路は各々前記第３クロック信号が伝搬する遅延ラインを含む、請求項１３に記載のクロック管理回路。
16. 前記第２遅延回路及び前記第３遅延回路は各々前記第３クロック信号が伝搬する遅延ゲートを含む、請求項１３に記載のクロック管理回路。

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