WO2005104540A1 - 受信装置とこの受信装置を使用した受信システムおよびその受信方法 - Google Patents

受信装置とこの受信装置を使用した受信システムおよびその受信方法 Download PDF

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WO2005104540A1
WO2005104540A1 PCT/JP2004/017155 JP2004017155W WO2005104540A1 WO 2005104540 A1 WO2005104540 A1 WO 2005104540A1 JP 2004017155 W JP2004017155 W JP 2004017155W WO 2005104540 A1 WO2005104540 A1 WO 2005104540A1
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clock
timing clock
speed
unit
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PCT/JP2004/017155
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French (fr)
Inventor
Shunsuke Sakai
Yuji Nakai
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H04N21/462—Content or additional data management, e.g. creating a master electronic program guide from data received from the Internet and a Head-end, controlling the complexity of a video stream by scaling the resolution or bit-rate based on the client capabilities
    • H04N21/4622—Retrieving content or additional data from different sources, e.g. from a broadcast channel and the Internet

Definitions

  • the present invention relates to a receiving apparatus, a receiving system using the receiving apparatus, and a receiving method thereof.
  • the present invention relates to a receiver for receiving a plurality of digital broadcasts of different broadcast systems, such as satellite digital broadcasts and terrestrial digital broadcasts, or of the same broadcast system, a reception system using the receiver, and a reception method therefor. is there.
  • a receiving apparatus and a receiving system that simultaneously receive a plurality of broadcasts include a plurality of demodulation units that perform demodulation according to each transmission scheme of a received signal, and multiplex and output demodulated data output by each demodulation unit.
  • the multiplexing unit includes a multiplexing unit, a multiplexing data separating unit that separates and outputs demodulated data to be decoded from the multiplexed demodulating data, and a decoding unit that decodes and outputs the demodulated data separated by the multiplexing data separating unit.
  • this known digital broadcast receiving apparatus includes a plurality of demodulation sections adapted to each broadcasting scheme, and demodulated data output from the plurality of demodulation sections in a transport packet unit.
  • the multiplexing unit that multiplexes the transport packets at a rate equal to or higher than the total transport packet transmission rate of each broadcast system and the demodulated data to be decoded from the multiplexed demodulated data are output. It has a multiplex data separation unit.
  • the demodulated data output from a plurality of demodulation units corresponding to each broadcasting system is transmitted to a known digital broadcast receiving apparatus by a transport packet unit.
  • a transport packet unit In order to multiplex at a speed higher than the total packet transmission speed, each demodulated data
  • a large-scale storage circuit such as a memory for delaying the operation is required, and the circuit scale is increased.
  • the known digital broadcast receiving apparatus has not disclosed a method of multiplexing demodulated data specifically.
  • the present invention provides an inexpensive receiving apparatus capable of multiplexing two demodulated data by adding a small circuit without using a large-scale memory, and a receiving system using the receiving apparatus. And a receiving method thereof.
  • the present invention provides a receiving apparatus, which receives a received signal of each broadcasting system as input, and outputs demodulated data and a timing clock synchronized with the demodulated data, respectively.
  • a clock generator that outputs the two timing clocks output from the A / D converter to the AV decoder as a high-speed timing clock and a low-speed timing clock, and outputs a control signal for multiplexing the two demodulated data output from the demodulation unit;
  • the main feature is to have a multiplexing unit that multiplexes two demodulated data based on the control signal and outputs the multiplexed data to the AV decoder.
  • the video Z audio signal of each broadcast is processed using the multiplexed data output from the receiving device and the timing clock as inputs.
  • the above configuration makes it possible to multiplex two pieces of demodulated data by adding a small circuit without using a large-scale memory, thereby reducing cost and power consumption by reducing the circuit scale. Power consumption can be realized, and the timing clock synchronized with the multiplexed demodulated data can be synchronized with a single timing clock such as a high-speed timing clock or a higher-speed internal timing clock.
  • This has the advantage that the timing constraints of (video signal processing device) can be relaxed and a cheaper system can be constructed.
  • FIG. 1 is a configuration diagram of a receiving device according to a first embodiment of the present invention.
  • FIG. 2 is a configuration diagram of a clock generation unit of the receiving device.
  • FIG. 3 is a configuration diagram of a speed determination unit of the receiving device.
  • FIG. 4 is a timing chart for explaining the operation of the receiving apparatus.
  • FIG. 5 is a configuration diagram of a receiving device according to a second embodiment of the present invention.
  • FIG. 6 is a configuration diagram of a clock generation unit of the receiving device.
  • FIG. 7 is a configuration diagram of a multiplexing unit of the receiving device.
  • FIG. 8 is a timing chart for explaining the operation of the receiving apparatus.
  • FIG. 9 is a configuration diagram of a receiving device according to a third embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining the operation of the receiving apparatus.
  • FIG. 11 is a configuration diagram of a receiving device according to a fourth embodiment of the present invention.
  • FIG. 12 is a configuration diagram of a receiving device according to a fifth embodiment of the present invention.
  • FIG. 13 is a flowchart of a receiving method of the receiving device.
  • FIG. 1 is a configuration diagram of a receiving device according to Embodiment 1 of the present invention.
  • reference numeral 100 denotes a receiving device.
  • the receiving device 100 receives two reception signals A and B of digital broadcasts of different broadcast systems or the same broadcast system, and receives respective demodulated data. It outputs multiplexed data with multiplexed output, and high-speed and low-speed timing clocks synchronized with the multiplexed data.
  • Reference numeral 107 denotes an AV decoder (an example of a video signal processing device).
  • the AV decoder 107 receives the multiplexed data output from the receiving device 100, the high-speed timing clock, and the low-speed timing clock, and demodulates the multiplexed data into two signals. The data is separated and decoded, and one or both of the two demodulated data are used as received data and processed into video Z audio signals of each broadcast.
  • the receiving apparatus 100 includes first and second demodulation units 101 and 102, a speed determination unit 105, a first selection unit 106, a clock generation unit 103, and a multiplexing unit 104. I have.
  • the first and second demodulation units 101 and 102 receive the two received signals A and B, respectively, output the demodulated data Dl and D2 to the first selection unit 106, and synchronize with them.
  • the timing clocks Tl and T2 are output to the first selector 106 and the speed determiner 105.
  • the speed determination unit 105 receives two timing clocks Tl and T2 output from the demodulation units 101 and 102, respectively, and compares the speeds with each other. And outputs the result of the determination to the first selection unit 106 as a control signal C3.
  • the first selecting unit 106 Based on the control signal C3 (judgment result) output from the speed judging unit 105, the first selecting unit 106 outputs the timing clocks Tl and T2 output from the first and second demodulating units 101 and 102. Is selected as the high-speed timing clock TH and output to the clock generation unit 103, and the other is output to the clock generation unit 103 as the low-speed timing clock TL, and further, the first and second demodulation units One of the demodulated data Dl and D2 output from 101 and 102 is selected as high-speed demodulated data DH and output to multiplexing section 104, and the other is output to multiplexing section 104 as low-speed demodulated data DL.
  • the clock generation unit 103 receives the high-speed timing clock TH and the low-speed timing clock TL output from the first selection unit 106 as inputs (to the two timing clocks output from the demodulation units 101 and 102). ), And generates a timing clock of the multiplexed demodulated data DH and DL, that is, a high-speed timing clock of the high-speed demodulated data DH and a low-speed timing clock of the low-speed demodulated data DL.
  • a control signal for multiplexing demodulated data DH and DL is output to multiplexing section 104.
  • the multiplexing unit 104 multiplexes the demodulated data DH and DL output from the first selecting unit 106 on a byte basis based on the control signal output from the clock generating unit 103, and multiplexes the multiplexed data into the AV decoder 107. Output to
  • first and second demodulation units 101 and 102 are demodulation units adapted to the broadcast system of each of the received signals A and B.
  • FIG. 2 shows a more specific circuit configuration of the clock generation unit 103.
  • the clock generation unit 103 receives the high-speed timing clock TH and the low-speed timing clock TL output from the first selection unit 106 as inputs, and as shown in FIG. It is output to the AV decoder 107 as a timing clock.
  • the clock generation unit 103 includes a delay unit 201, an edge detection unit 202, a second selection unit 203, and a control signal generation unit 204.
  • the delay unit 201 receives the low-speed timing clock TL, delays it, and outputs the delayed timing clock TLD to the second selection unit 203.
  • the edge detection unit 202 includes a high-speed timing clock TH and a low-speed timing clock T
  • a logical value "1" an example of a second logical value
  • a logical value "0" an example of an inverted value of the second logical value
  • the second selection unit 203 receives the low-speed timing clock TL and the timing clock TLD output from the delay unit 201, and selects two timing clocks based on the selection signal SL. When the logical value is “1”, the delayed timing clock TLD is selected, and when the logical value is “0”, the low-speed timing clock TL is selected. Output to the decoder 107.
  • the control signal generation unit 204 receives the low-speed timing clock and the high-speed timing clock TH output from the second selection unit 203 and receives the low-speed timing clock TH and the high-speed timing clock TH as control signals for identifying demodulated data DH and DL selected by the multiplexing unit 104.
  • the logical value “1” an example of a third logical value
  • the logical value “0” third logical value
  • FIG. 3 shows a more specific circuit configuration of the speed determination unit 105.
  • the speed determination unit 105 includes first and second clock counting units 301 and 302, and an identification unit 303.
  • the first and second clock counting units 301 and 302 receive the two timing clocks Tl and T2 output from the first and second demodulation units 101 and 102, respectively, and The number of clock rises of Tl and T2 (the number of clocks) Nl and N2 are counted, and (self) initialization signals are output to the identification unit 303 as control signals CI and C2 at a predetermined cycle n, respectively.
  • One control signal (initialization signal) Initialized together by the output of CI and C2.
  • the identification unit 303 receives the control signals CI and C2 output from the first and second clock counting units 301 and 302, respectively, as inputs, identifies a speed determination result, and outputs the result to the first selection unit 106.
  • the control signal C1 is input as the signal (identification signal) C3 to the first selection unit 106 first or simultaneously, the signal “1” (an example of the first logical value) is output, and the control signal C2 is output first. If “0" is input, "0" (an example of the inverted value of the first logical value) is output.
  • the count values Nl and N2 of the first and second clock counting units 301 and 302 are The control signals (initialization signals) CI and C2 are output.
  • FIG. 4 is a timing chart of each unit in the receiving apparatus 100 of FIG.
  • the first demodulation section 101 performs demodulation processing conforming to the broadcasting system, and performs processing on the timing clock T1 and the demodulated data D1 ( ⁇ [1], ⁇ [2], ⁇ [3],.
  • the second demodulation unit 102 performs demodulation processing conforming to the broadcasting system, and outputs a timing clock # 2 and demodulated data 02 [1] [2] [3], '' synchronized therewith.
  • the clock counting units 301 and 302 of the speed determination unit 105 count the rising of the timing clock Tl, # 2, and the count output Nl, # 2 increases as shown in FIG.
  • a control signal (initialization signal) CI for initializing the clock counting units 301 and 302 when Nl, ⁇ 2 becomes equal to the period ⁇ (time 1 and time 2 in the figure).
  • the identification unit 305 of the speed determination unit 105 determines which of the clock counting units 301 and 302 has reached the predetermined period ⁇ first, that is, which of the control signals CI and C2 has the logical value first. Depending on whether it has become "1", a high-speed clock is identified from the timing clocks Tl and # 2, and a control signal C3 indicating the result is output.
  • the control signal C3 when the timing clock T1 is high-speed, that is, when the control signal C1 is input first or simultaneously, "1" is output, and the timing clock # 2 is high-speed, that is, when the control signal C2 is Outputs "0" when input first.
  • the first selection unit 106 sets the timing locks Tl and ⁇ 2 to a high-speed timing clock ⁇ and a low-speed timing clock TL when the control signal C3 has the logical value “1”.
  • the demodulated data Dl and D2 are output as the high-speed demodulated data DH and the low-speed demodulated data DL, respectively.
  • the clock generator 103 outputs the inputted high-speed timing clock TH to the AV decoder 107 as it is as a high-speed timing clock.
  • the delay unit 201 of the clock generation unit 103 outputs the timing clock TLD by delaying the low-speed timing clock TL.
  • the edge detector 202 compares the timing clocks TH and TL. Then, as the selection signal SL, a logical value “1” is output when the rising edge is at the same time, and a logical value “0” is output when the rising edge is different.
  • the second selection unit 203 selects the delayed timing clock TLD when the selection signal SL has the logical value “1”, and selects the timing clock TL when the selection signal SL has the logical value “0”. Output to AV decoder 107.
  • the control signal generation unit 204 of the clock generation unit 103 outputs a logical value “1” as a control signal to be output to the multiplexing unit 104 when the high-speed timing clock rises, and outputs a logic value when the low-speed timing clock rises. Outputs the value "0" and keeps the value if there is no rising edge.
  • Multiplexing section 104 selects high-speed demodulated data DH when the control signal output from control signal generating section 204 has a logical value "1", and selects low-speed demodulated data DL when the control signal has a logical value "0". As a result, as shown in FIG. 4, multiplexed data is generated from the demodulated data DH and DL and output to the AV decoder 107.
  • the storage unit (large-scale memory) for storing the two demodulated data Dl and D2 output from the two demodulation units 101 and 102 can be used without using It is possible to multiplex the two demodulated data Dl and D2 with a small circuit follow-up circuit, and it is possible to reduce the circuit scale and cost by downsizing the receiving device 100. At the same time, multiplexed output can reduce costs by reducing the number of output pins and downsizing the receiver. Further, since the demodulated data is sequentially output without being stored in the memory or the like, it is possible to avoid the jitter performance from deteriorating and the response time from increasing.
  • the speed determination unit 105 selects one of the timing clocks Tl and T2 output from the demodulation units 101 and 102 as the high-speed timing clock TH and outputs it. The other is output as the low-speed timing clock TL, and one of the demodulated data Dl and D2 output from the first and second demodulation units 101 and 102 is selected as the high-speed demodulated data DH.
  • processing can be performed by one system of multiplexing unit 104 and clock generation unit 103, and the circuit scale can be reduced.
  • the clock counting units 301 and 302 are used as the speed determination unit 105. This makes it possible to easily compare the timing clocks Tl and T2 with a small circuit.
  • the timing clock TLD delayed by the delay unit 201 is selected as the low-speed timing clock, and the rising timing of the low-speed timing clock is determined.
  • the two demodulated data Dl and D2 can be multiplexed without being missed, and the reliability can be improved.
  • the jitter performance can be improved by making the predetermined period n variable according to the frequency of the clock timings Tl and T2, and the clock count can be improved by making the period n a power of two.
  • the generation units of the initialization signals (control signals CI and C2) of the units 301 and 302 can be simplified, and the circuit size can be further reduced.
  • the circuit can be further downsized by removing the speed determination unit 105 and the first selection unit 106. If the speeds of the timing clocks Tl and T2 can be identified by an external force, it is needless to say that the circuit can be downsized by removing only the speed judging unit 105.
  • the polarity and the logical value of the control signal shown in the first embodiment are not limited to these.
  • FIGS. 5 to 8 and FIG. The same components as those of the first embodiment shown in FIGS. 1 and 3 are denoted by the same reference numerals, and description thereof is omitted.
  • a clock generation unit 501 is provided instead of the clock generation unit 103 of the first embodiment, and a multiplexing unit 503 is provided instead of the multiplexing unit 104.
  • the clock generation unit 501 of the second embodiment receives the count values Nl, N2, the control signals (initialization signals) CI, C2, and the control signal (identification signal) C3 from the speed determination unit 105, and performs the first selection.
  • Block 106 Inputs a higher-speed timing clock TH, outputs the higher-speed timing clock TH as a higher-speed timing clock, and outputs a clock synchronized with the higher-speed timing clock TH having the same average frequency as the other lower-speed timing clock TL. Generate and output as low-speed timing clock.
  • the multiplexing unit 503 of the second embodiment receives the high-speed demodulation data DH, the low-speed demodulation data DL, and the low-speed timing clock TL from the first selection unit 106, and inputs the low-speed timing clock from the clock generation unit 501. Then, based on the input low-speed timing clock, high-speed demodulation data DH and low-speed demodulation data DL are selected to generate multiplexed data in byte units.
  • FIG. 6 shows a specific circuit configuration of the clock generation unit 501.
  • the clock generation unit 501 includes a third selection unit 601, a storage unit 602, a mask signal generation unit 603, a mask unit 604, and a logic inversion circuit 605. .
  • the third selection unit 601 receives the count values Nl, N2 and the control signal C3 from the speed determination unit 105, and when the control signal C3 is a logical value “1”, that is, when the timing clock T1 is high-speed, The count value N1 of the first clock counting unit 301 is selected, and the count value N2 of the second clock counting unit 302 is selected when the control signal C3 is a logical value "0", that is, when the timing clock T2 is high speed.
  • the count value NH is output to the mask signal generation unit 603.
  • the storage unit 602 receives the count values Nl, N2, the control signals (initialization signals) CI, C2, and the control signal C3 from the speed determination unit 105, and receives the control signals (initialization signals) CI, C2.
  • the control signal C3 has the logical value "1" (when the timing clock T1 is high-speed)
  • the count value N2 output from the second clock counting unit 302 connected to the low-speed timing clock T2 Is stored as a control value M
  • the control signal C3 is a logical value “0” (when the timing clock T2 is high speed)
  • the numerical value N1 is stored as the control value M and output to the mask signal generation unit 603.
  • the mask signal generation unit 603 receives the count value NH output from the third selection unit 601 and the control value M output from the storage unit 602 as inputs, and uses the count value of the third selection unit 601 as a mask signal. If NH is equal to or less than the control value M, "1" (an example of a fourth logical value) is output to the mask unit 604, and if the count value NH of the third selection unit 604 is larger than the control value M, "0" is output. “(An example of the inverted value of the fourth logical value) is output to the mask unit 604.
  • the mask unit 604 receives the high-speed timing clock TH output from the first selection unit 106 and the mask signal output from the mask signal generation unit 603, and multiplexes with the AV decoder 107 as a low-speed timing clock. To the unit 503, a high-speed timing clock TH is output when the mask signal power is “1”, and a logical value “L” is output when the mask signal power is “0”. [0057]
  • the logic inversion circuit 605 is a high-speed timing clock output from the first selection unit 106.
  • TH is logically inverted and output to the AV decoder 107 as a high-speed timing clock.
  • FIG. 7 shows a specific circuit configuration of the multiplexing section 503.
  • the multiplexing unit 503 includes a FIFO unit 701, a fourth selecting unit 702,
  • the FIFO unit 701 sequentially writes the low-speed demodulated data DL input from the first selection unit 106 at the timing of the low-speed timing clock TL input from the first selection unit 106, and the clock generation unit 501 The data is read at the timing of the output low-speed timing clock, and output to the fourth selection unit 702.
  • the fourth selecting unit 702 selects the low-speed demodulated data DL output from the FIFO unit 701 and outputs the logical value “0”. In the case of "", multiplexed data is generated by selecting the high-speed demodulated data DH and output to the AV decoder 107.
  • the storage unit 602 stores the count output N2 of the second clock counting unit 302 connected to the low-speed timing clock T2 when the count output N1 of the count unit 301 at time 1 or time 2 reaches the predetermined period n. Is stored in the storage unit 602 as the control value M. In the case of FIG. 8, m is stored. The storage unit 602 is updated in accordance with the control signal C1 (initialization timing) of the first clock counting unit 301.
  • the count value N 1 of the first clock counting unit 301 connected to the high-speed timing clock T 1 is selected by the control signal C 3 and is output as the count value NH.
  • the mask signal generation unit 603 compares the count value NH that changes in synchronization with the high-speed timing clock T1 output from the selection unit 601 with the control value M stored in the storage unit 602, and calculates the count value NH.
  • a logical value "1” is output as a mask signal
  • a logical value "0” is output.
  • the logical value is "1" until the count value NH becomes m.
  • the mask unit 604 outputs a high-speed timing clock TH when the mask signal is a logical value “1” and outputs a logical value “L” as a low-speed timing clock when the mask signal is a logical value “0”.
  • the logic inversion circuit 605 logically inverts the high-speed timing clock TH to perform a high-speed timer. Output as an imming clock.
  • the low-speed demodulated data DL is written into the FIFO unit 701 at the timing of the low-speed timing clock TL, and after a certain time delay, is read out at the timing of the low-speed timing clock, so that the output of the FIFO unit 701 is as shown in FIG. As shown, a number of bursts are output in synchronization with the control value M in synchronization with the low-speed timing clock.
  • the fourth selection unit 702 selects the output of the FIFO unit 701 when the low-speed timing clock is a logical value “1”, and selects the high-speed demodulated data DH when the low-speed timing clock is a logical value “0”. Output.
  • the two demodulation data DH and DL output from the two demodulation units 101 and 102 are synchronized with one timing clock synchronized with the high-speed timing clock. Since the timing of the multiplexed output is at equal intervals, signal processing for processing the multiplexed output is facilitated, and the configuration of the entire receiving device can be simplified. In addition, since the timing constraint of the AV decoder 107 at the subsequent stage can be relaxed, an inexpensive one can be used, and the whole receiving system can be provided at low cost.
  • a low-speed timing clock having an average frequency equal to the low-speed timing clock can be generated by a small-scale circuit based on the high-speed timing clock.
  • the speed can be determined and selected.
  • the clock generation unit 501 stores the values Nl and N2 obtained by the speed determination unit 105, the control signals (initialization signals) CI and C2, and the control signal C3.
  • the section 602 receives the force for obtaining the control value M.
  • the first selection section 106 receives a higher-speed timing clock TH and a lower-speed timing clock TL than the first selection section 106, and initializes at the cycle n for counting the number of high-speed timing clocks TH.
  • a third clock counting unit that outputs the initialization signal and is initialized, and a fourth clock counting unit that counts the number of low-speed timing clocks TL and is initialized by the initialization signal of the third clock counting unit.
  • a clock counting unit may be provided, and the output of the fourth clock counting unit may be stored as a control value M by an initialization signal of the third clock counting unit.
  • the mask signal generation unit 603 compares the control value M of the storage unit 602 with the third clock counting unit. When the count value of the third clock counting unit is equal to or smaller than the control value M, "1" (fourth logical value) is output as a mask signal, and the third clock signal is output. If the count value of the counting section is larger than the control value M, "0" (an inverted value of the fourth logical value) is output as a mask signal.
  • the clock generation unit 501 receives a higher-speed timing clock TH and a lower-speed timing clock TL than the selection unit 106, and calculates a low-speed timing having the same average frequency as the other low-speed timing clock TL from the input high-speed timing clock TH. Generates a clock and outputs a high-speed timing clock and a low-speed timing clock.
  • FIG. 9 is a configuration diagram of a receiving device according to the third embodiment of the present invention.
  • Receiving apparatus 100 includes demodulating sections 101 and 102, first and second data expanding sections 901 and 902, control signal generating section 903, multiplexing section 904, clock generating section 905, and clock generating section 905. It is composed of a part 906.
  • the first and second data decompression units 901 and 902 receive the demodulated data Dl and D2 and the timing clocks Tl and T2 synchronized with the demodulated data Dl and D2 from the demodulation units 101 and 102, respectively. Are alternately output in units of one cycle to divide and output the timing clocks Tla, Tib, T2a, and T2b, and latch the demodulated data D1 synchronized with the rising edge of each of the timing clocks Tla, Tib.
  • demodulated data Dla and Dlb synchronized with the timing clocks Tla and Tib, respectively.
  • the control signal generation unit 903 includes a control timing clock Tp having a short period T that is shorter than or equal to the shortest period of the timing clocks Tl and T2, and a control timing clock Tp output from the first and second data decompression units 901 and 902. Inputs two demodulation timing clocks (timing clocks Tla, Tib, T2a, T2b) Then, using the control timing clock Tp, the rising edge of the four demodulation timing clocks is detected. If the rising edge is detected within the control timing clock period ⁇ [ ⁇ ], the next control timing clock period ⁇ [ ⁇ + 1] A data control signal (Tla or Tib or T2a or T2b; identification control signal) for identifying the timing clock at which the rising edge is detected is sequentially output. If no rising edge is detected, the data control signal is held and output.
  • multiplexing section 904 includes data decompression sections 901 and 902 synchronized with the data control signal.
  • the multiplexed data is generated by selecting the demodulated data Dla, Dlb, D2a, and D2b output from, and is output to the AV decoder 107.
  • the clock generation unit 905 receives the control timing clock Tp and the timing clocks Tla and Tib output from the first data decompression unit 901 and uses the control timing clock Tp to control the control timing clock period T
  • the rising edge of the timing clocks Tla and Tib is detected by, and if either rising edge is detected within the control timing clock period T [N], the rising edge occurs during the output period of the data control signal in the next period T [N + 1].
  • a first multiplex timing clock Ta having the following is generated and output to the AV decoder 107.
  • the clock generation unit 906 receives the control timing clock Tp and the timing clocks T2a and T2b output from the second data decompression unit 902, and uses the control timing clock Tp to control the control timing clock period T
  • the rising edge of the timing clocks T2a and T2b is detected by, and if either rising edge is detected within the control timing clock period T [N], the rising edge occurs during the output period of the data control signal in the next period T [N + 1].
  • a second multiplex timing clock Tb having the following is generated and output to the AV decoder 107.
  • the first data decompression section 901 alternately outputs the timing clock T1 in units of one cycle, and outputs the divided timing clocks Tla and Tib. Also, it demodulates data D1 synchronized with the rising edges of the timing clocks Tla and Tlb to generate demodulated data Dla and Dlb synchronized with the timing clocks Tla and Tib, respectively.
  • the second data decompression unit 902 outputs the timing clocks T2a and T2b, and outputs the timing clocks T2a and T2b. Generates synchronized demodulated data D2a and D2b, respectively.
  • the control signal generation unit 903 detects the rise of four demodulation timing clocks (timing clocks Tla, Tib, T2a, T2b) by using a control timing clock Tp that is shorter than the shortest cycle of the timing clocks Tl, T2. If a rising edge is detected within a certain control timing clock cycle T [N], a data control signal for identifying the timing clock whose rising edge is detected in the next cycle T [N + 1] is sequentially output, and the rising edge is detected. If not, hold and output the data control signal.
  • Multiplexing section 904 generates and outputs multiplexed data by selecting demodulated data Dla, Dlb, D2a, and D2b according to the data control signal.
  • the data control signal of the cycle T [2] indicates Tla and T2a
  • the contents AO and BO of Dla and D2a corresponding to each are output as multiplexed data.
  • the first clock generation unit 905 detects the rise of the timing clocks Tla and Tib at the control timing clock period T, and detects either rising force S within the control timing clock period T [N].
  • the first multiplex timing clock Ta having the rising edge S during the output period of the data control signal in the next cycle T [N + 1] is generated and output.
  • the timing clock Tla rises in the cycle T [l]
  • the first multiplex timing clock Ta is generated so as to have a rise during the period of the data control signal power Tla in the cycle T [2].
  • the second clock generation unit 906 also detects the rise of the timing clocks T2a and T2b in the control timing clock period T [N], and thereby performs the next cycle.
  • the second multiplex timing clock Tb is generated and output at T [N + 1].
  • the data is generated by using the control timing clock Tp faster than the timing clocks Tl and T2.
  • control timing clock cycle T is set to the timing clock Tl or lZm of ⁇ 2 (m is a natural number of 2 or more), synchronous design becomes possible, and further improvement in design efficiency can be achieved. is there.
  • the data decompression units 901 and 902 may hold demodulated data when the timing clocks Tl and T2 rise or fall.
  • FIG. 11 the same components as those in FIG. 1 are denoted by the same reference numerals and a and b for identifying the two systems, and description thereof is omitted.
  • the receiving apparatus outputs 4n types of received signals (n is a positive integer of 1 or more; in FIG. 11, four received signals A, B, C, and D having different broadcast systems). It is a receiving device that receives and has 2n (two in FIG. 11) receiving devices 100 described in the first embodiment arranged in parallel, generates 4n types of timing clocks and 2n types of multiplexed data, and generates an AV decoder. Output to 107. It should be noted that a demodulation unit adapted to the broadcast system of each received signal is provided.
  • the fourth embodiment when receiving 4n types of reception signals, by providing 2n reception devices shown in the first embodiment in parallel, 2n types of multiplexed data are output. be able to. In addition, it is possible to multiplex two demodulated data without using a large-scale memory, which makes it easy to design and avoids an increase in the area of the board on which the receiver is mounted. Can be provided at low cost.
  • the receiving device according to the fourth embodiment has the configuration of the receiving device described in the first embodiment
  • the receiving device according to the second or third embodiment may have the configuration.
  • demodulation units of each broadcasting system may be combined and provided.
  • the 4n types of received signals are defined as four different received signals A, B, C, and D of the broadcast system.
  • the 4n types of received signals are all broadcasts of the same broadcast system or a mixture of the same and different broadcast signals. It doesn't matter if it's a system.
  • FIG. 12 is a configuration diagram of a processor that executes the receiving method of the fifth embodiment.
  • reference numerals 1201 and 1202 denote input iZFs for inputting received signals A and B of each broadcast system.
  • 1203 is a general-purpose built-in memory.
  • Reference numeral 1204 denotes a CPU that performs control and calculation
  • 1205 denotes a ROM that stores a control program and the like.
  • Reference numeral 1207 denotes an output IZF for outputting to the AV decoder 107 a multiplexed data obtained by multiplexing demodulated data obtained by demodulating each received signal and a timing clock synchronized with each of the multiplexed demodulated data.
  • the input I / Fs 1201 and 1202, the built-in memory 1203, the CPU 1204, the ROM 1205, and the output I / F 1207 are connected by a bus 1208.
  • a receiving method by the CPU 1204 will be described with reference to a flowchart of FIG.
  • the received signals A and B are demodulated based on the respective schemes, the respective demodulated data Dl and D2 are generated in byte units, and the timing clocks T1 and T2 synchronized with them are generated.
  • Step S2 speed judgment step
  • step S1 the speed determination processing of the two timing clocks Tl and T2 generated in step S1 is performed, and the two timing clocks Tl and T2 are output as a high-speed timing clock TH and a low-speed timing clock TL. Also, the two demodulated data Dl and D2 generated in step S1 are output as high-speed demodulated data DH and low-speed demodulated data DL synchronized with the high-speed timing clock TH and the low-speed timing clock TL.
  • Step 1 (Clock generation step)
  • the low-speed timing clock TL and the average frequency are equal to generate a low-speed timing clock.
  • This clock generation step S3 is composed of the following steps S4-S6 in more detail.
  • Step S4 (memory step)
  • the count value of the low-speed timing clock TL counted at every predetermined period n of the high-speed timing clock TH is stored as a control value M.
  • the logical value "1" is output as a mask signal, and if it is larger than the control value M, the logical value "0" is output.
  • the high-speed timing clock TH is output as the high-speed timing clock TH when the mask signal output from step S5 is the logical value "1", and the logical value "L” is output as the low-speed timing clock when the mask signal is the logical value "0".
  • Step—S7 Multiple processing step
  • two demodulated data D1 and D2 can be multiplexed in byte units with a general-purpose processor configuration, and the capacity of the general-purpose memory 1203 is significantly reduced.
  • inexpensive ones can be used, and the cost of the entire system can be reduced.
  • the receiving apparatus can multiplex two demodulated data by adding a small circuit without using a large-scale memory. Power consumption can be reduced, and the timing clock synchronized with the multiplexed demodulated data can be synchronized with a single timing clock such as a high-speed timing clock or a higher-speed internal timing clock. It is possible to ease the timing constraints of the decoder, and the effect that a cheaper system can be constructed. Because of this, it can be applied to applications such as systems that receive multiple broadcasts at one place in remote places and distribute received data widely.

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Abstract

　受信装置１００内に、各放送方式の受信信号を入力とし復調データとそれに各々同期したタイミングクロックを出力する復調部１０１，１０２と、復調部１０１，１０２から出力された２つのタイミングクロックを高速タイミングクロックと低速タイミングクロックとしてＡＶデコーダ１０７へ出力するとともに、復調部１０１，１０２から出力された２つの復調データを多重するための制御信号を出力するクロック生成部１０３と、この制御信号に基づいて２つの復調データを多重してＡＶデコーダ１０７へ出力する多重部１０４を備え、ＡＶデコーダ１０７において受信装置１００の出力する多重データとタイミングクロックを入力として各放送の映像／音声信号を処理する。

Description

明 細 書
受信装置とこの受信装置を使用した受信システムおよびその受信方法 技術分野
[0001] 本発明は、衛星デジタル放送や地上デジタル放送等、異なる放送方式、あるいは 同じ放送方式の複数のデジタル放送を受信する受信装置とこの受信装置を使用した 受信システムおよびその受信方法に関するものである。
背景技術
[0002] 近年、デジタル伝送技術と半導体集積技術の進歩に伴!、、放送および通信のデジ タル化が進められている。
[0003] 複数の放送を同時に受信する受信装置および受信システムは、受信信号の各放 送方式に応じた復調を行う複数の復調部と、各復調部が出力する復調データを多重 化して出力する多重部と、多重化された復調データからデコードする復調データを分 離して出力する多重データ分離部と、多重データ分離部により分離された復調デー タをデコードして出力するデコード部で構成される。
[0004] このようなデジタル放送受信装置の一例力 特開平 11— 122556号公報に示され ている。
[0005] この公知のデジタル放送受信装置は、複数の放送方式を同時に受信するために、 各放送方式に合わせた複数の復調部と、複数の復調部が出力する復調データをトラ ンスポートパケット単位で受け、各放送方式のトランスポートパケット伝送速度の合計 以上の速度にトランスポートパケット単位で多重する多重部と、多重化された復調デ ータからデコードす-る復調データを分離して出力する多重データ分離部を備えてい る。
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、公知のデジタル放送受信装置にお!/、て、各放送方式に応じた複数 の復調部から出力する復調データを、トランスポートパケット単位で各放送方式のトラ ンスポートパケット伝送速度の合計以上の速度で多重するためには、各復調データ を遅延させるためのメモリ等の大規模な記憶回路が必要となり、回路規模が増大する ため、高価なものになるという課題があった。また公知のデジタル放送受信装置には 、具体的に復調データを多重化する方式について開示されていな力つた。
[0007] そこで本発明は、大規模なメモリを使用せず、小規模な回路追加で 2つの復調デ ータを多重化することができる安価な受信装置とこの受信装置を使用した受信システ ムおよびその受信方法を提供することを目的としたものである。
課題を解決するための手段
[0008] この目的を達成するため、本発明は、受信装置内に、各放送方式の受信信号を入 力とし復調データとそれに各々同期したタイミングクロックを出力する 2つの復調部と 、これら復調部から出力された 2つのタイミングクロックを高速タイミングクロックと低速 タイミングクロックとして AVデコーダへ出力するとともに、復調部から出力された 2つ の復調データを多重するための制御信号を出力するクロック生成部と、この制御信号 に基づいて 2つの復調データを多重して AVデコーダへ出力する多重部を備えること 、を主要な特徴とする。 AVデコーダにおいて、受信装置の出力する多重データとタ イミングクロックを入力として各放送の映像 Z音声信号が処理される。
発明の効果
[0009] 本発明は、上記構成により、大規模なメモリを使用せず、小規模な回路追加で 2つ の復調データを多重化することが可能となり、回路規模の削減によるコスト削減、低 消費電力化を実現でき、また多重された復調データに同期するタイミングクロックを、 高速なタイミングクロックや、さらに高速な内部タイミングクロックなどの単一タイミング クロックに同期させることが可能となり、よって後段の AVデコーダ（映像信号処理装 置）のタイミング制約を緩和することが可能となり、より安価なシステムを構築すること ができる、という利点を有する。
図面の簡単な説明
[0010] [図 1]本発明の実施例 1における受信装置の構成図である。
[図 2]同受信装置のクロック生成部の構成図である。
[図 3]同受信装置の速度判定部の構成図である。
[図 4]同受信装置の動作を説明するタイミング図である。 [図 5]本発明の実施例 2における受信装置の構成図である。
[図 6]同受信装置のクロック生成部の構成図である。
[図 7]同受信装置の多重部の構成図である。
[図 8]同受信装置の動作を説明するタイミング図である。
[図 9]本発明の実施例 3における受信装置の構成図である。
[図 10]同受信装置の動作を説明するタイミング図である。
[図 11]本発明の実施例 4における受信装置の構成図である。
[図 12]本発明の実施例 5における受信装置の構成図である。
[図 13]同受信装置の受信方法のフローチャートである。
発明を実施するための最良の形態
[0011] 以下、本発明の実施例を、図面を参照しながら説明する。
[実施例 1]
図 1は本発明の実施例 1における受信装置の構成図である。
[0012] 図 1において、 100は受信装置であり、この受信装置 100は、異なる放送方式ある いは同じ放送方式のデジタル放送の 2つの受信信号 A, Bを受信して各々の復調デ ータ出力を多重した多重データと、多重データに同期した高速タイミングクロックおよ び低速タイミングクロックを出力する。また 107は AVデコーダ（映像信号処理装置の 一例）であり、この AVデコーダ 107は、受信装置 100より出力された多重データと高 速タイミングクロックと低速タイミングクロックを入力として、多重データを 2つの復調デ ータに分離してデコードし、 2つの復調データの一方または両方を受信データとして 使用し、各放送の映像 Z音声信号に処理する。
[0013] 前記受信装置 100は、第 1,第 2の復調部 101, 102と、速度判定部 105と、第 1選 択部 106と、クロック生成部 103と、多重部 104とにより構成されている。
[0014] 前記第 1,第 2の復調部 101, 102は、 2つの受信信号 A, Bをそれぞれ入力し、そ の復調データ Dl, D2を第 1選択部 106へ出力し、それに各々同期したタイミングク ロック Tl, T2を第 1選択部 106ならびに速度判定部 105へ出力する。
[0015] 前記速度判定部 105は、復調部 101, 102からそれぞれ出力された、 2つのタイミ ングクロック Tl, T2を入力として各々の速度を比較し、どちらのクロックが高速である かを判定し、その判定結果を制御信号 C3として第 1選択部 106へ出力する。
[0016] 前記第 1選択部 106は、速度判定部 105から出力された制御信号 C3 (判定結果） に基づいて、第 1,第 2の復調部 101, 102より出力されたタイミングクロック Tl, T2 のいずれか一方を高速なタイミングクロック THとして選択してクロック生成部 103へ 出力し、もう一方を低速なタイミングクロック TLとしてクロック生成部 103へ出力し、さ らに第 1,第 2の復調部 101, 102より出力された復調データ Dl, D2のいずれか一 方を高速復調データ DHとして選択して多重部 104へ出力し、もう一方を低速復調デ ータ DLとして多重部 104へ出力する。
[0017] 前記クロック生成部 103は、第 1選択部 106より出力された、高速なタイミングクロッ ク THと低速なタイミングクロック TLを入力として (復調部 101, 102より出力された 2 つのタイミングクロックに基づいて）、多重される復調データ DH, DLのタイミングクロ ック、すなわち高速復調データ DHの高速タイミングクロックと低速復調データ DLの 低速タイミングクロックを生成し、 AVデコーダ 107へ出力するとともに、 2つの復調デ ータ DH, DLを多重するための制御信号を多重部 104へ出力する。
[0018] 前記多重部 104は、第 1選択部 106より出力された復調データ DH, DLを、クロック 生成部 103より出力された制御信号に基づいてバイト単位で多重し、多重データを A Vデコーダ 107へ出力する。
[0019] なお、第 1,第 2の復調部 101, 102は、各受信信号 A, Bの放送方式に合わせた 復調部としている。
[0020] 前記クロック生成部 103のより具体的な回路構成を、図 2に示す。
[0021] クロック生成部 103は、第 1選択部 106より出力された、高速なタイミングクロック TH と低速なタイミングクロック TLを入力として、図 2に示すように、高速なタイミングクロッ ク THはそのまま高速タイミングクロックとして AVデコーダ 107へ出力している。
[0022] そして、クロック生成部 103は、図 2に示すように、遅延部 201と、エッジ検出部 202 と、第 2選択部 203と、制御信号生成部 204とにより構成されている。
[0023] 前記遅延部 201は、低速なタイミングクロック TLを入力し、遅延してタイミングクロッ ク TLDを第 2選択部 203へ出力する。
[0024] 前記エッジ検出部 202は、高速なタイミングクロック THと低速なタイミングクロック T Lを入力として、タイミングクロックの同時立ち上がりを検出し、選択信号 SLとして、第 2選択部 203へ、立ち上りが同時刻であるとき論理値" 1" (第 2の論理値の一例）を出 力し、異なる場合に論理値" 0" (第 2の論理値の反転値の一例）を出力する。
[0025] 前記第 2選択部 203は、低速なタイミングクロック TLと遅延部 201より出力されたタ イミングクロック TLDを入力し、選択信号 SLに基づいて 2つのタイミングクロックを選 択し、すなわち選択信号 SLが論理値" 1"のときに遅延されたタイミングクロック TLD を選択し、論理値" 0"のときに低速なタイミングクロック TLを選択し、低速タイミングク ロックとして、制御信号生成部 204と AVデコーダ 107へ出力する。
[0026] 前記制御信号生成部 204は、第 2選択部 203より出力された低速タイミングクロック と高速なタイミングクロック THを入力し、多重部 104で選択する復調データ DH, DL を識別する制御信号として、多重部 104へ、高速なタイミングクロック THが立ち上が ると論理値" 1" (第 3の論理値の一例）を出力し、低速タイミングクロックが立ち上がる と論理値" 0" (第 3の論理値の反転値の一例）を出力し、立ち上がりが存在しないと値 を保持する。
[0027] また上記速度判定部 105のより具体的な回路構成を、図 3に示す。
[0028] 速度判定部 105は、図 3に示すように、第 1,第 2のクロック計数部 301, 302と、識 別部 303とから構成されて 、る。
[0029] 前記第 1,第 2のクロック計数部 301, 302は、第 1,第 2の復調部 101, 102からそ れぞれ出力された 2つのタイミングクロック Tl, T2を入力し、タイミングクロック Tl, T 2のクロックの立ち上がりの数（クロック数) Nl, N2をそれぞれ計数し、所定周期 nで（ 自己）初期化信号を制御信号 CI, C2としてそれぞれ識別部 303へ出力するとともに 、何れか一方の制御信号 (初期化信号) CI, C2の出力により共に初期化される。
[0030] 前記識別部 303は、第 1,第 2のクロック計数部 301, 302からそれぞれ出力された 制御信号 CI, C2を入力として、速度判定結果を識別し第 1選択部 106へ出力する 制御信号 (識別信号) C3として、第 1選択部 106へ、制御信号 C1が先にまたは同時 に入力された場合、 "1" (第 1の論理値の一例）を出力し、制御信号 C2が先に入力さ れた場合、 "0" (第 1の論理値の反転値の一例）を出力する。
[0031] なお、図 3に示すように、第 1,第 2のクロック計数部 301, 302の計数値 Nl, N2と その制御信号 (初期化信号) CI, C2が出力されている。
[0032] 以上のように構成された受信装置について、その動作を説明する。図 4は、図 1の 受信装置 100における各部のタイミング図である。
[0033] 第 1の復調部 101は放送方式に合致した復調処理を行いタイミングクロック T1とそ れに同期した復調データ D1 (Α[1],Α[2],Α[3]，· · を出力し、また第 2の復調部 10 2は放送方式に合致した復調処理を行いタイミングクロック Τ2とそれに同期した復調 データ02 [1] [2] [3], ' ' を出力する。
[0034] 速度判定部 105のクロック計数部 301, 302はタイミングクロック Tl、 Τ2の立ち上が りを計数していき、その計数値出力 Nl, Ν2は図 4に示すように増加していく。また所 定周期が ηであるため、 Nl, Ν2が周期 ηと等しくなつた時（図では時刻 1と、時刻 2) にクロック計数部 301, 302を初期化する制御信号 (初期化信号) CI, C2として論理 値" 1"を出力する。またいずれか一方のクロック計数部 301, 302が周期 ηになった 時点で両方のクロック計数部 301, 302は共に初期化される。
[0035] 速度判定部 105の識別部 305は、どちらのクロック計数部 301, 302が先に所定周 期 ηに到達したかによつて、すなわち制御信号 CI, C2のうちいずれが先に論理値" 1 "となったかによつて、タイミングクロック Tl, Τ2のうち出力高速なクロックを識別して その結果を示す制御信号 C3を出力する。本実施例 1では、制御信号 C3として、タイ ミングクロック T1が高速、すなわち制御信号 C1が先にまたは同時に入力された場合 、 "1"を出力し、タイミングクロック Τ2が高速、すなわち制御信号 C2が先に入力され た場合、 "0"を出力する。
[0036] 第 1選択部 106は、図 4に示すように、制御信号 C3の論理値カ '1"の時、タイミング ロック Tl, Τ2をそれぞれ高速なタイミングクロック ΤΗ、低速なタイミングクロック TLと して出力し、同時に復調データ Dl, D2をそれぞれ高速復調データ DH、低速復調 データ DLとして出力する。また制御信号 C3の論理値が" 0"の時、逆となる。
[0037] クロック生成部 103では、入力された高速なタイミングクロック THを高速タイミングク ロックとしてそのまま AVデコーダ 107へ出力する。
[0038] クロック生成部 103の遅延部 201は低速なタイミングクロック TLを遅延させてタイミ ングクロック TLDを出力する。エッジ検出部 202はタイミングクロック TH, TLを比較し て、選択信号 SLとして、その立ち上がりが同時刻であるとき論理値" 1"を出力し、異 なる場合に論理値" 0"を出力する。第 2選択部 203では、選択信号 SLが論理値" 1" のときに遅延されたタイミングクロック TLDを選択し、論理値" 0"のときにタイミングクロ ック TLを選択し、低速タイミングクロックとして AVデコーダ 107へ出力する。
[0039] クロック生成部 103の制御信号生成部 204は、多重部 104へ出力する制御信号と して、高速タイミングクロックが立ち上がると論理値" 1"を出力し、低速タイミングクロッ クが立ち上がると論理値" 0"を出力し、立ち上がりが存在しないと値を保持する。
[0040] 多重部 104は、制御信号生成部 204から出力された制御信号が論理値" 1"の場合 は高速復調データ DHを選択し、論理値" 0"の場合は低速復調データ DLを選択す ることで、図 4に示すように、復調データ DH, DLより多重データを生成し、 AVデコー ダ 107へ出力する。
[0041] 以上のように実施例 1によれば、 2つの復調部 101, 102が出力する 2つの復調デ ータ Dl, D2を記憶する記憶部（大規模なメモリ）を使用せずに、小規模な回路追カロ で 2つの復調データ Dl, D2を多重化することが可能となり、受信装置 100の小型化 による回路規模の削減、およびコストの削減を行うことができる。同時に多重出力によ り、出力ピンを削減することで受信装置の小型化によるコストの削減を行うことができ る。また、メモリ等に復調データを蓄積せず順次出力するため、ジッタ性能の悪ィ匕を 回避できると共に応答時間の増大を回避することができる。
[0042] また実施例 1によれば、復調データ Dl, D2の速度が変化した場合または未知の場 合（同期したタイミングクロック Tl, T2が変化した場合または未知の場合)でも、速度 判定部 105により高速なタイミングクロックが判定され、これに基づいて第 1選択部 10 6により、復調部 101, 102より出力されたタイミングクロック Tl, T2のいずれか一方 が高速なタイミングクロック THとして選択して出力され、もう一方が低速なタイミングク ロック TLとして出力され、また第 1,第 2の復調部 101, 102より出力された復調デー タ Dl, D2のいずれか一方が高速復調データ DHとして選択して出力され、もう一方 が低速復調データ DLとして出力されることにより、 1系統の多重部 104およびクロック 生成部 103で処理することが可能となり、回路規模の削減が可能となる。
[0043] また実施例 1によれば、速度判定部 105としてクロック計数部 301, 302を使用する ことにより、小規模な回路で容易にタイミングクロック Tl, T2の比較が可能となる。
[0044] また実施例 1によれば、 2つのタイミングクロック Tl, T2が同時に立ち上がった時に 、遅延部 201により遅延されたタイミングクロック TLDを低速タイミングクロックとして選 択し、低速タイミングクロックの立ち上がりタイミングを遅らせることにより、 2つの復調 データ Dl, D2を取りこぼすことなく多重することができ、信頼性を向上させることがで きる。
[0045] なお、クロックタイミング Tl, T2の周波数により、所定周期 nを可変にすることにより ジッタ性能の向上を図ることが可能であるし、周期 nを 2の乗数とすることにより、クロッ ク計数部 301, 302の初期化信号 (制御信号 CI, C2)の生成部を簡略ィ匕することが 可能で、より回路の小型化が可能である。
[0046] また、タイミングクロック Tl, T2の速度が予め判っている場合は、速度判定部 105と 第 1選択部 106を除くことで、より回路を小型化できる。また、タイミングクロック Tl, T 2の速度を外部力 識別可能な場合は速度判定部 105だけを除くことで回路の小型 化が可能なことは言うまでも無 、。
[0047] また、本実施例 1で示した制御信号の極性や論理値はこれに限定するものではな い。
[実施例 2]
以下、本発明の実施例 2における受信装置及び受信方法について、図 5—図 8お よび図 3を用いて説明する。なお、図 1および図 3の実施例 1の構成と同一の構成に は同一の符号を付して説明を省略する。
[0048] 実施例 2では、実施例 1のクロック生成部 103に代えてクロック生成部 501を設け、 多重部 104に代えて多重部 503を設けている。
[0049] 実施例 2の前記クロック生成部 501は、速度判定部 105より計数値 Nl, N2と制御 信号 (初期化信号) CI, C2と制御信号 (識別信号) C3を入力とし、第 1選択部 106よ り高速なタイミングクロック THを入力し、高速なタイミングクロック THを高速タイミング クロックとして出力し、もう一方の低速なタイミングクロック TLと平均周波数が等しく高 速なタイミングクロック THと同期したクロックを低速タイミングクロックとして生成して出 力する。 [0050] また実施例 2の前記多重部 503は、第 1選択部 106より高速復調データ DHと低速 復調データ DLと低速なタイミングクロック TLを入力し、クロック生成部 501より低速タ イミングクロックを入力し、入力された低速タイミングクロックに基づ 、て高速復調デー タ DHと低速復調データ DLを選択してバイト単位で多重データを生成する。
[0051] 前記クロック生成部 501の具体的な回路構成を、図 6に示す。
[0052] クロック生成部 501は、図 6に示すように、第 3選択部 601と、記憶部 602と、マスク 信号生成部 603と、マスク部 604と、論理反転回路 605とから構成されている。
[0053] 前記第 3選択部 601は、速度判定部 105より計数値 Nl, N2と制御信号 C3を入力 とし、制御信号 C3が論理値" 1"のとき、すなわちタイミングクロック T1が高速のとき、 第 1のクロック計数部 301の計数値 N1を選択し、制御信号 C3が論理値" 0"のとき、 すなわちタイミングクロック T2が高速のとき、第 2クロック計数部 302の計数値 N2を選 択し計数値 NHとして、マスク信号生成部 603へ出力する。
[0054] 前記記憶部 602は、速度判定部 105より計数値 Nl, N2と制御信号 (初期化信号） CI, C2と制御信号 C3を入力とし、制御信号 (初期化信号) CI, C2が入力されたと きに、制御信号 C3が論理値" 1"のとき（タイミングクロック T1が高速のとき）、低速なタ イミングクロック T2に接続された第 2のクロック計数部 302より出力される計数値 N2を 制御値 Mとして記憶し、制御信号 C3が論理値" 0"のとき（タイミングクロック T2が高速 のとき）、低速なタイミングクロック T1に接続された第 1のクロック計数部 301より出力 される計数値 N1を制御値 Mとして記憶し、マスク信号生成部 603へ出力する。
[0055] 前記マスク信号生成部 603は、第 3選択部 601より出力された計数値 NHと記憶部 602より出力された制御値 Mを入力とし、マスク信号として、第 3選択部 601の計数値 NHが前記制御値 M以下の場合、 "1" (第 4の論理値の一例）をマスク部 604へ出力 し、第 3選択部 604の計数値 NHが前記制御値 Mより大きい場合、 "0" (第 4の論理 値の反転値の一例）をマスク部 604へ出力する。
[0056] 前記マスク部 604は、第 1選択部 106より出力された高速なタイミングクロック THと マスク信号生成部 603より出力されたマスク信号を入力し、低速タイミングクロックとし て、 AVデコーダ 107と多重部 503へ、前記マスク信号カ ' 1 "の場合、高速なタイミン グクロック THを出力し、マスク信号力 '0"の場合、論理値" L"を出力する。 [0057] 前記論理反転回路 605は、第 1選択部 106より出力された高速なタイミングクロック
THを論理反転して高速タイミングクロックとして AVデコーダ 107へ出力する。
[0058] 上記多重部 503の具体的な回路構成を図 7に示す。
[0059] 多重部 503は、図 7に示すように、 FIFO部 701と、第 4選択部 702と
から構成されている。
[0060] 前記 FIFO部 701は、第 1選択部 106から入力した低速復調データ DLを、第 1選 択部 106から入力した低速なタイミングクロック TLのタイミングで順次書き込み、クロ ック生成部 501より出力された低速タイミングクロックのタイミングで読み出し、第 4選 択部 702へ出力する。
[0061] 前記第 4選択部 702は、クロック生成部 501より出力された低速タイミングクロックが 論理値" 1 "のときは FIFO部 701から出力された低速復調データ DLを選択し、論理 値" 0"のときは高速復調データ DHを選択することで多重データを生成して、 AVデコ ーダ 107へ出力する。
[0062] 以上のように構成された受信装置について、図 8を用いてその動作を説明する。
[0063] 記憶部 602は時刻 1または時刻 2の計数部 301の計数出力 N1が所定周期 nになつ た時に、低速なタイミングクロック T2に接続された第 2のクロック計数部 302の計数出 力 N2を記憶部 602に制御値 Mとして記憶する。図 8の場合 mが記憶されている。ま た記憶部 602は第 1のクロック計数部 301の制御信号 C1 (初期化タイミング）に合わ せて更新される。
[0064] 第 3選択部 601では、制御信号 C3により高速なタイミングクロック T1に接続された 第 1のクロック計数部 301の計数値 N1が選択され計数値 NHとして出力される。
[0065] マスク信号生成部 603では、選択部 601から出力される高速なタイミングクロック T1 に同期して変化する計数値 NHと記憶部 602に記憶された制御値 Mを比較し、計数 値 NHが制御値 M以下である場合、マスク信号として論理値" 1"を出力し、制御値 M より大きい場合に論理値" 0"を出力する。図 8の場合、計数値 NHが mになるまで論 理値" 1"である。マスク部 604ではマスク信号が論理値" 1"のとき高速なタイミングク ロック THを、マスク信号が論理値" 0"のとき論理値" L"を、低速タイミングクロックとし て出力する。論理反転回路 605は高速なタイミングクロック THを論理反転して高速タ イミングクロックとして出力する。
[0066] FIFO部 701には低速復調データ DLを低速なタイミングクロック TLのタイミングで 書き込み、一定時間遅延させた後、低速タイミングクロックのタイミングで読み出すこ とにより、 FIFO部 701の出力は図 8に示すように、低速タイミングクロックに同期して 制御値 Mに等しい数だけバースト的に出力される。第 4選択部 702は、低速タイミン グクロックが論理値" 1"のときは FIFO部 701の出力を選択し、論理値" 0"のときは高 速復調データ DHを選択することによって、多重データを出力する。
[0067] 以上のように実施例 2によれば、 2つの復調部 101, 102が出力する 2つの復調デ ータ DH, DLは高速なタイミングクロックに同期した一系統のタイミングクロックに同期 され、多重化出力のタイミングが等間隔となることから、多重出力を処理する信号処 理が容易となり、受信装置全体の構成を簡略ィ匕することができる。また、後段の AV デコーダ 107のタイミング制約が緩和できることから安価なものを使用でき受信システ ム全体を安価に提供することができる。
[0068] また実施例 2によれば、高速なタイミングクロックを基準として、低速なタイミングクロ ックと平均周波数の等しい低速タイミングクロックを小規模な回路で生成することがで きる。
[0069] また実施例 2によれば、 2つの復調部 101, 102が出力する 2つの復調データ DH, DLおよびそれに同期した 2つのタイミングクロック TH, TLの速度が未知なものであ つても、速度判定を行い選択することができる。
[0070] なお、実施例 2では、クロック生成部 501では、速度判定部 105により求められた計 数値 Nl, N2と制御信号 (初期化信号) CI, C2と制御信号 C3を使用して、記憶部 6 02は制御値 Mを求めている力 第 1選択部 106より高速なタイミングクロック THと低 速なタイミングクロック TLを入力し、高速なタイミングクロック THのクロック数を計数す る周期 nで初期化信号を出力すると共に初期化される第 3のクロック計数部と、低速 なタイミングクロック TLのクロック数を計数し、第 3のクロック計数部の初期化信号によ り初期化される第 4のクロック計数部を設け、第 3のクロック計数部の初期化信号によ り、前記第 4のクロック計数部の出力を制御値 Mとして記憶するようにしてもよい。この とき、マスク信号生成部 603は、記憶部 602の制御値 Mと前記第 3のクロック計数部 の計数値を入力とし、前記第 3のクロック計数部の計数値が前記制御値 M以下の場 合は、 "1" (第 4の論理値)をマスク信号として出力し、前記第 3のクロック計数部の計 数値が前記制御値 Mより大き ヽ場合は、 "0" (第 4の論理値の反転値)をマスク信号と して出力する。またクロック生成部 501は、選択部 106より高速なタイミングクロック T Hと低速なタイミングクロック TLを入力し、入力した高速なタイミングクロック THからも う一方の低速なタイミングクロック TLと平均周波数が等しい低速タイミングクロックを生 成し、高速タイミングクロックと低速タイミングクロックを出力する。
[実施例 3]
以下、本発明の実施例 3における受信装置について図面を参照しながら説明する 。なお、図 1の実施例 1の構成と同一の構成には同一の符号を付して説明を省略す る。
[0071] 図 9は、本発明の実施例 3における受信装置の構成図である。
[0072] 受信装置 100は、復調部 101, 102と、第 1,第 2のデータ伸張部 901, 902と、制 御信号生成部 903と、多重部 904と、クロック生成部 905と、クロック生成部 906とか ら構成されている。
[0073] 前記第 1,第 2のデータ伸張部 901, 902は、復調部 101, 102よりそれぞれ、復調 データ Dl, D2とそれに同期したタイミングクロック Tl, T2を入力し、タイミングクロッ ク Tl, T2をそれぞれ 1周期単位で交互に出力することでタイミングクロック Tla, Tib , T2a, T2bに分割して出力し、さらにタイミングクロック Tla, Tibの各々の立ち上が りに同期した復調データ D1をラッチしてタイミングクロック Tla, Tibにそれぞれ同期 した復調データ Dla, Dlbを生成し、タイミングクロック T2a, T2bの各々の立ち上が りに同期した復調データ D2をラッチしてタイミングクロック T2a, T2bにそれぞれ同期 した復調データ D2a, D2bを生成して出力する、すなわちそれぞれ奇数番目のタイミ ングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミングクロック とそれに同期した偶数番目の復調データの 2系統を出力する。
[0074] 前記制御信号生成部 903は、タイミングクロック Tl, T2の最短周期以下の短い周 期 Tをもつ制御タイミングクロック Tpと、第 1,第 2のデータ伸張部 901, 902より出力 された 4つの復調タイミングクロック（タイミングクロック Tla, Tib, T2a, T2b)を入力 し、制御タイミングクロック Tpを用いることで 4つの復調タイミングクロックの立ち上がり を検出し、制御タイミングクロック周期 Τ[Ν]内で立ち上がりを検出すれば、次の制御 タイミングクロック周期 Τ[Ν+ 1]で立ち上がりを検出したタイミングクロックを識別する データ制御信号 (Tlaまたは Tibまたは T2aまたは T2b；識別制御信号)を順次出力 し、立ち上がりを検出しなければデータ制御信号を保持して出力する。
[0075] 前記多重部 904は、制御信号生成部 903から出力されたデータ制御信号 (Tlaま たは Tibまたは T2aまたは T2b)に基づいて、データ制御信号に同期する、データ伸 張部 901, 902から出力された復調データ Dla, Dlb, D2a, D2bを選択して多重 データを生成して AVデコーダ 107へ出力する。
[0076] 前記クロック生成部 905は、制御タイミングクロック Tpと、第 1のデータ伸張部 901よ り出力されたタイミングクロック Tla, Tibを入力し、制御タイミングクロック Tpを用いる ことで制御タイミングクロック周期 Tでタイミングクロック Tla, Tibの立ち上がりを検出 し、制御タイミングクロック周期 T[N]内でどちらかの立ち上がりを検出すると、次の周 期 T[N+ 1]内のデータ制御信号の出力期間中に立ち上がりを持つような第 1多重タ イミングクロック Taを生成して AVデコーダ 107へ出力する。
[0077] 前記クロック生成部 906は、制御タイミングクロック Tpと、第 2のデータ伸張部 902よ り出力されたタイミングクロック T2a, T2bを入力し、制御タイミングクロック Tpを用いる ことで制御タイミングクロック周期 Tでタイミングクロック T2a, T2bの立ち上がりを検出 し、制御タイミングクロック周期 T[N]内でどちらかの立ち上がりを検出すると、次の周 期 T[N+ 1]内のデータ制御信号の出力期間中に立ち上がりを持つような第 2多重タ イミングクロック Tbを生成して AVデコーダ 107へ出力する。
[0078] 以上のように構成された受信装置 100について、図 10を用いてその動作を説明す る。
[0079] 第 1のデータ伸張部 901は、タイミングクロック T1を 1周期単位で交互に出力するこ とでタイミングクロック Tla, Tibに分割して出力する。また、タイミングクロック Tla, T lbの各々の立ち上がりに同期した復調データ D1をラッチしてタイミングクロック Tla, Tibにそれぞれ同期した復調データ Dla, Dlbを生成する。第 2のデータ伸張部 90 2も同様に、タイミングクロック T2a, T2bを出力し、このタイミングクロック T2a, T2bに それぞれ同期した復調データ D2a, D2bを生成する。
[0080] 制御信号生成部 903は、タイミングクロック Tl, T2の最短周期以下の制御タイミン グクロック Tpを用いることで 4つの復調タイミングクロック（タイミングクロック Tla, Tib , T2a, T2b)の立ち上がりを検出する。ある制御タイミングクロック周期 T[N]内で立 ち上がりを検出すれば、次の周期 T[N+ 1]で立ち上がりを検出したタイミングクロッ クを識別するデータ制御信号を順次出力し、立ち上がりを検出しなければデータ制 御信号を保持して出力する。
[0081] 図 10の場合、周期 T[l]でタイミングクロック Tlaと， T2aが立ち上がっているため、 周期 T[2]でデータ制御信号は Tlaと T2aを順次出力する。周期 T[3]ではタイミング クロック Tlaと T2bが立ち上がるため、周期 Τ[4]ではデータ制御信号は Tlaと T2bを 順次出力する。周期 T[4]ではどのタイミングクロックも立ち上がりがないため、データ 制御信号は直前の T2bを保持する。
[0082] 多重部 904は、データ制御信号により復調データ Dla, Dlb, D2a, D2bを選択す ることにより多重データを生成して出力する。図 10では周期 T[2]のデータ制御信号 が Tla, T2aを示しているため、各々に対応する Dla, D2aの内容 AO, BOが多重デ ータとして出力される。
[0083] 第 1のクロック生成部 905は、制御タイミングクロック周期 Tでタイミングクロック Tla, Tibの立ち上がりを検出し、制御タイミングクロック周期 T[N]内でどちらかの立ち上 力 Sりを検出すると、次の周期 T[N+ 1]内のデータ制御信号の出力期間中に立ち上 力 Sりを持つような第 1多重タイミングクロック Taを生成して出力する。図 10では、周期 T[l]でタイミングクロック Tlaが立ち上がるため、周期 T[2]のデータ制御信号力Tla の期間中に立ち上がりを持つように第 1多重タイミングクロック Taを生成する。
[0084] 第 2のクロック生成部 906も、第 1のクロック生成部 905と同様に、制御タイミングクロ ック周期 T[N]でタイミングクロック T2a、 T2bの立ち上がりを検出することにより、次の 周期 T[N+ 1]で第 2多重タイミングクロック Tbを生成して出力する。
[0085] 以上のように実施例 3によれば、第 1,第 2の復調データ Dl, D2の速度を検出する ことなく、タイミングクロック Tl, T2より高速な制御タイミングクロック Tpを用いて、デー タを伸張することにより、非同期に動作する 2つの復調データ Dl, D2を容易に単一 のクロックに同期した多重データとすることができ、回路規模の削減と設計工数の削 減を行うことができる。
[0086] なお、制御タイミングクロック周期 Tはタイミングクロック Tl、または Τ2の lZm (mは 2以上の自然数)とすることで、同期設計が可能となり、更なる設計効率の向上が図る ことが可能である。
[0087] またデータ伸張部 901, 902ではタイミングクロック Tl, T2の立ち上がり時または立 ち下がり時の復調データを保持するものでもよい。
[実施例 4]
以下、本発明の実施例 4における受信装置について図 11を参照しながら説明する 。なお、図 11において図 1と同一の構成要素には同一符号と 2つの系を識別する a, bを付して説明は省略する。
[0088] 本発明の実施例 4における受信装置は、 4n種類の受信信号 (nは 1以上の正の整 数；図 11では 4つ放送方式の異なる受信信号 A, B, C, D)を受信する受信装置で あり、実施例 1で示した受信装置 100を並列に 2n台（図 11では 2台）配置して備え、 4n種類のタイミングクロックと 2n種類の多重データを生成して AVデコーダ 107へ出 力している。なお、各受信信号の放送方式に合わせた復調部を備えている。
[0089] 以上のように実施例 4によれば、 4n種類の受信信号を受信する場合、実施例 1で 示した受信装置を並列に 2n個備えることにより、 2n種類の多重データとして出力す ることができる。また大規模なメモリを使用せずに 2つの復調データを多重化すること が可能であり、設計が容易であると共に、受信装置を搭載する基板面積の増大を回 避することができ、受信装置を安価に提供できる。
[0090] なお、実施例 4における受信装置として、実施例 1に記載の受信装置の構成をもた せたが、実施例 2または実施例 3に記載の受信装置の構成をとつてもよい。
[0091] また、復調部として 2対の復調部を備えたが、各放送方式の復調部を組合せて備え てもよい。
[0092] また 4n種類の受信信号を、 4つ放送方式の異なる受信信号 A, B, C, Dとしている 力 4n種類の受信信号は、全て同じ放送方式、あるいは同じものと異なるものの混在 した放送方式のものであっても構わな 、。 [実施例 5]
以下、本発明の実施例 5における受信方法について、図 12および図 13を参照しな がら説明する。
[0093] 図 12は実施例 5の受信方法を実行するプロセッサの構成図である。
[0094] 図 12において、 1201, 1202は、各放送方式の受信信号 A, Bを入力する入力 iZ Fである。 1203は汎用的な内蔵メモリである。また 1204は、制御、演算を行う CPU、 1205は制御プログラム等が格納されている ROMである。また 1207は、各受信信号 を復調した復調データを多重した多重データと多重された復調データそれぞれに同 期したタイミングクロックを AVデコーダ 107へ出力する出力 IZFである。これら入力 I /F1201, 1202と内蔵メモリ 1203と CPU1204と ROM1205と出力 I/F1207は バス 1208により接続されている。
[0095] 前記 CPU1204による受信方法を図 13のフローチャートにしたがって説明する。
ステップ— S1 (復調ステップ）
まず、各受信信号 A, Bをそれぞれの方式に基づいて復調処理を行い、それぞれ の復調データ Dl, D2をバイト単位で生成し、それに同期したタイミングクロック T1, T2を生成する。
ステップ S2 (速度判定ステップ）
次に、ステップ S1で生成した 2つのタイミングクロック Tl, T2の速度判定処理を行 い、 2つのタイミングクロック Tl, T2を高速なタイミングクロック THと低速なタイミング クロック TLとして出力する。またステップ S1で生成した 2つの復調データ Dl, D2を 、これら高速なタイミングクロック THと低速なタイミングクロック TLに同期した高速復 調データ DHと低速復調データ DLとして出力する。
ステップ一 S3 (クロック生成ステップ）
次に、高速なタイミングクロック THに同期して、低速なタイミングクロック TLと平均周 波数が等し 、低速タイミングクロックを生成する。
[0096] このクロック生成ステップ S3はより詳細には下記のステップ S4— S6により構成さ れる。
ステップ S4 (記憶ステップ） 高速なタイミングクロック THの所定周期 n毎に計数した低速なタイミングクロック TL の計数値を制御値 Mとして記憶する。
ステップ—S5 (マスク信号生成処理ステップ）
次に、高速なタイミングクロック THの計数値が制御値 M以下であれば論理値" 1"、 制御値 Mより大きければ論理値" 0"をマスク信号として出力する。
ステップ—S6 (マスク処理ステップ）
次に、ステップ S 5から出力されたマスク信号が論理値" 1 "のときは高速なタイミン グクロック THを、論理値" 0"のときは論理値" L"を低速タイミングクロックとして出力す る。
ステップ—S7 (多重処理ステップ）
上記クロック生成ステップ S3 (S4— S6)に続いて、低速タイミングクロックが論理値" 1 "のときは低速復調データ DLを選択して出力し、論理値" 0"のときは高速復調デー タ DHを選択して出力する。
[0097] 以上のように実施例 5によれば、汎用的なプロセッサ構成で 2つの復調データ D1, D2をバイト単位で多重することが可能となり、また汎用メモリ 1203の容量を大幅に削 減することが可能となり、受信装置の低コストィ匕を実現できると同時に、 AVデコーダ 1 07へ出力するタイミングクロックを高速なタイミングクロックに同期させることで、接続さ れる AVデコーダ 107のタイミング制約が緩くなるために、安価なものを使用できシス テム全体のコストダウンが可能となる。また 2つの復調処理が出力する 2つの復調デ ータ Dl, D2およびそれに同期した 2つのタイミングクロック Tl, T2の速度が未知な ものであっても、 2つの復調データ Dl, D2の多重化が可能となる。
産業上の利用可能性
[0098] 本発明にカゝかる受信装置は、大規模なメモリを使用せず、小規模な回路追加で 2 つの復調データを多重化することが可能となり、回路規模の削減によるコスト削減、 低消費電力化を実現でき、また多重された復調データに同期するタイミングクロックを 、高速なタイミングクロックや、さらに高速な内部タイミングクロックなどの単一タイミン グクロックに同期させることが可能となり、よって後段の AVデコーダのタイミング制約 を緩和することが可能となり、より安価なシステムを構築することができるという効果を 有していることから、僻地において 1ケ所で複数の放送を受信し広く受信データを配 信するシステム等の用途に適用できる。

Claims

請求の範囲
[1] 異なる放送方式あるいは同じ放送方式のデジタル放送の 2つの受信信号を受信す る受信装置であって、
前記 2つの受信信号をそれぞれ入力し、その復調データとこれら復調データに各 々同期したタイミングクロックを出力する第 1,第 2の復調部と、
前記第 1,第 2の復調部より出力された 2つのタイミングクロックに基づいて、多重さ れる前記 2つの復調データそれぞれのタイミングクロックを生成し、出力するとともに、 前記 2つの復調データを多重するための制御信号を出力するクロック生成部と、 前記第 1,第 2の復調部から出力された復調データを、前記クロック生成部より出力 された制御信号に基づいてバイト単位で多重する多重部
を備えたことを特徴とする受信装置。
[2] 請求項 1に記載の受信装置であって、
前記第 1,第 2の復調部より出力された 2つの復調データと 2つのタイミングクロックよ り、高速なタイミングクロックとそれに同期した高速復調データ、低速なタイミングクロッ クとそれに同期した低速復調データを選択し出力する第 1選択部を備える。
[3] 請求項 2に記載の受信装置であって、
前記第 1,第 2の復調部から出力されたタイミングクロック力 各々の速度を比較し、 どちらのクロックが高速であるかを判定し、その判定結果を制御信号として前記第 1 選択部へ出力する速度判定部を備え、
前記第 1選択部は、前記速度判定部から出力された制御信号に基づいて、高速な タイミングクロックとそれに同期した高速復調データ、低速なタイミングクロックとそれ に同期した低速復調データを選択する。
[4] 請求項 3に記載の受信装置であって、
前記速度判定部として、
前記第 1,第 2の復調部より出力された 2つのタイミングクロックのクロック数をそれぞ れ計数し、所定の周期で初期化信号を出力するとともに、何れか一方の前記初期化 信号の出力により共に初期化される第 1,第 2のクロック計数部と、
前記第 1,第 2のクロック計数部よりそれぞれ出力された第 1、第 2の初期化信号を 入力し、前記第 1選択部へ出力する制御信号として、前記第 1の初期化信号出力が 先にまたは同時に入力された場合、第 1の論理値を出力し、前記第 2の初期化信号 が先に入力された場合、前記第 1の論理値の反転値を出力する識別部
を備える。
[5] 請求項 2—請求項 4の 、ずれか 1項に記載の受信装置であって、
前記クロック生成部は、前記第 1選択部より出力された高速なタイミングクロックをそ のまま高速タイミングクロックとして出力し、
前記第 1選択部より出力された 2つの高速なタイミングクロックと低速なタイミングクロ ックの同時立ち上がりを検出し、立ち上りが同時刻であるとき第 2の論理値を出力し、 異なる場合に前記第 2の論理値の反転値を出力するエッジ検出部と、
前記第 1選択部より出力された低速なタイミングクロックを遅延して出力する遅延部 と、
前記第 1選択部より出力された低速なタイミングクロックと前記遅延部により遅延さ れた低速なタイミングクロックを入力し、前記エッジ検出部より出力された前記第 2の 論理値であれば、前記遅延部により遅延された低速なタイミングクロックを選択し、前 記第 2の論理値の反転値であれば、前記第 1選択部より出力された低速なタイミング クロックを選択し、低速タイミングクロックとして出力する第 2選択部と、
前記高速タイミングクロックと前記第 2選択部より出力された低速タイミングクロックを 入力し、前記多重部へ出力する 2つの復調データを多重するための制御信号として 、前記高速タイミングクロックが立ち上がると第 3の論理値を出力し、前記低速タイミン グクロックが立ち上がると前記第 3の論理値の反転値を出力し、立ち上がりが存在し な!、と値を保持する制御信号生成部
を備える。
[6] 異なる放送方式あるいは同じ放送方式のデジタル放送の 2つの受信信号を受信す る受信装置であって、
前記 2つの受信信号をそれぞれ入力し、その復調データとこれら復調データに各 々同期したタイミングクロックを出力する第 1,第 2の復調部と、
前記第 1,第 2の復調部より出力されたタイミングクロックのうち高速なタイミングクロ ックを高速タイミングクロックとして出力し、もう一方の低速なタイミングクロックと平均周 波数が等しく前記高速なタイミングクロックと同期したクロックを低速タイミングクロック として生成して出力するクロック生成部と、
前記第 1,第 2の復調部から出力された復調データを、前記クロック生成部より出力 された低速タイミングクロックに基づいてバイト単位で多重する多重部
を備えたことを特徴とする受信装置。
[7] 請求項 6に記載の受信装置であって、
前記第 1,第 2の復調部より出力された 2つのタイミングクロックのクロック数をそれぞ れ計数してその計数値を出力し、所定の周期で初期化信号を出力するとともに、何 れか一方の前記初期化信号の出力により共に初期化される第 1,第 2のクロック計数 部と、
前記第 1,第 2のクロック計数部よりそれぞれ出力された第 1,第 2の初期化信号を 入力し、前記第 1選択部へ出力する制御信号として、前記第 1の初期化信号出力が 先にまたは同時に入力された場合、第 1の論理値を出力し、前記第 2の初期化信号 が先に入力された場合、前記第 1の論理値の反転値を出力する識別部と、
前記第 1の復調部より出力された第 1のタイミングクロックおよび第 1の復調データと 前記第 2の復調部より出力された第 2のタイミングクロックおよび第 2の復調データと 前記識別部より出力された制御信号を入力として、前記制御信号が前記第 1の論理 値であれば、前記第 1のタイミングクロックを高速なタイミングクロック、前記第 1の復調 データを高速復調データとして出力し、前記第 1の論理値の反転であれば前記第 2 の復調データを高速復調データとして出力する第 1選択部と、
を備える。
[8] 請求項 7に記載の受信装置であって、
前記クロック生成部は、
前記第 1,第 2のクロック計数部それぞれの計数値および初期化信号と前記識別部 の制御信号を入力とし、前記制御信号が前記第 1の論理値であれば、前記第 1のク ロック計数部の計数値を出力し、前記制御信号が前記第 1の論理値の反転値であれ ば、前記第 2のクロック計数部の計数値を出力する第 3選択部と、 前記第 1,第 2のクロック計数部それぞれの計数値および初期化信号と前記識別部 の制御信号を入力とし、前記初期化信号が入力されたときに、前記制御信号が前記 第 1の論理値であれば、前記第 2のクロック計数部の計数値を制御値として記憶し、 前記制御信号が前記第 1の論理値の反転値であれば、前記第 1のクロック計数部の 計数値を前記制御値として記憶して出力する記憶部と、
前記記憶部より出力された制御値と前記第 3選択部より出力された計数値を入力と し、前記第 3選択部の計数値が前記制御値以下の場合、第 4の論理値をマスク信号 として出力し、前記第 3選択部の計数値が前記制御値より大きい場合、前記第 4の論 理値の反転値をマスク信号として出力するマスク信号生成部と、
前記マスク信号生成部より出力されたマスク信号と前記第 1選択部より出力された 高速なタイミングクロックを入力として、前記マスク信号が前記第 4の論理値の場合は 前記高速なタイミングクロックを出力し、前記マスク信号が前記第 4の論理値の反転 値の場合は、論理値" L"を低速タイミングクロックとして出力するマスク部と、 前記第 1選択部より出力された高速なタイミングクロックを論理反転して高速タイミン グクロックとして出力する論理反転回路
を備える。
異なる放送方式あるいは同じ放送方式のデジタル放送の 2つの受信信号を受信す る受信装置であって、
前記 2つの受信信号をそれぞれ入力し、その復調データとこれら復調データに各 々同期したタイミングクロックを出力する第 1,第 2の復調部と、
前記第 1の復調部より復調データとそれに同期したタイミングクロックを入力し、奇数 番目のタイミングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミ ングクロックとそれに同期した偶数番目の復調データの 2系統を出力する第 1のデー タ伸張部と、
前記第 2の復調部より復調データとそれに同期したタイミングクロックを入力し、奇数 番目のタイミングクロックとそれに同期した奇数番目の復調データ、偶数番目のタイミ ングクロックとそれに同期した偶数番目の復調データの 2系統を出力する第 2のデー タ伸張部と、 前記第 1,第 2の復調部より出力される 2つのタイミングクロックの短い方の周期以下 の周期をもつ制御タイミングクロックと、前記第 1,第 2のデータ伸張部から出力された 4つの復調タイミングクロックを入力し、前記制御タイミングクロック周期内に立ち上が りが存在する前記復調タイミングクロックを検出して次の周期で識別制御信号を出力 する制御信号生成部と、
前記制御信号生成部から出力された識別制御信号に基づ!/、て、この識別制御信 号に同期する、第 1,第 2のデータ伸張部力 出力された復調データを選択する多重 部と、
前記制御タイミングクロックと、前記第 1のデータ伸張部から出力されたタイミングク ロックを入力し、前記制御タイミングクロック周期内での立ち上がりを検出して次の周 期の前記識別制御信号期間内に立ち上がりを持つような第 1多重タイミングクロックを 生成する第 1のクロック生成部と、
前記制御タイミングクロックと、前記第 2のデータ伸張部から出力されたタイミングク ロックを入力し、前記制御タイミングクロック周期内での立ち上がりを検出して次の周 期の前記識別制御信号期間内に立ち上がりを持つような第 2多重タイミングクロックを 生成する第 2のクロック生成部
を備えたことを特徴とする受信装置。
[10] 前記請求項 1一請求項 9のいずれか 1項に記載の受信装置を 2n (nは 1以上の正の 整数)台並列に配置して構成し、
4n種類の受信信号を入力し、 4n種類のタイミングクロックと 2n種類の多重データを 生成して出力すること
を特徴とする受信装置。
[11] 前記請求項 1一請求項 9のいずれか 1項に記載の受信装置と、
前記受信装置より出力された 2つの復調データの多重データと、多重化された 2つ の復調データそれぞれのタイミングクロックを入力し、多重データの 2つの復調データ の一方または両方を受信データとして使用する映像信号処理装置
を備えたこと
を特徴とする受信システム。 異なる放送方式あるいは同じ放送方式のデジタル放送の 2つの受信信号を受信す る受信方法であって、
前記 2つの受信信号をそれぞれの方式に基づ 、て復調処理を行!、、それぞれの 復調データをバイト単位で生成し、それに同期したタイミングクロックを生成し、 次に、生成した 2つのタイミングクロックの速度判定処理を行い、 2つのタイミングクロ ックを高速なタイミングクロックと低速なタイミングクロックとして出力し、生成した 2つの 復調データを、これら高速なタイミングクロックと低速なタイミングクロックに同期した高 速復調データと低速復調データとして出力し、
次に、前記高速なタイミングクロックの所定周期毎に計数した前記低速なタイミング クロックの計数値を制御値として記憶し、
次に、前記高速なタイミングクロックの計数値力 記憶された前記制御値以下であ れば論理値" 1"を、前記計数値が制御値より大きければ論理値" 0"を、マスク信号と して出力し、
次に、前記マスク信号が論理値" 1"のときは前記高速なタイミングクロックを、前記 マスク信号が論理値" 0"のときは論理値" L"を、低速タイミングクロックとして出力し、 次に、前記低速タイミングクロックが論理値" 1 "のときは低速復調データを選択して 出力し、論理値" 0"のときは高速復調データを選択して出力すること
を特徴とする受信方法。
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