JPS5923660A - スタ−トビツト補正回路 - Google Patents
スタ−トビツト補正回路Info
- Publication number
- JPS5923660A JPS5923660A JP57132545A JP13254582A JPS5923660A JP S5923660 A JPS5923660 A JP S5923660A JP 57132545 A JP57132545 A JP 57132545A JP 13254582 A JP13254582 A JP 13254582A JP S5923660 A JPS5923660 A JP S5923660A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- stop
- start bit
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ＴＡＩ 発明の技術分野
本発明はスタートビット補正回路、特にそれぞれ所定の
二進論理値を有するスタートビットびストップビットを
含む調歩同期データを受信するデータ受信システムにお
４ノるスター１−ピノ１１ｄｉ正回路に関す。
二進論理値を有するスタートビットびストップビットを
含む調歩同期データを受信するデータ受信システムにお
４ノるスター１−ピノ１１ｄｉ正回路に関す。
（ｂｌ 従来技術と問題点
第１図はこの種従来あるデータ受ｔ＝システＪ１の一例
を示す図であり、第２図は第１図におりる各種信号波形
の一例を示す図である。第２図において、図示されぬ前
位装置から到来する調歩同期データＲＤは、論理値０に
定められているスタートビットＳ′Ｆと、伝送すべきキ
ャラクタを構成する８個のデータピッ］・Ｄｌ乃至Ｄ８
と、論理値１に定められているストップビットＳＰから
構成され、各々所定のビット長で伝送される。第１図に
おいて、スタートビット検出回路１は到来する調歩同期
データＲＤから論理値Ｏのスター１ビツトＳ′「を検出
すると、スタートビット プリングカウンク２に伝達する。該リンプリングカウン
タ２は、スタートピッ１検出信号ａの受信時点を基準と
して、前記所定のビット長に等しい間隔でザンプリング
パルスｂを１０回発生し、受信ピッ１−バッファ３に供
給する。受信ピッｌバッファ３は調歩同期データＲＤの
各ビットの論理値を、ザンプリングパルスｂの受信時点
を基準として判定し、受信データＲＤＩとして出力する
。
を示す図であり、第２図は第１図におりる各種信号波形
の一例を示す図である。第２図において、図示されぬ前
位装置から到来する調歩同期データＲＤは、論理値０に
定められているスタートビットＳ′Ｆと、伝送すべきキ
ャラクタを構成する８個のデータピッ］・Ｄｌ乃至Ｄ８
と、論理値１に定められているストップビットＳＰから
構成され、各々所定のビット長で伝送される。第１図に
おいて、スタートビット検出回路１は到来する調歩同期
データＲＤから論理値Ｏのスター１ビツトＳ′「を検出
すると、スタートビット プリングカウンク２に伝達する。該リンプリングカウン
タ２は、スタートピッ１検出信号ａの受信時点を基準と
して、前記所定のビット長に等しい間隔でザンプリング
パルスｂを１０回発生し、受信ピッ１−バッファ３に供
給する。受信ピッｌバッファ３は調歩同期データＲＤの
各ビットの論理値を、ザンプリングパルスｂの受信時点
を基準として判定し、受信データＲＤＩとして出力する
。
以上の説明から明らかな如く、従来あるデータ受信シス
テムにおいては、各調歩同期データＲＤ毎にスタートピ
ントＳＴを検出し、該検出時点を基準として各受信デー
タＲＤＩを出力する。従って第２図に示される如く、所
定の論理値０を示すスタートピントｓ’ｒを含む調歩同
期データＲＤ（Ａ）は忠実に受信されるが、伝送路に発
生する雑音等により論理値１に変化したスタートビット
ＳＴを含む調歩同期データＲＤ（Ｂ）が到来した場合に
は、スタートピント・検出回１？／） Ｉは論理値Ｏに
設定されている他のビット（第２図においてはデータビ
ットＤ４）をスタートビットＳＴと誤って検出し、該検
出時点を基準として前述の過程で受信データ１目）１（
Ｂ）を出力する。その結果到来した調歩同期データＲＤ
（Ｂ）とは明らかに異なった受信データＲＤＩ （
Ｂ）が出力されることとなる。
テムにおいては、各調歩同期データＲＤ毎にスタートピ
ントＳＴを検出し、該検出時点を基準として各受信デー
タＲＤＩを出力する。従って第２図に示される如く、所
定の論理値０を示すスタートピントｓ’ｒを含む調歩同
期データＲＤ（Ａ）は忠実に受信されるが、伝送路に発
生する雑音等により論理値１に変化したスタートビット
ＳＴを含む調歩同期データＲＤ（Ｂ）が到来した場合に
は、スタートピント・検出回１？／） Ｉは論理値Ｏに
設定されている他のビット（第２図においてはデータビ
ットＤ４）をスタートビットＳＴと誤って検出し、該検
出時点を基準として前述の過程で受信データ１目）１（
Ｂ）を出力する。その結果到来した調歩同期データＲＤ
（Ｂ）とは明らかに異なった受信データＲＤＩ （
Ｂ）が出力されることとなる。
（Ｃ１発明の目的
本発明の目的は、前述の如き従来あるデータ受信システ
ムの欠点を除去し、スター］・ビットが所定の論理値か
ら変化した調歩同期データも、忠実に受信可能な手段を
実現することに在る。
ムの欠点を除去し、スター］・ビットが所定の論理値か
ら変化した調歩同期データも、忠実に受信可能な手段を
実現することに在る。
（ｄ＋ 発明の構成
この目的は、それぞれ所定の二進論理値を有するスター
トビットおよびストップビットを含む調歩同期データを
受信するデータ受信システＪ・において、前記調歩同期
データからストップピッ１−を検出し、続いて受信する
前記調歩同期データのスタートピッ）・位置を設定する
第一の手段と、該調歩同期データを構成する各ビットの
論理値を監視し、前記スタートビットと等しい論理値を
示すピッＩ・を１ （ｆｌｉｔ以上検出した時該調歩同
１ｕｌｌデータのスタートビットを前記所定の論理（１
／（に設定し、また前記スタートビットと等しい論理値
を示゛ＪピッＩを全く検出しない時該調歩同期データの
スタートビットを前記所定の論理値に設定しない第二の
手段とを具備することにより達成される。
トビットおよびストップビットを含む調歩同期データを
受信するデータ受信システＪ・において、前記調歩同期
データからストップピッ１−を検出し、続いて受信する
前記調歩同期データのスタートピッ）・位置を設定する
第一の手段と、該調歩同期データを構成する各ビットの
論理値を監視し、前記スタートビットと等しい論理値を
示すピッＩ・を１ （ｆｌｉｔ以上検出した時該調歩同
１ｕｌｌデータのスタートビットを前記所定の論理（１
／（に設定し、また前記スタートビットと等しい論理値
を示゛ＪピッＩを全く検出しない時該調歩同期データの
スタートビットを前記所定の論理値に設定しない第二の
手段とを具備することにより達成される。
（ｅ） 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は、本発明の一実施例によるスタートビット補正
回路を示す図であり、第４図はｆＡ３図における各種信
号波形の一例を示す図である。なお、企図を通して同一
符号は同一対象物を示す。第３図において、シフトレジ
スタ４は１０ビツトから構成され、図示されぬ前位装置
から到来する調歩同期データＲＤを、該調歩同期データ
ＲＤに同期した同期パルスＲＴにより１ビット宛歩進さ
せ、ｌＯビット長遅れた時点でシフトデータＲＤ２とし
て出力する。該シフトデータＲＤ２は、通雷導通状態に
在るグー１−５を介してストップピント検出回１７＆
６に伝達される。従って今、所定の論理値０を示すスタ
ートピッ） Ｓ Ｔを含む調歩同期データＲＤ（Ａ）に
続いて、スタートピッＩ・ＳＴが論理値１に変化した調
歩同期データＲＤ（Ｂ）が到来したとすると、シフ１．
レジスタ４が調歩同期データＲＤ（Δ）に対応するシフ
Ｉ・データＲ１）２（Ａ）を出力し終った時点では、続
いて到来する調歩同期データＲＤ（Ｂ）がシフトレジス
タ４内にＭ積されている。ストップビット 達されるシフトデータＲＩ）２（Δ）からス１−ツブビ
ットＳＰを検出すると、ストップピッ１−検出／ｉ号Ｃ
を作成して遅延回路７に伝達する。遅延量１／８７は伝
達されるストップピッ）・検出信号ｃに受信データＲＤ
の１ビット長分の遅延を与え、（＆続−Ｊるシフトデー
タＲＤ２（１３）に含まれるスター１、ビットＳ′Ｆの
位置を示ずスタートピッ１−位置信号ｄを作成し、判定
回路８に伝達する。一方ｉ１１定回路８は、シフトレジ
スタ４にＭＭされている受（ＲデータＲＤを構成する各
ビットの論理値を監視しており、ストップピント検出回
１／＆ （ｉがスＩーンプビソト検出信号Ｃを送出した
時点でシフトレジスタ４内に蓄積されている調歩同期デ
ータＲＤ（ｒ３）の中に、論理値Ｏを示ずピッＩ・が１
＋１Ｍ以上（第２図においてはデータピッＬ Ｄ ４
）検出されると、論理値０に設定されたスタートビッ
ト設定信号ｅを遅延回路７から伝達されるスタートビッ
ト位置信号ｄに同期して作成し、ゲート５に伝達する。
回路を示す図であり、第４図はｆＡ３図における各種信
号波形の一例を示す図である。なお、企図を通して同一
符号は同一対象物を示す。第３図において、シフトレジ
スタ４は１０ビツトから構成され、図示されぬ前位装置
から到来する調歩同期データＲＤを、該調歩同期データ
ＲＤに同期した同期パルスＲＴにより１ビット宛歩進さ
せ、ｌＯビット長遅れた時点でシフトデータＲＤ２とし
て出力する。該シフトデータＲＤ２は、通雷導通状態に
在るグー１−５を介してストップピント検出回１７＆
６に伝達される。従って今、所定の論理値０を示すスタ
ートピッ） Ｓ Ｔを含む調歩同期データＲＤ（Ａ）に
続いて、スタートピッＩ・ＳＴが論理値１に変化した調
歩同期データＲＤ（Ｂ）が到来したとすると、シフ１．
レジスタ４が調歩同期データＲＤ（Δ）に対応するシフ
Ｉ・データＲ１）２（Ａ）を出力し終った時点では、続
いて到来する調歩同期データＲＤ（Ｂ）がシフトレジス
タ４内にＭ積されている。ストップビット 達されるシフトデータＲＩ）２（Δ）からス１−ツブビ
ットＳＰを検出すると、ストップピッ１−検出／ｉ号Ｃ
を作成して遅延回路７に伝達する。遅延量１／８７は伝
達されるストップピッ）・検出信号ｃに受信データＲＤ
の１ビット長分の遅延を与え、（＆続−Ｊるシフトデー
タＲＤ２（１３）に含まれるスター１、ビットＳ′Ｆの
位置を示ずスタートピッ１−位置信号ｄを作成し、判定
回路８に伝達する。一方ｉ１１定回路８は、シフトレジ
スタ４にＭＭされている受（ＲデータＲＤを構成する各
ビットの論理値を監視しており、ストップピント検出回
１／＆ （ｉがスＩーンプビソト検出信号Ｃを送出した
時点でシフトレジスタ４内に蓄積されている調歩同期デ
ータＲＤ（ｒ３）の中に、論理値Ｏを示ずピッＩ・が１
＋１Ｍ以上（第２図においてはデータピッＬ Ｄ ４
）検出されると、論理値０に設定されたスタートビッ
ト設定信号ｅを遅延回路７から伝達されるスタートビッ
ト位置信号ｄに同期して作成し、ゲート５に伝達する。
ゲート５は、スタートピント位置信号ｄを伝達される間
阻止状態となり、その間にシフトレジスタ４から出力さ
れるシフトデータＲＤ２（Ｂ）のスタートビット 結果ゲート５からは、スタートピッ）ＳＴが所定の論理
値０に設定された補正データＲＤ３が、ストップビット
検出回路６および図示されぬ後位装置に伝達される。な
お調歩同期データＲＤ （Ｂ）のスタートピッｌ− Ｓ
Ｔが所定の論理値Ｏを示す場合にも、ゲート５はスタ
ートビットＳＴを阻止するが、スタートビットＳ′ｒｏ
）論理値は変ること無く補正データＲＤ３として出力さ
れる。また調歩同期データＪ？Ｄ（Ｂ）で伝送すべきキ
ャラクタが存在しない場合には、該調歩同期データＲＤ
（Ｂ）を構成する各ビットは総て論理値１に設定される
．かかる場合には、判定回路８はストップビット検出回
路 した時点でシフトレジスタ４内にＷｒ Ｋｆ４され°ζ
いる調歩同期データＲＤ （Ｂ）の中に、論理値０を示
すビットを全く検出しない為、論理値０のスタートピッ
Ｉ・設定信’ｉＪｅを送出しない。その結果ゲート５は
導通状態に維持され、総てのビットが論理値１に設定さ
れた補正データＲ１〕３が後位装置に伝達される。
阻止状態となり、その間にシフトレジスタ４から出力さ
れるシフトデータＲＤ２（Ｂ）のスタートビット 結果ゲート５からは、スタートピッ）ＳＴが所定の論理
値０に設定された補正データＲＤ３が、ストップビット
検出回路６および図示されぬ後位装置に伝達される。な
お調歩同期データＲＤ （Ｂ）のスタートピッｌ− Ｓ
Ｔが所定の論理値Ｏを示す場合にも、ゲート５はスタ
ートビットＳＴを阻止するが、スタートビットＳ′ｒｏ
）論理値は変ること無く補正データＲＤ３として出力さ
れる。また調歩同期データＪ？Ｄ（Ｂ）で伝送すべきキ
ャラクタが存在しない場合には、該調歩同期データＲＤ
（Ｂ）を構成する各ビットは総て論理値１に設定される
．かかる場合には、判定回路８はストップビット検出回
路 した時点でシフトレジスタ４内にＷｒ Ｋｆ４され°ζ
いる調歩同期データＲＤ （Ｂ）の中に、論理値０を示
すビットを全く検出しない為、論理値０のスタートピッ
Ｉ・設定信’ｉＪｅを送出しない。その結果ゲート５は
導通状態に維持され、総てのビットが論理値１に設定さ
れた補正データＲ１〕３が後位装置に伝達される。
以上の説明から明らかな如く、本実施例によれば、調歩
同期データＲＤ （Ｂ）内に論理値０を示すビットが１
個以上検出される場合には、スター（・ビットＳＴは論
理値０に設定されて後位装置に伝達され、また論理値０
を示ずビットが全く検出されぬ場合にはその侭後位装置
に伝達されるｅ ｆ７ｔって調歩同期データＲＤにキャ
ラクタが存在する限り、スタートピッＩ・Ｓ Ｔが所定
の論理４ｉ’＜ ０から変化した場合にも、所定の論理
ｆＩｆｉ Ｏに補正されて後位装置に伝達される。
同期データＲＤ （Ｂ）内に論理値０を示すビットが１
個以上検出される場合には、スター（・ビットＳＴは論
理値０に設定されて後位装置に伝達され、また論理値０
を示ずビットが全く検出されぬ場合にはその侭後位装置
に伝達されるｅ ｆ７ｔって調歩同期データＲＤにキャ
ラクタが存在する限り、スタートピッＩ・Ｓ Ｔが所定
の論理４ｉ’＜ ０から変化した場合にも、所定の論理
ｆＩｆｉ Ｏに補正されて後位装置に伝達される。
なお、第３図および第４図はあく迄本発明の一実施例に
過ぎず、例えば各種１６号波形は図示されるものに限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変らない。またスタートビ
ット補正回路の構成は図示されるものに限定されること
ば無く、他に幾多の変形が考慮されるが、何れの場合に
も本発明の効果は変らない。
過ぎず、例えば各種１６号波形は図示されるものに限定
されることは無く、他に幾多の変形が考慮されるが、何
れの場合にも本発明の効果は変らない。またスタートビ
ット補正回路の構成は図示されるものに限定されること
ば無く、他に幾多の変形が考慮されるが、何れの場合に
も本発明の効果は変らない。
（ｆｌ 発明の効果
以上、本発明によれば、前記データ受信シス゛テムにお
いて、到来する調歩同期データのスタートビットの論理
値が伝送路に生ずる雑音等で変化した場合にも所定の論
理値に補正される結果、所期の調歩同期データを忠実に
受信することが可能となる。
いて、到来する調歩同期データのスタートビットの論理
値が伝送路に生ずる雑音等で変化した場合にも所定の論
理値に補正される結果、所期の調歩同期データを忠実に
受信することが可能となる。
第１図は従来あるデータ受信システムの一例を示す図、
第２図は第１図における各種信号波形の一例を示す図、
第３図は本発明の一実施例によるスタートビット補正回
路を示す図、第４図は第３図におりる各種信号波形の一
例を示す図である。 図において、■はスタートビット検出回路、２はザンプ
リングカウンタ、３は受信ビソトバンフ１、４はシフト
レジスタ、５はゲート、６はスタートビット検出回路、
７は遅廷回１７δ、８は判定口ｌＩ８、Ｒ Ｉ）、ＲＤ
（Ａ）およびＲ１．）（Ｂ）は８１１，１ ７１月司期
データ、Ｓ ′Ｉ’はスター！・ヒ゛・ント、ｓ ｐは
スｉンプビソト、ＤＩ乃至Ｄ８はデータビット、Ｒ Ｉ
） ］は受信データ、ＲＤ２はシフｉ・データ、Ｒ Ｄ
３は補正データ、Ｒ′ｒは同期パルス、ａはスタート
ビット検出信号、ｂはサンプリングパルス、Ｃはストッ
プビット検出信号、ｄはスタートビット位置信号、ｅは
スタートビット 摺１図 ａｔ ｔ Ｗ ｚ ｒｉ 第５図 第 ４ 図
第２図は第１図における各種信号波形の一例を示す図、
第３図は本発明の一実施例によるスタートビット補正回
路を示す図、第４図は第３図におりる各種信号波形の一
例を示す図である。 図において、■はスタートビット検出回路、２はザンプ
リングカウンタ、３は受信ビソトバンフ１、４はシフト
レジスタ、５はゲート、６はスタートビット検出回路、
７は遅廷回１７δ、８は判定口ｌＩ８、Ｒ Ｉ）、ＲＤ
（Ａ）およびＲ１．）（Ｂ）は８１１，１ ７１月司期
データ、Ｓ ′Ｉ’はスター！・ヒ゛・ント、ｓ ｐは
スｉンプビソト、ＤＩ乃至Ｄ８はデータビット、Ｒ Ｉ
） ］は受信データ、ＲＤ２はシフｉ・データ、Ｒ Ｄ
３は補正データ、Ｒ′ｒは同期パルス、ａはスタート
ビット検出信号、ｂはサンプリングパルス、Ｃはストッ
プビット検出信号、ｄはスタートビット位置信号、ｅは
スタートビット 摺１図 ａｔ ｔ Ｗ ｚ ｒｉ 第５図 第 ４ 図
Claims (1)
- それぞれ所定の二進論理値を有するスタートビットおよ
びストップビットを含む調歩同期データを受信するデー
タ受信システムにおいて、前記調歩同期データからスト
ップビットを検出し、続いて受信する前記調歩同期デー
タのスタートビット位置を設定する第一の手段と、該調
歩同期データを構成する各ビットの論理値を監視し、前
記スタートビットと等しい論理値を示すビットを１個以
上検出した時該調歩同期データのスタートビットを前記
所定の論理値に設定し、また前記スターｉ・ビットと等
しい論理値を示すビットを全く検出しない時該開歩同期
データのスタートビットを前記所定の論理値に設定しな
い第二の手段とを具備することを特徴とするスタートビ
ット補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132545A JPS5923660A (ja) | 1982-07-29 | 1982-07-29 | スタ−トビツト補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132545A JPS5923660A (ja) | 1982-07-29 | 1982-07-29 | スタ−トビツト補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923660A true JPS5923660A (ja) | 1984-02-07 |
Family
ID=15083782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132545A Pending JPS5923660A (ja) | 1982-07-29 | 1982-07-29 | スタ−トビツト補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923660A (ja) |
-
1982
- 1982-07-29 JP JP57132545A patent/JPS5923660A/ja active Pending
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