JP2784388B2 - デジタル・システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル・データ処理
システムに関する。詳細には、本発明はコンピュータ・
システム制御信号に関する。

【０００２】

【従来の技術】大部分のデジタル・データ処理システム
はクロックを含む。クロックは、発振器回路によって生
成され、システムのほとんどあらゆる動作を同期させる
ために使用される電気パルスを放出する。このような電
気パルスは全体的にみるとパルス列を形成している。大
部分の場合、データ処理システムの個別のタイミング依
存構成要素内の事象は特定の順序で発生しなければなら
ない。

【０００３】タイミング依存構成要素とは、コンピュー
タ・システムをうまく動作させるようにマスタ・クロッ
ク・パルス列と調子を合わせる必要があるあらゆる構成
要素のことである。タイミング依存構成要素は、個別の
デジタル回路でも、個別のデジタル回路をグループ分け
したものでも、他のクロック依存システム・エンティテ
ィでもよい。たとえば、中央演算処理装置（ＣＰＵ）
は、マスタ・システム・クロックによって放出されるパ
ルス列に調子を合わせて命令、命令の一部分、および命
令の一部分の一部を実行する。従来のデータ・ラッチ
は、異なるクロック信号に応答してデータを受け取り、
記憶して、転送する。規模が大きくなると、これらのク
ロック信号に応じてバスが１つの装置から他の装置への
データの流れを調整する。記憶レジスタはアドレス信号
とデータ信号を所定の順序で受け取らなければならな
い。同様に、プロセッサ・チップ上の異なる位置および
異なるチップ上にあるレジスタが、順次信号を重なりな
しで交換しなければならない。

【０００４】簡単に述べると、コンピュータ・システム
は信頼できるマスタ・クロックなしで機能することはで
きない。コンピュータ・システム自体の性能は、信頼で
きることの他に、マスタ・クロックが動作する速度に直
接依存する。システム性能（すなわち、応答時間）はど
んなコンピュータ・システムの成功にとっても重要なの
で、エンジニアは、ますます高速になっていくクロック
を含むコンピュータ・システムを設計している。超高速
マスタ・クロックは売上の観点からは望ましいが、やっ
かいな内部制御問題をコンピュータ・システム設計者に
与える。前述のように、タイミング依存構成要素がうま
く機能するには、それらの構成要素がすべてマスタ・ク
ロック・パルス列と調子が合う必要がある。しかし、こ
の要件の他に、コンピュータ・システムが動作できるよ
うにタイミング依存構成要素を調和させるように内部制
御信号を伝搬する必要がある。

【０００５】したがって、コンピュータ・システムがう
まく動作するかどうかは、内部制御信号にすべてのタイ
ミング依存構成要素に同時に影響を及ぼさせることがで
きるかどうかによって決まる。従来、この制御を提供す
ることは問題ではなかった。なぜなら、制御信号は単一
のマスタ・クロック・パルス列サイクル内ですべてのタ
イミング依存構成要素に確実に送信できたからである。
これを単一サイクル制御と呼ぶ。しかし、今日では、単
一サイクル制御はすべての状況で確実であるとは限らな
い。マスタ・クロック・パルス列は非常に高速なので、
タイミング依存構成要素が制御信号発生回路から離れた
位置に常駐しているとき、単一サイクル制御はもはや確
実ではない。このようなタイミング依存構成要素は、単
一サイクル・ドメインの外側に常駐していると言われ
る。したがって、クロック速度が増加し続けるにつれ
て、単一サイクル・ドメインが縮小する。

【０００６】この問題に対する１つの可能な解決策は、
遠くのタイミング依存構成要素がより近くのタイミング
依存構成要素と同時に制御信号を受け取るように制御方
式に遅延を導入することである。しかし、遅延期間が長
ければ長いほど、遅延は不確実になる。遅延が、最も可
能性が高い２クロック・サイクルである場合、高速回路
では、制御信号が実際には１サイクルで到着する可能性
がある。制御信号が１サイクルで到着できないように遅
延を増加させた場合、制御信号は最終的に、到着するの
に３サイクルかかるようになる。そのような遅延は製造
時に慎重に調整できるが、これには極めて費用がかか
る。さらに、回路は、古くなるにつれて、増速しあるい
は減速することが多い。したがって、高価な再加工が必
要になることがある。

【０００７】この問題に対する他の解決策は、それ自体
が、制御信号を時間どおりに所望の構成要素に到着させ
るほど高速である、高価な高速技法を使用することであ
る。しかし、この可能な解決策では、高価な解決策を実
施するか、あるいは解決策をいっさい実施しないかの選
択を単に設計エンジニアに委ねる。さらに、クロック速
度が、最も高価な解決策でさえ不適当になるほど高速に
なると、この高価な代替策も利用できなくなることは明
らかである。

【０００８】

【発明が解決しようとする課題】本発明の主な目的は、
完全な単一サイクル解決策が実際的でなくなるクロック
速度で動作するコンピュータ・システム上で内部コンピ
ュータ・システム制御を行うための低コストの手段を含
む機能強化されたコンピュータ・システムを提供するこ
とである。

【０００９】本発明の他の目的は、コンピュータ・シス
テムのタイミング依存構成要素へのマスタ・クロック・
パルス列のアクセスを禁止しかつ許可する低コストの方
法および装置を提供することである。

【００１０】本発明の他の目的は、選択されたタイミン
グ依存構成要素に複数の制御信号を供給して残りのタイ
ミング依存構成要素に単一の制御信号を供給することに
よって、コンピュータ・システムのタイミング依存構成
要素へのマスタ・クロック・パルス列のアクセスを禁止
しかつ許可する低コストの方法および装置を提供するこ
とである。

【００１１】

【課題を解決するための手段】これらおよびその他の目
的は、本明細書に開示した拡張された制御論理機構によ
って満たされる。

【００１２】上述のように、個別のタイミング依存構成
要素の活動を制御信号に調和させる能力は、どんなコン
ピュータ・システムの動作にとっても重要である。この
制御の必要の例には、同じクロック・サイクルで複数の
レジスタにデータを書き込む必要や、同じクロックで複
数のエンティティ上の値をクリアする必要が含まれる。
しかし、この制御の必要の最良の例はおそらく、マスタ
・クロック・パルス列自体を停止しかつ開始する必要で
ある。すべてのタイミング依存構成要素上の同じクロッ
ク・パルスでマスタ・クロック・パルス列を開始する能
力と、すべてのタイミング依存構成要素上の同じパルス
でマスタ・クロック・パルス列を停止する能力は、コン
ピュータ・システムがうまく動作することにとって重要
である。コンピュータ・システムの構成要素を同じパル
スで開始させない場合、コンピュータ・システム自体を
始動し、次いで、そのタスクの実行を開始させる効率的
な方法はない。同様に、サービス・コンピュータおよび
試験エンジニアが、コンピュータ・システムの問題を適
切に診断するためにコンピュータ・システムを既知の状
態で停止できることが重要である。

【００１３】当技術分野で使用される語は引き続き「開
始」および「停止」であるが、発振器回路によって生成
されるマスタ・クロック・パルス列は実際には開始され
ることも停止されることもない（コンピュータ・システ
ム自体の始動も遮断もない）ことを理解することが重要
である。むしろ、マスタ・クロック・パルス列はタイミ
ング依存構成要素に達することを妨げられ（すなわち、
停止）、あるいはタイミング依存構成要素にアクセスす
ることを許可される（すなわち、開始）。マスタ・クロ
ックは、変動およびひずみをなくすように安定状態を達
成することを許可される（すなわち、本発明の主題では
ないクロック・スキュー制御）。したがって、ゲート機
構は発振器回路内ではなく各タイミング依存構成要素上
に常駐する。

【００１４】本発明の機能強化された制御論理機構は、
クロック制御に適用されると、クロック制御信号を１ク
ロック・サイクル内にすべてのタイミング依存構成要素
に到着させる必要なしに、高速マスタ・クロック・パル
ス列を一貫した形で開始しかつ停止することができる手
段を提供する。本発明の制御論理機構は、マスタ・クロ
ック発振器機構と、各タイミング依存構成要素上に常駐
するゲート機構回路の両方に組み込まれる。

【００１５】本発明の制御論理機構は、３つの制御信号
を使用することによって制御を行う。この制御論理機構
は、マスタ・クロック・パルス列を制御するために使用
されるときクロック制御論理機構とみなされる（マスタ
・クロック・パルス列を制御するために使用されると
き、クロック制御論理機構として定義される）。同様
に、制御信号は、マスタ・クロック・パルス列を制御す
るために使用されるときクロック制御信号とみなされる
（マスタ・クロック・パルス列を制御するために使用さ
れるとき、クロック制御信号として定義される）。これ
らの制御信号のうちの第１のものであるクロック・ラン
デブ（Ｃｌｏｃｋ Ｒｅｎｄｅｚｖｏｕｓ）は、マスタ
・クロック発振器機構の一部である制御論理機構の部分
によって生成される。クロック・ランデブは、マスタ・
クロック信号自体と同様に、連続パルス列である。違い
は、クロック・ランデブがずっと低速で動作することで
ある。クロック・ランデブは、制御事象（この場合、停
止要件または開始要件）の候補であるマスタ・クロック
・パルス列内のパルス（すなわち、候補パルス）の範囲
を識別するために本発明のゲート機構によって使用され
る。クロック・ランデブが連続パルス列なので、候補パ
ルスの範囲は連続的に識別される。候補パルスの範囲を
識別するためにクロック・ランデブを使用するために、
クロック・ランデブは、最も単純な状況では、マスタ・
クロック・パルス列のパルスのパルス幅の２倍に等しい
パルス幅（すなわち、マスタ・クロック・パルス列の周
波数の半分以下）を有することができる。しかし、クロ
ック・ランデブ信号の周波数が低くなるほど、マスタ・
クロック・パルス列を開始または停止するための点とし
て選択することが可能なパルスが増加する。たとえば、
従来の８分割回路を使用することによって、２００ＭＨ
ｚのマスタ・クロック・パルス列から２５ＭＨｚのクロ
ック・ランデブ制御信号を導くことができる。これによ
って、マスタ・クロック・パルス列を開始または停止す
るための点として使用できる８個のパルスの範囲が提供
される。

【００１６】ゲート機構は、クロック・ランデブを受け
取るたびに、クロック同期点（Ｃｌｏｃｋ Ｓｙｎｃ
Ｐｏｉｎｔ）と呼ばれる内部信号を生成する。クロック
同期点は、次いでマスタ・クロック・パルス列を開始ま
たは停止するために使用できる候補パルス（すなわち、
クロック・ランデブで識別されたもの）から選択された
実際のマスタ・クロック・パルス（すなわち、選択され
たパルス）を識別するために使用される単一の完全サイ
クル・パルスである。候補パルスから選択される実際の
パルスは重要ではない。唯一の要件は、すべてのゲート
機構が同じパルスを選択することである。たとえば、上
述の２５ＭＨｚのクロック・ランデブ信号を検討する場
合、各ゲート機構は、常に、８つのパルスのうちの２番
目のものに基づいてクロック同期点を生成するように設
計することができる。これは、各ゲート機構が４０ナノ
秒ごとに同時にクロック同期点を生成することを意味す
る。

【００１７】ゲート機構はクロック・ランデブと同じ周
波数でクロック同期点を生成するが、次のクロック同期
点を使用してマスタ・クロック・パルス列を開始または
停止すべきであることを示す外部刺激をゲート機構が受
け取るまで、クロック同期点は無視される。この外部刺
激をクロック・イベントと呼ぶ。クロック・イベントは
サービス・プロセッサ、人間の介入、または他の何らか
の外部手段によって生成することができる。一般に、ク
ロック・イベント信号が生成される方法は、本発明にと
って重要ではない。しかし、クロック・イベント信号の
２つの態様は重大である。第１に、クロック・イベント
は各タイミング依存構成要素に送らなければならない。
第２に、クロック・イベント信号を生成する機構も、ク
ロック・イベント信号を生成してクロック同期点間に送
ることができるように、クロック・ランデブ信号にアク
セスできなければならない。

【００１８】

【実施例】図１は、本発明のコンピュータ・システムの
ブロック図である。好ましい実施例のコンピュータ・シ
ステムは、拡張ＩＢＭ ＡＳ／４００ミッドレンジ・コ
ンピュータ・システムである。しかし、クロックを使用
するどんなコンピュータ・システムでも使用することが
できる。図１の分解図に示したように、コンピュータ・
システム１００は、システム・バス１５０を介して、デ
ータ記憶域１４０、端末インタフェース１４５、および
サービス・プロセッサ１５５に接続された主処理装置ま
たは中央演算処理装置（ＣＰＵ）１０５を備えている。
端末インタフェース１４５によって、システム管理者お
よびコンピュータ・プログラマは、通常プログラム可能
なワークステーションを介してコンピュータ・システム
１００と通信することができる。図１に示したシステム
は単一の主ＣＰＵと単一のシステム・バスしか含んでい
ないが、本発明が、複数の主ＣＰＵと複数の入出力バス
とを有するコンピュータ・システムにも同様に当てはま
ることを理解されたい。同様に、好ましい実施例のバス
はハード配線された典型的なマルチドロップ・バスであ
るが、双方向通信をサポートするどんな接続手段でも使
用することができる。サービス・プロセッサ１５５は様
々なタスクを実行する。サービス・プロセッサ１５５
は、そのより重要なタスクのうちで、コンピュータ・シ
ステム１００のマスタ・クロックを開始しかつ停止する
ために使用される。

【００１９】前述のように、現行の制御解決策に関する
問題は、それが、あまり費用をかけずに、かつあまり非
効率的にならずに、高クロック速度で動作することがで
きないことである。本発明の制御論理機構は、制御信号
を１クロック・サイクル内に到着させる必要なしにタイ
ミング依存構成要素の確実な制御を行う。クロック制御
は本発明の応用性の高い領域なので、クロック制御の例
を使用して、単一サイクル制御が実際的でない場合に本
発明がどのようにコンピュータ・システム中で確実な制
御を行うかを示す。しかし、当業者なら、本発明が他の
類似の状況（たとえば、独立のデータ・レジスタへのデ
ータの同期書込み、別々の位置にあるデータの同期クリ
ア、２つ以上の所定の機能を同じクロック・パルス上で
発生させる必要がある状況など）にも同様に当てはまる
ことを理解されよう。

【００２０】コンピュータ・システムが通常、１クロッ
ク・サイクル内に到着できるタイミング依存構成要素と
１クロック・サイクル内に到着できないタイミング依存
構成要素とから成ることを指摘することも重要である。
この最良の例はマルチチップ・モジュール（ＭＣＭ）で
ある。ＭＣＭは、多数の個別のタイミング依存デジタル
回路（すなわち、ラッチなど）で構成される。今日の高
クロック速度では、制御信号を単一クロックサイクル内
に各ＭＣＭに到着させることは非常に難しい。しかし、
どんな所与のＭＣＭ上の個別のタイミング依存回路間で
も一貫した制御を行うことは難しくなく、費用もそれほ
どかからない。したがって、本発明の制御論理機構を使
用してすべてのタイミング依存構成要素に制御（クロッ
ク制御）を供給することができるが、好ましい実施例
は、必要な場合だけ本発明の制御論理機構を使用し、単
一サイクル制御が実施可能なままである状況ではそれを
使用するためのものである。単一サイクル制御は当業者
に周知なので、本明細書には設計の詳細を記載しない。

【００２１】図２は、コンピュータ・システム１００の
ＣＰＵ１０５が８つのＭＣＭから成ることを示す。図で
はＭＣＭ２００、２０５、２１０、２１５、２２０、２
２５、２３０、２３５は、外部タイミング・バス２４０
を介して相互接続されている。図ではＭＣＭ２００はさ
らに、マスタ・クロック発振器回路２５０を含んでいる
が、マスタ・クロック発振器回路２５０が必ずしもＭＣ
Ｍ上に常駐する必要はなく、本発明がマスタ・クロック
発振器回路２５０の特定の位置に依存しないことを理解
されたい。たとえば、マスタ・クロック発振器２５０を
同じように容易にカード上に置くことも、他の何らかの
方法で独立にパッケージすることもできる。マスタ・ク
ロック発振器回路２５０は、マスタ・クロック・パルス
列をＣＰＵ１０５の他のＭＣＭに供給するために使用さ
れる。マスタ・クロック発振器回路２５０は、コンピュ
ータ・システム１００の他のタイミング依存構成要素に
もマスタ・クロック・パルス列を供給する（図示せ
ず）。マスタ・クロック発振器回路２５０は、マスタ・
クロック・パルス列を供給するだけでなく、クロック・
ランデブ信号も供給する。クロック・ランデブ信号につ
いては、図４ないし図８に関して説明する。

【００２２】図３は、ＭＣＭ２０５の分解図を示す。Ｍ
ＣＭ２０５は、ゲート回路２３７と、タイミング依存構
成要素（ＴＤＣ）３１０、３１５、３２０、３２５、３
３０、３３５、３４０とを含む。ＭＣＭ２００、２０
５、２１０、２１５、２２０、２２５、２３０、２３５
は、ＭＣＭ２０５のゲート回路と同じゲート回路を含
む。ゲート回路２３７は、単一マスタ・クロック・サイ
クルでは確実に到着できないタイミング依存構成要素を
制御するために使用される。このために、ゲート回路２
３７はクロック同期点信号を生成し、内部クロック・イ
ベント信号を外部クロック・イベント信号から導き、最
終的に、タイミング依存構成要素３１０、３１５、３２
０、３２５、３３０、３３５、３４０上でマスタ・クロ
ック・パルス列を開始または停止する。ゲート回路２３
７と、クロック同期点信号ならびに外部クロック・イベ
ント信号および内部クロック・イベント信号について
は、図４ないし８に関して説明する。

【００２３】図４は、本発明の制御信号のタイミング図
である。好ましい実施例では、これらの信号は図５ない
し８に示した回路によって生成され処理される。しか
し、当業者なら、本発明の範囲内で、図５ないし８に示
した回路の変更が可能であることを認識されよう。パル
ス列４００は発振器回路２５０によって生成される。始
めに、本発明が信頼できるマスタ・クロックの存在に依
存することを指摘しておくことが重要である。マスタ・
クロック・パルスの到来は厳密に制御される（すなわ
ち、適当なクロック・スキュー制御機構が存在しなけれ
ばならない）。どんなクロック・スキュー制御機構を使
用するか本発明にとって重要ではないが、確実なクロッ
ク・スキュー制御の存在は本発明の必要条件である。

【００２４】パルス列４００は２００ＭＨｚで動作し、
したがって、５ナノ秒のサイクル時間を有する。クロッ
ク・ランデブ信号４０５も発振器回路２５０によって生
成される。クロック・ランデブ信号４０５は、２５ＭＨ
ｚ信号であり、図５に示した従来の８分割回路を介して
生成される。マスタ・クロック・パルス列４００はラッ
チ５００をクロックするために使用される。ラッチ５０
０とインバータ５０５とは従来の２分割回路を形成す
る。そして、インバータ５０５から放出されるパルス列
は１００ＭＨｚパルス列である。このパルス列は、ラッ
チ５１０とインバータ５１５で形成された２分割回路に
よって再び分割される。この回路から放出される５０Ｍ
Ｈｚパルス列は、ラッチ５２０とインバータ５２５で形
成された２分割回路によってもう一度分割される。その
結果、マスタ・クロック・パルス列の速度の８分の１の
速度（すなわち、２５ＭＨｚ）で動作するパルス列が生
成される。クロック・ランデブ信号のエッジがマスタ・
クロック・パルス列中の特定のクロック・パルスに明確
に関連付けられたままになることが重要である。これを
行う好ましい方法は、マスタ・クロック・パルス列に対
するものと同じクロック・スキュー制御機構をクロック
・ランデブ信号に対して使用することである。

【００２５】クロック・ランデブはマスタ・クロック・
パルス列の速度の８分の１の速度で動作するので、その
パルス幅は８倍長い。したがって、マスタ・クロック・
パルス列と比べると、クロック・ランデブは、マスタ・
クロック・パルス列の８つのパルスのうちのどれか１つ
を選択するために使用することができる。選択されたパ
ルスは、クロック同期点４１０を生成するために使用さ
れる。好ましい実施例では、８つのパルスのうちの２番
目のものがクロック同期点４１０を生成するために使用
される。図６は、クロック・ランデブ周期の第２のパル
スでクロック同期点を選択するために使用される回路を
示す。注意：好ましい実施例では、ラッチ５２７はチッ
プ・タイミング・スキューをなくすためにクロック・ラ
ンデブ信号４０５をラッチする。ラッチ５２９はラッチ
５２７の出力をラッチし、それによって、クロック・ラ
ンデブ信号４０５を追加サイクルだけ遅延させる。イン
バータ５３２およびＡＮＤゲート５３３はラッチ５２７
および５２９の出力を使用して、クロック・ランデブ信
号４０５の第２の候補パルスで１クロック・サイクル長
のパルスを作成する。これは、図４でクロック同期点４
１０として示されている。

【００２６】図７に示したように、クロック同期点４１
０はデータ・ゲートとして使用される。ゲート５３５、
５４０、５４５、５５０はクロック同期点４１０および
外部クロック・イベント４１５を多重化する。課題を解
決するための手段の項で述べたように、外部クロック・
イベントを生成する機構は、クロック同期点間に外部ク
ロック・イベント信号を提供するためにクロック・ラン
デブ信号４０５にアクセスできなければならない。この
ために、外部クロック・イベント信号４１５を生成する
ために使用される回路が、クロック・ランデブ信号４０
５の１周期内にすべての所望のタイミング依存構成要素
に事象を確実に提供できるように、クロック・ランデブ
４０５の分割因子を調整することができる。したがっ
て、好ましい実施例のクロック・ランデブ４０５はマス
タ・クロック・パルス列４００の速度の８分の１の速度
で動作したが、ずっと廉価な技法を使用することが望ま
しいときはこれより低い速度が可能である。

【００２７】再び図７を参照すると、非活動クロック同
期点４１０にはラッチ５５５にその状態を保持させてい
る。しかし、クロック同期点４１０が活動状況のとき、
ラッチ５５５は外部クロック・イベント信号４１５の値
をラッチする。したがって、内部クロック・イベント４
２０（すなわち、ラッチ５５５の出力）はクロック同期
点（ここではクロック同期点４１０）でしか変化できな
い。内部クロック・イベント４２０は、単一サイクルで
は確実に到着できないタイミング依存構成要素へのマス
タ・クロック・パルス列４００のアクセスを妨げ、ある
いは許可するためにＡＮＤゲート５５７と共に使用され
る。

【００２８】本発明を要約すると、適当なタイミング依
存構成要素（この例では、適当なＭＣＭ）はそれぞれ、
図６および７に示したゲート機構回路を含む。これらの
ゲート機構はそれぞれ、クロック・ランデブ信号４０５
を受け取り、その信号を使用して一連のパルス（すなわ
ち、クロック同期点信号４１０）を生成する。外部クロ
ック・イベント信号（外部クロック・イベント信号４１
５または４１６）が生成されると、これらの同じゲート
機構はこの信号を内部クロック・イベント信号（すなわ
ち、内部クロック・イベント信号４２０または４２１）
に変換する。内部クロック・イベント信号によって、ラ
ッチ５５５（図７）の出力は状態が変化し、かつＡＮＤ
ゲート５５７に印加されたときに、当該ＭＣＭの内部回
路へのマスタ・クロック・パルス列４００のアクセスを
妨げ、あるいは許可する。

【００２９】図８は、より高価だが、向上した確実性を
提供するための代替実施例で使用できる追加回路を示
す。変更許可信号５７７も追加されている。変更許可信
号５７７が活動状況のとき、この信号によって、マルチ
プレクサ５５９は内部クロック・イベント信号４２０が
ラッチ５６１に移れるようにする。変更許可信号５７７
が活動状況でない場合、ラッチ５６１はその状態を保持
し、それによって、おそらく外部クロック・イベント信
号４１５上の雑音によって発生する擬似内部クロック・
イベント信号４２０から保護するのを助ける。

【００３０】本発明の特定の実施例を代替実施例と共に
開示したが、当業者には、特許請求の範囲の範囲内で形
および細部に追加変更を加えられることが理解されよ
う。

【００３１】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００３２】（１）一連のクロック・パルスから成るマ
スタ・クロック・パルス列信号を生成するためのクロッ
ク生成手段と、第１のクロック制御信号を生成するため
のクロック制御論理手段と、第２のクロック制御信号を
生成するための外部クロック事象生成手段と、前記マス
タ・クロック・パルス列信号、前記第１のクロック制御
信号、および前記第２のクロック制御信号を搬送する外
部タイミング・バスと、複数の別々のタイミング依存構
成要素とを備え、各タイミング依存構成要素が、前記マ
スタクロック信号に応答して所定の機能を実行するため
の相互接続された複数のデジタル論理回路と、前記外部
タイミング・バスに結合された、前記マスタ・クロック
・パルス列および前記第１のクロック制御信号を受け取
る手段と、第３のクロック制御信号を生成するための手
段とを有するゲート機構とを備え、前記第１のクロック
制御信号と前記第２のクロック制御信号と前記第３のク
ロック制御信号が、前記複数の別々のタイミング依存構
成要素への前記マスタ・クロック・パルス列信号のアク
セスを許可しかつ妨げるためにゲート機構自体によって
使用されることを特徴とするデジタル・システム。 （２）前記デジタル・システムが、前記マスタ・クロッ
ク・パルス列を受け取り、該パルス列から前記第１のク
ロック制御信号を作成する分割手段を含むことを特徴と
する上記（１）に記載のデジタル・システム。 （３）前記ゲート機構が、前記マスタ・クロック・パル
ス列および前記第１のクロック制御信号を受け取り、前
記マスタ・クロック・パルス列内の別々の候補パルス範
囲を識別するための識別手段を含むことを特徴とする上
記（１）に記載のデジタル・システム。 （４）前記ゲート機構が、前記第３のクロック制御信号
を受け取り、それぞれ、所定の場合には、前記マスタ・
クロック・パルス列信号が前記タイミング依存構成要素
の内部回路に到着するのを妨げることを開始するために
使用される、前記別々の候補パルス範囲のそれぞれのう
ちの選択されたパルスを選択するための選択手段を含む
ことを特徴とする上記（３）に記載のデジタル・システ
ム。 （５）前記ゲート機構が、前記第３のクロック制御信号
を受け取り、それぞれ、所定の場合には、前記マスタ・
クロック・パルス列信号が前記タイミング依存構成要素
の内部回路に到着するのを許可することを開始するため
に使用される、前記別々の候補パルス範囲のそれぞれの
うちの選択されたパルスを選択するための選択手段を含
むことを特徴とする上記（３）に記載のデジタル・シス
テム。 （６）前記ゲート機構が、第２のクロック制御信号を受
け取り、前記第３の制御信号によって識別された選択さ
れたパルスで前記マスタ・クロック・パルス列のアクセ
スを妨げるための停止手段を含むことを特徴とする上記
（４）に記載のデジタル・システム。 （７）前記ゲート機構が、第２のクロック制御信号を受
け取り、前記第３の制御信号によって識別された選択さ
れたパルスで前記マスタ・クロック・パルス列のアクセ
スを許可するための開始手段を含むことを特徴とする上
記（４）に記載のデジタル・システム。 （８）単一サイクル・ドメインの外側に位置するタイミ
ング依存構成要素を制御するための制御機構を有するデ
ジタル・システムにおいて、一連のクロック・パルスか
ら成るマスタ・クロック・パルス列信号を生成するため
のクロック生成手段と、第１のクロック制御信号を生成
するためのクロック制御論理手段と、第２のクロック制
御信号を生成するための外部クロック・イベント生成手
段と、前記マスタ・クロック・パルス列信号、前記第１
のクロック制御信号および前記第２のクロック制御信号
を搬送する外部タイミング・バスと、複数の別々のタイ
ミング依存構成要素とを備え、各タイミング依存構成要
素が、前記マスタクロック信号に応答して所定の機能を
実行するための相互接続された複数のデジタル論理回路
と、前記外部タイミング・バスに結合された、前記マス
タ・クロック・パルス列、前記第１の制御信号、および
前記第２の制御信号を受け取るための手段と、第３の制
御信号を生成するための手段とを有するゲート機構とを
備え、前記第１の制御信号と前記第２の制御信号と前記
第３の制御信号が前記所定の機能を開始するためにゲー
ト機構自体によって使用されることを特徴とするデジタ
ル・システム。 （９）前記デジタル・システムが、前記マスタ・クロッ
ク・パルス列を受け取り、該パルス列から前記第１のク
ロック制御信号を作成する分割手段を含むことを特徴と
する上記（８）に記載のデジタル・システム。 （１０）前記ゲート機構が、前記マスタ・クロック・パ
ルス列および前記第１の制御信号を受け取り、前記マス
タ・クロック・パルス列内の別々の候補パルス範囲を識
別するための識別手段を含むことを特徴とする上記
（８）に記載のデジタル・システム。 （１１）前記ゲート機構が、前記第３のクロック制御信
号を受け取り、それぞれ、所定の場合には、前記所定の
機能を開始するために使用される、前記別々の候補パル
ス範囲のそれぞれのうちの選択されたパルスを選択する
ための選択手段を含むことを特徴とする上記（１０）に
記載のデジタル・システム。 （１２）前記ゲート機構が、前記第３のクロック制御信
号を受け取り、前記第３の制御信号によって識別された
選択されたパルスで前記所定の機能を開始するための手
段を含むことを特徴とする上記（１１）に記載のデジタ
ル・システム。 （１３）デジタル・システムのマスタ・クロック・パル
ス列信号を制御する方法において、マスタ・クロック発
振器によって一連のクロック・パルスから成るマスタ・
クロック・パルス列を生成するステップと、クロック制
御論理機構によって第１および第２のクロック制御信号
を生成するステップと、ゲート機構によって前記第１お
よび第２の制御信号を受け取るステップと、前記ゲート
機構によって第３のクロック制御信号を生成するステッ
プと、前記第１、第２、および第３のクロック制御信号
に基づいて、前記マスタ・クロック・パルス列が前記デ
ジタル・システムのタイミング依存構成要素に到着する
のを妨げかつ許可するステップとを含むことを特徴とす
る前記方法。 （１４）第１および第２の制御信号を生成する前記ステ
ップがさらに、前記マスタ・クロック・パルス列を分割
して前記第１のクロック制御信号を生成することを含む
ことを特徴とする上記（１３）に記載の方法。 （１５）前記マスタ・クロック・パルス列を妨げかつ許
可する前記ステップがさらに、前記第１のクロック制御
信号を使用して前記マスタ・クロック・パルス列内の別
々の候補パルス範囲を識別するステップを含むことを特
徴とする上記（１３）に記載の方法。 （１６）前記マスタ・クロック・パルス列を妨げかつ許
可する前記ステップが、それぞれ、所定の場合には、前
記マスタ・クロック・パルス列信号が前記タイミング依
存構成要素の内部回路に到着するのを妨げることを開始
するために使用される、前記別々の候補パルス範囲のそ
れぞれのうちの選択されたパルスを選択するステップを
含むことを特徴とする上記（１５）に記載の方法。 （１７）前記マスタ・クロック・パルス列を妨げかつ許
可する前記ステップが、それぞれ、所定の場合には、前
記マスタ・クロック・パルス列信号が前記タイミング依
存構成要素の内部回路に到着するのを許可することを開
始するために使用される、前記別々の候補パルス範囲の
それぞれのうちの選択されたパルスを選択するステップ
を含むことを特徴とする上記（１５）に記載の方法。 （１８）前記マスタ・クロック・パルス列を妨げかつ許
可する前記ステップがさらに、前記第３の制御信号によ
って識別された選択されたパルスで前記マスタ・クロッ
ク・パルス列のアクセスを妨げるステップを含むことを
特徴とする上記（１６）に記載の方法。 （１９）前記マスタ・クロック・パルス列を妨げかつ許
可する前記ステップがさらに、前記第３の制御信号によ
って識別された選択されたパルスで前記マスタ・クロッ
ク・パルス列のアクセスを許可するステップを含むこと
を特徴とする上記（１６）に記載の方法。 （２０）単一サイクル・ドメインの外側に位置するタイ
ミング依存構成要素を制御する方法において、マスタ・
クロック発振器によって一連のクロック・パルスから成
るマスタ・クロック・パルス列を生成するステップと、
制御論理機構によって第１および第２のクロック制御信
号を生成するステップと、ゲート機構によって前記第１
および第２の制御信号を受け取るステップと、前記ゲー
ト機構によって第３のクロック制御信号を生成するステ
ップと、前記第１、第２、および第３のクロック制御信
号に基づいて、前記タイミング依存構成要素に固有の所
定の機能を開始するステップとを含むことを特徴とする
前記方法。 （２１）第１および第２の制御信号を生成する前記ステ
ップがさらに、前記マスタ・クロック・パルス列を分割
して前記第１の制御信号を生成するステップを含むこと
を特徴とする上記（２０）に記載の方法。 （２２）前記開始ステップがさらに、前記第１のクロッ
ク制御信号を使用して前記マスタ・クロック・パルス列
内の別々の候補パルス範囲を識別するステップを含むこ
とを特徴とする上記（２０）に記載の方法。 （２３）前記開始ステップがさらに、それぞれ、所定の
場合には、前記所定の機能を開始するために使用され
る、前記候補パルス範囲のそれぞれのうちの選択された
パルスを選択するステップを含むことを特徴とする上記
（２２）に記載の方法。 （２４）前記開始ステップがさらに、前記第３の制御信
号によって開始された選択されたパルスで所定の機能を
開始するステップを含むことを特徴とする上記（２３）
に記載の方法。

【００３３】

【発明の効果】本発明によれば高速なクロック速度で動
作するコンピュータ・システム上で内部コンピュータ・
システム制御を行うための機能強化されたコンピュータ
・システムを提供することができる。

【図面の簡単な説明】

【図１】本発明のコンピュータ・システムのブロック図
である。

【図２】本発明の中央演算処理装置（ＣＰＵ）のブロッ
ク図である。

【図３】マスタ・クロック発振器が常駐するマルチチッ
プ・モジュール（ＭＣＭ）の分解図である。

【図４】本発明の制御信号に関するタイミング図であ
る。

【図５】クロック・ランデブ信号を生成するマスタ・ク
ロック回路の部分の回路図である。

【図６】クロック同期点信号を生成するゲート機構回路
の部分の回路図である。

【図７】まず、外部クロック・イベント信号を内部クロ
ック・イベント信号に変換し、次いで、内部クロック・
イベント信号を使用してデータ処理システムの内部回路
へのマスタ・クロック・パルス列のアクセスを許可し、
あるいは妨げる、ゲート機構回路の部分の回路図であ
る。

【図８】さらにタイミング依存構成要素へのマスタ・ク
ロック・パルス列のアクセスを制御するために代替実施
例で追加できるゲート機構回路の回路図である。

【符号の説明】

１００ コンピュータ・システム １０５ 中央演算処理装置 １４０ データ記憶域 １４５ 端末インタフェース １５０ システム・バス １５５ サービス・プロセッサ ２００ ＭＣＭ ２４０ 外部タイミング・バス ２５０ マスタ・クロック発振器回路 ３０５ ゲート回路 ３１０ タイミング依存構成要素 ４００ パルス列 ５００ ラッチ ５０５ インバータ

フロントページの続き (72)発明者 デーヴィッド・ジョン・クロラク アメリカ合衆国55927 ミネソタ州ドッ ジ・センター アール・アール２ ボッ クス57 (72)発明者 デーヴィッド・ウェイン・マーカート アメリカ合衆国55901 ミネソタ州ロチ ェスター クリアウォーター・ロード ノースウェスト5702 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 13/42 G06F 1/04

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一連のクロック・パルスから成るマスタ・
   クロック・パルス列信号を生成するためのクロック生成
   手段と、 前記マスタ・クロック・パルス列を受け取り、該パルス
   列を分割して低い周波数の第１のクロック制御信号を作
   成するクロック制御論理手段と、 第２のクロック制御信号を生成するための外部クロック
   事象生成手段と、 前記マスタ・クロック・パルス列信号、前記第１のクロ
   ック制御信号、および前記第２のクロック制御信号を搬
   送する外部タイミング・バスと、 前記マスタ・クロック・パルス列信号に依存して動作す
   る複数の別々のタイミング依存構成要素とを備え、 前記各タイミング依存構成要素が、 前記マスタ・クロック信号に応答して所定の機能を実行
   するための相互接続された複数のデジタル論理回路と、 前記外部タイミング・バスに結合され、前記マスタ・ク
   ロック・パルス列および前記第１のクロック制御信号を
   受け取って前記マスタ・クロック・パルス列の所定のパ
   ルスに同期したクロック同期点パルスを生成するための
   手段と、 前記第２のクロック制御信号及び前記クロック同期点パ
   ルスの同時生起により、前記複数の別々のタイミング依
   存構成要素への前記マスタ・クロック・パルス列信号の
   アクセスを許可するためのゲート機構と、 を有することを特徴とするデジタル・システム。
2. 【請求項２】前記第１のクロック制御信号の１周期は前
   記マスタ・クロック・パルスを複数個含み、前記１周期
   に含まれる前記マスタ・クロック・パルスの１つが前記
   クロック同期点パルスとして選択されることを特徴とす
   る請求項１に記載のデジタル・システム。
3. 【請求項３】前記第２のクロック制御信号は前記タイミ
   ング依存構成要素への前記マスタ・クロック・パルスの
   開始または停止を指示する外部クロック・イベント信号
   であることを特徴とする請求項１に記載のデジタル・シ
   ステム。