KR0163232B1 - 데이타 프로세싱 시스템 및 입/출력 제어장치 - Google Patents

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Abstract

본 발명은 데이타를 액세스하거나 갱신하기 위해 일시적으로 데이터를 저장하는 저장 어레이를 구비하는 입/출력 채널 제어기에 관한 것이다. 다른 클럭 신호와 결합된 시스템 클럭으로부터 하나 이상의 어레이 클럭이 발생하여 단일 클럭 신호를 생성하게 되며, 이 시스템은 클럭 위치 지정 회로에 의해 시간적으로 위치 지정되어 회로 처리량 지연 변동을 조정하고, 유지 시간을 0으로 감소시킨다. 저장 어레이는 상당히 높은 주파수로 클럭킹될 수 있으며, 유지 시간 문제를 초래하지 않고 다수의 게이트 클럭을 가질 수 있다.

Description

데이터 프로세싱 시스템 및 입/출력 제어 장치
제1도는 본 발명을 구현하는 데이터 프로세싱 시스템의 시스템 블럭도.
제2도는 제1도의 입/출력 채널 제어기에서 어레이 클럭 신호를 발생하는 클럭킹 시스템의 회로 블록도.
제3도는 본 발명에 따라 클럭 위치 지정 회로로부터 입/출력되는 클럭 신호 및 저장 어레이에 대한 버스 신호 입력을 나타낸 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
100 : 멀티프로세서 시스템 102, 104, 106 : 프로세싱 장치
110 : 메모리 제어기 112 : 시스템 메모리
114, 116, 118 : 입/출력 채널 제어기 120 : 고성능 입/출력 장치
174 : 조합 로직 210 : 어레이
220 : 어레이 클럭 위치 지정 회로
본 발명은 데이터 프로세싱 시스템(data processing system)에 관한 것으로, 특히 하나 이상의 프로세서(processors) 및 하나 이상의 입/출력 채널 제어기(input/output channel controllers : IOCC)를 구비하며, 또한 다수의 클럭 타이밍 신호(clock timing signals)를 갖는 데이터 프로세싱 시스템에 관한 것이다.
입/출력 채널 제어기는 일반적으로 컴퓨터 시스템에서 고성능 시스템/메모리 버스(high performance system/momery buses)로 부터 산업 표준 입/출력 버스(industry standard input/output buses)를 만드는데 사용된다. 이들 IOCC는 전형적으로 데이터를 액세스하고 갱신하기 위해 데이터 및 다수의 클럭 신호를 일시 저장하는 대량의 어레이(large arrays)를 포함한다.
이들 종래 시스템은 수용가능한 칩 사이클 시간(acceptable chip cycle times)을 성취하는데 있어서 근본적인 문제점을 가지고 있다. 첫 번째로, 표준 어레이 설계는 어레이 어드레스 및 어레이 기록 인에이블 신호(array write enables)가 클럭 능동(active)시간, 즉 어레이 설계에 따라 하이(high) 레벨 혹은 로우(low) 레벨인 클럭 능동시간동안 유효(valid)하고 안정(stable)되기를 요구한다. 이해하기 쉽도록, 본 발명은 클럭 능동 시간이 로우 레벨이라고 가정한다. 이것은, 어레이 어드레스 및 어레이 기록 인에이블 신호가 전체 클럭 사이클 시간의 절반 미만의 시간에서 안정되어야 한다는 것을 뜻하는데, 이는 클럭 능동 셋업 시간 요건(clock active setup time requirements) 및 클럭 듀티 사이클(clock duty cycle)에서의 변동에 기인한다. 두 번째로, 이들 어레이는 상당한 유지 시간 요건(significant hold time requirements)를 가지며, 대부분의 IOCC 칩 설계는 어레이를 갱신하는데 있어서 다수의 게이트 클럭(multiple gated clocks)을 사용하므로써 이러한 문제점을 심화시킨다.
유지 시간 문제점을 해결하는 종랴의 방법은 어레이 어드레서 및 어레이 기록 인에이블 신호에 일정한 지연을 추가한다는 것이다. 그러나, 이러한 지연을 부가하면 다음 사이클 동안의 임계 절반 사이클 경로가 감소된다. 또한, 이러한 지연은, 이들 어레이 입력을 지연시키기 위한 상당량의 하드웨어를 필요로 하게 된다.
따라서, 본 발명의 목적은 어레이 어드레스 및 인에이블 신호가 안정화되기 까지 최대 시간을 허용하는 어레이 클럭 신호를 발생하는 것이다.
본 발명의 또 다른 목적은, 하나 이상의 클럭을 갖는 시스템에서, 어레이 클럭 신호를 발생하는 동시에, 다수의 클럭을 사용하는 시스템에서 통상 제기되는 연관된 유지 시간 문제를 최소화하는 것이다.
입/출력 채널 제어기는 데이터 액세스 및 갱신을 위해 데이터 및 다수의 클럭을 일시적으로 저장하는 저장 어레이를 포함한다. 시스템 클럭과 다른 클럭킹 신호로 부터 하나 이상의 어레이 클럭이 발생하여 단일 클럭킹 신호를 생성하게 되며, 이 신호는 클럭킹 위치 지정 회로(clocking positioning circuit)에 의해 시간적으로 위치 지정되어 회로 처리량 지연 변동(circuit througuput delay variation)을 수용하고, 유지 시간을 0으로 감소시킨다. 이에 따라 저장 어레이는 상당히 높은 주파수로 클럭킹될 수 있으며, 유지 시간 문제를 초래하지 않고 다수의 게이트 클럭을 가질 수 있다.
본 발명의 장점 및 특징은 시간적인 회로 지연 변동 및 칩간의 회로 지연 변동을 조정하며 어레이로의 어드레스 혹은 기록 인에이블 입력과 연관된 유지 시간 제약을 최소화하는 어레이 클럭킹 신호 혹은 신호들이 입/출력 채널 제어기로부터 발생될 수 있다는 것이다.
전술한 설명은 이어지는 본 발명의 상세한 설명이 보다 용이하게 이해될 수 있도록 하기 위해 개괄한 것이다. 본 발명의 추가적인 특징 및 장점이 이하 상세히 개시될 것이다.
도면에 도시된 하드웨어를 참조하여, 본 발명의 특징과 연관된 프로세스를 설명할 수 있다. 본 발명의 특징을 더욱 선명하게 설명하기 위해, 당업자에게 명백한 다른 통상적인 특징에 대한 설명은 생략한다. 당업자는 멀티유저(multiuser), 멀티프로세서 운영 체제 특히, 이러한 운영 체제가 가상 메모리 관리를 포함하는 메모리 관리(memory management), 프로세서 스케쥴링(processor scheduling), 프로세스 및 프로세서를 위한 동기화 설비(synchronization facilities), 메시지 전송(message passing), 보통 장치 드라이버(ordinary device driver), 터미날 및 네트워크 지원(terminal and network support), 시스템 초기화(system initialization), 인터럽트 관리(interrupt management), 시스템 호출 설비(system call facilities) 및 관리 설비(administrative facilities) 등을 위해 필요로 하는 요건을 잘 이해한다고 가정한다.
제1도를 참조하면, 본 발명을 구현하는 데이터 프로세싱 시스템이 도시되어 있다. 멀티프로세서 시스템(100)은 시스템 버스(108)에 작동적으로 접속된 다수의 프로세싱 장치(102, 104, 106)를 포함한다. 시스템 버스(108)에는 또한 시스템 메모리(112)에 대한 액세스를 제어하는 메모리 제어기(110)와 입/출력 채널 제어기(114, 116, 118)가 접속된다. 부가적으로, 고성능 입/출력 장치(120)가 시스템 버스(108)에 접속될 수 있다. (102-120)에 도시된 각각의 시스템 구성요소는 시스템 제어기(130)의 제어하에서 동작하며, 이 제어기(130)는, 프로세서(102)와 연결된 라인(132), 프로세서(104)와 연결된 라인(134), 프로세서(106)와 연결된 라인(136), 메모리 제어기(110)와 연결된 라인(140), 입/출력 채널 제어기(114)와 연결된 라인(144), 입/출력 채널 제어기(116)와 연결된 라인(146), 입/출력 채널 제어기(118)와 연결된 라인(148) 및 고성능 입/출력 장치(120)와 연결된 라인(150) 등에 의해, 시스템 버스(108)에 접속된 각 장치와 통신한다. 버스 액세스는 요구 및 버스 액세스 승인은 모두 시스템 제어기(130)에 의해 제어된다.
입/출력 채널 제어기(114)는 시스템 입/출력 서브시스템 및 네이티브 입/출력 서브시스템(system I/O subsystem and native I/O subsystem)(160)을 제어하며, 이 시스템에 접속된다.
각 프로세서 유닛(102, 104, 106)은 프로세서 및 캐시 저장 장치를 포함할 수도 있다.
시스템 제어기(130)는 다른 신호들 중에서 시스템 클럭 신호(170)를 발생한다(제2도 참조). 시스템 클럭 신호는 입/출력 채널 제어기(114, 116, 118)에서 발생될 수 있는 다른 클럭킹 신호와 결합하여, 저장 어레이(210)를 효율적으로 액세스하기 위한 하나 이상의 어레이 클럭킹 신호를 발생하게 된다. 라인(170)상의 시스템 클럭은, 예를 들면, 입/출력 채널 제어기(114)와 같은 입/출력 채널 제어기 내에서 발생될 수 있는 라인(172) 상의 다른 클럭들과 결합된다. 시스템 클럭 및 다른 클럭들은 조합 로직(combinatorial logic)(174)에서 결합되어, 어레이 클럭 위치 지정 회로(220)에 입력되는 단일 클럭킹 신호 입력을 발생한다. n개의 클럭 신호중 하나의 클럭 신호를 선택하는 회로는 잘 알려진 회로이다. 클럭 선택은 어레이 선택 이전에 수행된다.
어레이 클럭 위치 지정 회로(220)는 3개의 지연 회로(222, 224, 226)를 포함한다. 지연 회로(224, 226)에서의 시간 지연은 동일하게 설정된다. 지연 회로(222)에서의 시간 지연은 0보다 크며, 다음의 등식에 의해 결정된다.
T1(지연 회로(222)) = TA- T2(지연 회로(224)에서의 지연시간)
여기서, T2(지연 회로(224, 226)) = 1.5 X TB
TA는 최소 게이트 클럭 로우 시간(minimum gated clock low time)으로 정의되며, 이는 다수의 클럭 시스템에서 다수의 클럭 신호 중 임의의 클럭 신호의 각각의 클럭 사이클 내에서 가장 짧은 능동 시간이다. TB는 요구되는 최소 어레이 클럭 펄스 폭으로 정의되며, 여기서 최소 펄스 폭은 어레이(210)의 사양(specification)에 의해 결정된다.
따라서, TB가 3ns이면, 지연 회로(224, 226)에서의 지연은 4.5ns가 될 것이다. 지연 회로(222)에서의 시간 지연은(이 지연 회로(222)에서의 시간 지연이 0보다 큰 한도내에서) TA- 4.5ns가 될 것이다.
전형적인 시스템에서는, TA는 1.5ns가 될 것이며, 따라서 T1이 11.5ns가 될 것이다. 라인(176)상의 조합 로직(174)에 대한 입력 Z는 최소 게이트 클럭 로우 시간(TA)을 설정하며, 이 TA는 회로 지연의 초기 테스트에 기술한다.
OR(228), MUX(234), 인버터(Invertor)(232), 회로의 배선(wiring)의 시간 지연은 매우 작은 것으로 간주된다. 그러나, T1 및 T2는 다른 회로 구성요소에서의 지연에 따라 조정될 수도 있다.
어레이 클럭 위치 지정 회로(220)로 입력되는 단일 클럭 입력은 지연 회로(222)로 입력된다. 지연 회로(222)의 출력은 OR 회로(228)에 연결된다. OR 회로(228)의 출력(238)은 어레이(210)에 입력되는 어레이 클럭 신호이다. 지연 회로(222)의 출력은 또한 인버터 회로(invertor circuit)(232)에 연결되고, 이 인버터 회로(232)는 반전된 지연 클럭 신호 입력을 지연 회로(224)에 제공한다. 지연 회로(224)의 출력은 멀티플렉서(234)의 제1입력 및 지연 회로(226)의 입력에 접속되고, 지연 회로(226)의 출력이 멀티플렉서(234)의 제2입력에 접속된다. 멀티플렉서(234)의 출력은 OR 회로(228)의 제2입력에 접속된다. 멀티플렉서(234) 내의 지연 회로(224)의 출력과 지연 회로(226)의 출력 사이의 선택은 라인(236) 상의 고속/저속 신호(fast/slow signal)에 의해 제어된다.
제2도에 도시된 회로 및 제3도에 도시된 타이밍은 실리콘 기반 집적 회로(silicon based integrated circuits)의 두 기본적 특성에 따른다. 각각의 집적 회로는 엄격한 온 칩 트랙킹 특성(on chip tracking charaterstics)을 갖는다. 예를 들면, 소정의 팬 아웃(fan out) 및 로드(load)를 갖는 3입력 NAND 게이트는 실질적으로 동일한 칩상에서 동일한 팬 아웃 및 로드를 갖는 또 다른 3입력 NAND 게이트와 동일한 전파 지연(propagation delay)을 가질 것이다. 그러나, 지연의 절대 값은 (제조 공정의 변동에 기인하여) 칩마다 변할 것이다. 두 번째로, 제조 공정에서의 변동에 기인하여, 하나의 칩상에서 개별 소자의 최상의 프로세스 지연(최소의 프로세스 지연)은 또 다른 칩상에서 동일한 소자의 최악의 프로세스 지연(최대의 프로세스 지연)의 3배 미만이 되는 일은 결코 없다. 예를 들면, 특정 게이트가 3ns의 최악의 지연을 갖는다면, 이 동일한 게이트가 취할 수 있는 최상의 지연은 동일한 기술, 동일한 팬 아웃 및 로드의 경우에 대해 1ns가 될 것이다.
이제 제3도를 참조하면, 클럭 입력 및 라인(238) 상의 어레이 클럭 출력이 어레이(210)에 대해 기록 동작과 어레이 어드레스, 어레이 기록 데이터 및 어레이 기록 신호 타이밍과 관련하여 설명된 것이다.
제3도에 도시된 시스템 클럭(170)은 약 50% 듀티 비(duty cycle)의 구형파(rectangular wave)이다. 어레이 클럭 신호는 각 사이클에서 매우 짧은 시간 동안에만 능동적으로 되는 반면, 어레이 어드레스 및 기록 인에이블 신호는 어레이 혹은 클럭 능동 시간의 셋업 시간(Ts) 이전과 유지 시간(Th) 이후에 능동적으로 되고 안정된다. 효과적으로, 어레이 클럭 펄스는 어레이(210)에 제공되는 어드레스 및 기록 인에이블 신호가 안정되어 있는 시간의 대략적으로 중심에서 발생한다.
어레이 클럭 위치 지정 회로(220)는 절반 사이클 경로(half cycle path)를 제거할 수 있으며, 임의의 입력 클럭에 관련하여 유지 시간을 0으로 감소시킬 수도 있다. 라인(236) 상의 고속/저속 신호는, 전파 지연(propagation delay)에 대한 공칭 값(nominal value)과 비교하여 칩이 고속회로 인지 혹은 저속회로인지의 여부를 어레이 클럭 위치 지정 회로(220)에 알려준다. 이 신호는 전파 지연의 테스트에 기초하여 소프트웨어에 의해 결정되고 설정될 수 있거나, 혹은 집적 회로 칩상의 하드웨에에 의해 동적으로 발생될 수 있다. 특정 집적 회로 칩이 고속 혹은 저속의 전파 지연을 갖는지를 결정하는 동적인 하드웨어 메카니즘은 잘 알려진 기술이며, 당업자에 의해 쉽게 구현될 수 있다.
본 발명에 따르는 어레이 클럭 위치 지정 회로는 어레이가 상당히 높은 주파수에서 클럭킹 될 수 있도록 하며, 어레이가 유지 시간 문제를 발생하지 않고 다수의 게이트 클럭을 갖는 것을 허용한다. 어레이는 매우 조밀하므로, 고속의 클럭 기능은 시스템 설계 및 전체 시스템 성능에 상당한 영향을 줄 수 있다.
이상 본 발명이 바람직한 실시예에 따라 구체적으로 설명되었지만, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 사상 및 범주를 이탈하지 않는 범위내에서 여러 가지로 변경 가능함을 물론이다.

Claims (14)

  1. 하나 이상의 프로세서(one or more processor)와, 시스템 버스(a system bus)와, 메모리 시스템(a memory ayatem)과, 시스템 제어 장치(a system control unit)와, 각자가 저장 어레이(a storage array)와 상기 어레이에 대한 정보 입력(information inputs)이 안정화 될 때 자신으로부터 출력되는 클럭 신호를 능동(active)이 되도록 위치 지정하는 클럭 위치 지정 회로(a clock positioning circuit)를 구비하는, 하나 이상의 입/출력 제어 장치(one or more input/output channel control units : IOCC)를 포함하는 데이터 프로세싱 시스템(a data processing system).
  2. 제1항에 있어서, 상기 클럭 위치 지정 회로에 대한 입력으로서 다수의 클럭 신호 중 하나의 신호를 선택하는 회로 수단을 더 포함하는 데이터 프로세싱 시스템.
  3. 제1항에 있어서, 상기 클럭 위치 지정 회로는, 입력 신호를 제1시간 기간(a first time duration) T1 만큼 지연시키는 제1지연 회로(a first delay circuit)와, 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간(a second time duration) T2 만큼 지연시키는 제2지연 회로(a second delay circuit)와, 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치 지정된 클럭 신호(a positioned clock signal)를 제공하는 회로 수단을 더 포함하는 데이터 프로세싱 시스템.
  4. 제3항에 있어서, 상기 클럭 위치 지정 회로는, 상기 제2지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제3시간 기간(a third time duration) 만큼 지연시키는 제3지연 회로(a third delay circuit)와, 상기 제2지연 회로의 출력 혹은 상기 제3지연 회로의 출력을 상기 위치 지정된 클럭 신호를 제공 회로 수단의 입력으로선택하는 선택 회로를 더 포함하는 데이터 프로세싱 시스템.
  5. 제4항에 있어서, 상기 제3시간 기간은 상기 제2시간 기간과 동일한 데이터 프로세싱 시스템.
  6. 제4항에 있어서, 상기 클럭 위치 지정 회로는, 상기 선택 회로에 접속되며 상기 IOCC 장치내의 회로 특성(characteristics of circuits)에 응답하여 상기 제2지연 회로 혹은 상기 제3지연 회로의 상기 출력의 선택을 제어하는 제어 신호 수단을 더 포함하는 데이터 프로세싱 시스템.
  7. 제3항에 있어서, 상기 제1 및 제2지연 회로의 시간 기간은, T2는 사전결정된 최소 클럭 펄스 폭(a predertermined minimum clock pulse width)의 1.5배이고, T1은 사전결정된 최소 클럭 능동 시간 기간(a predertmined minimum clock active time duration)-T2와 동일하다는 관계에 의해 결정되는 데이터 프로세싱 시스템.
  8. 저장 어레이와, 상기 어레이에 대한 정보 입력이 안정화될 때 자신으로 부터 출력되는 클럭 신호를 능동이 되도록 위치 지정하는 상기 클럭 위치 지정 회로를 포함하는 입/출력 제어 장치.
  9. 제8항에 있어서, 상기 클럭 위치 회로에 대한 입력으로서 다수의 클럭 신호 중 하나의 신호를 선택하는 회로 수단을 더 포함하는 입/출력 제어 장치.
  10. 제8항에 있어서, 상기 클럭 위치 지정 회로는, 입력 신호를 제1시간 기간 T1만큼 지연시키는 제1지연 회로와, 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간 T2만큼 지연시키는 상기 제2지연 회로와, 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치지정된 클럭 신호를 제공하는 회로 수단을 더 포함하는 입/출력 제어 장치.
  11. 제10항에 있어서, 상기 클럭 위치 지정 회로는, 상기 제2지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제3시간 기간(a third time duration)만큼 지연시키는 제3지연 회로(a third delay circuit)와, 상기 제2지연 회로의 출력 혹은 상기 제3지연 회로의 출력을 상기 위치 지정된 클럭 신호 제공 회로 수단의 입력으로 선택하는 선택 회로를 더 포함하는 입/출력 제어 장치.
  12. 제11항에 있어서, 상기 제3시간 기간은 상기 제2시간 기간과 동일한 데이터 프로세싱 시스템 입/출력 제어 장치.
  13. 제11항에 있어서, 상기 클럭 위치 회로는, 상기 제2지연 회로 및 상기 제3지연 회로의 상기 출력의 선택을 제어하는 상기 선택 회로에 접속되어, 상기 IOCC 장치의 회로 특성에 응답하는 제어 신호 수단을 더 포함하는 입/출력 제어 장치.
  14. 제10항에 있어서, 상기 클럭 위치 지정 회로는, 입력 신호를 제1시간 기간 T1만큼 지연시키는 제1지연 회로와, 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간 T2만큼 지연시키는 상기 제2지연 회로와, 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치지정된 클럭 신호를 제공하는 회로 수단을 더 포함하는 입/출력 제어 장치.
KR1019950033596A 1994-10-03 1995-09-30 데이타 프로세싱 시스템 및 입/출력 제어장치 KR0163232B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/316,976 US5548797A (en) 1994-10-03 1994-10-03 Digital clock pulse positioning circuit for delaying a signal input by a fist time duration and a second time duration to provide a positioned clock signal
US08/316,976 1994-10-03
US8/316,976 1994-10-03

Publications (2)

Publication Number Publication Date
KR960015279A KR960015279A (ko) 1996-05-22
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2728369B1 (fr) * 1994-12-19 1997-01-31 Sgs Thomson Microelectronics Procede et dispositif pour accroitre la securite d'un circuit integre
US5673413A (en) * 1995-12-15 1997-09-30 International Business Machines Corporation Method and apparatus for coherency reporting in a multiprocessing system
US5815673A (en) * 1996-03-01 1998-09-29 Samsung Electronics Co., Ltd. Method and apparatus for reducing latency time on an interface by overlapping transmitted packets
US6152612A (en) * 1997-06-09 2000-11-28 Synopsys, Inc. System and method for system level and circuit level modeling and design simulation using C++
US8098784B2 (en) * 2006-09-05 2012-01-17 International Business Machines Corporation Systems, methods and computer program products for high speed data transfer using a plurality of external clock signals
US8122320B2 (en) * 2008-01-22 2012-02-21 Qimonda Ag Integrated circuit including an ECC error counter
US9077514B1 (en) 2014-01-28 2015-07-07 Altera Corporation Methods and structures for compensating and tracking process, voltage and temperature variations

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3941989A (en) * 1974-12-13 1976-03-02 Mos Technology, Inc. Reducing power consumption in calculators
US4802120A (en) * 1984-10-30 1989-01-31 Tandy Corporation Multistage timing circuit for system bus control
JPH0743733B2 (ja) * 1985-12-11 1995-05-15 株式会社日立製作所 論理シミュレーション方法
JPS63163548A (ja) * 1986-12-24 1988-07-07 Mitsubishi Electric Corp メモリアクセス回路
US4797552A (en) * 1987-03-09 1989-01-10 Hughes Aircraft Company Apparatus and method for locating the direction of an atomic beam
US5305452A (en) * 1987-10-23 1994-04-19 Chips And Technologies, Inc. Bus controller with different microprocessor and bus clocks and emulation of different microprocessor command sequences
US4916670A (en) * 1988-02-02 1990-04-10 Fujitsu Limited Semiconductor memory device having function of generating write signal internally
US5008636A (en) * 1988-10-28 1991-04-16 Apollo Computer, Inc. Apparatus for low skew system clock distribution and generation of 2X frequency clocks
EP0453171A3 (en) * 1990-04-18 1992-11-19 Quickturn Systems Inc Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like
US5233615A (en) * 1991-06-06 1993-08-03 Honeywell Inc. Interrupt driven, separately clocked, fault tolerant processor synchronization
US5367204A (en) * 1992-09-01 1994-11-22 Vlsi Technology, Inc. Multiple digital clock edge generator circuit and method
US5396598A (en) * 1993-05-07 1995-03-07 The United States Of America As Represented By The Secretary Of The Army Event-driven signal processor interface having multiple paralleled microprocessor-controlled data processors for accurately receiving, timing and serially retransmitting asynchronous data with quickly variable data rates

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