KR960015279A - 데이타 프로세싱 시스템 및 입/출력 제어 장치 - Google Patents

데이타 프로세싱 시스템 및 입/출력 제어 장치 Download PDF

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KR960015279A
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delay circuit
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쿠마 아리밀리 라비
스티븐 도드선 존
돈 레비스 제리
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윌리암 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
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    • G—PHYSICS
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Abstract

본 발명은 데이타를 액세스하거나 갱신하기 위해 일시적으로 데이타를 저장하는 저장어레이를 구비하는 입/출력 채널 제어기에 관한 것이다. 다른 클럭 신호와 결합된 시스템 클럭으로부터 하나 이상의 어레이 클럭이 발생하여 단일 출력 신호를 생성하게 되며, 이 시스템은 클럭 위치 지정 회로에 의해 시간적으로 위치 지정되어 회로 처리량 지연 변동을 조정하고, 유지 시간을 0으로 감소시킨다. 저장어레이는 상당히 높은 주파수로 클럭킹될 수 있으며, 유지 시간 문제를 초래하지 않고 다수의 게이트 클럭을 가질 수 있다.

Description

데이타 프로세싱 시스템 및 입/출력 제어 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명을 구현하는 데이타 프로세싱 시스템의 시스템 블럭도.

Claims (14)

  1. 하나 이상의 프로세서(one or more processors)와 시스템 버스(a system bus)와; 메모리 시스템(a memory system)과; 시스템 제어 장치(a system control unit)와, 각자가 저장 어레이(a storage array)와 상기 어레이에 대한 정보 입력(information inputs)이 안정화될 때 자신으로부터 출력되는 클럭 신호를 능동(active)이 되도록 위치 지정하는 클럭 위치 지정회로(a clock positioning circuit)를 구비하는, 하나 이상의 입/출력 제어장치(one or more input/output channel contril units : IOCC)를 포함하는 데이타 프로세싱 시스템(a data processing system).
  2. 제1항에 있어서, 상기 클럭 위치 지정 회로에 대한 입력으로서 다수의 클럭 신호중 하나의 신호를 선택하는 회로 수단을 더 포함하는 데이타 프로세싱 시스템.
  3. 제1항에 있어서, 상기 클럭 위치 지정 회로는, 입력 신호를 제1시간 기간(a first time duration) T1만큼 지연시키는 제1지연 회로(a first delay circuit)와; 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간(a second time duration) T2만큼 지연시키는 제2지연 회로(a second delay circuit)와; 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치지정된 클럭 신호(a positioned clock signal)를 제공하는 회로 수단을 더 포함하는 데이타 프로세싱 시스템.
  4. 제3항에 있어서, 상기 클럭 위치 지정 회로는 상기 제2지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제3시간 기간(a third time duration)만큼 지연시키는데 제3지연 회로(a third delay circuit)와; 상기 제2지연 회로의 출력 혹은 상기 제3지연 회로의 출력을 상기 위치 지정된 클럭 신호 제공 회로 수단이 입력으로 선택하는 선택 회로를 더 포함하는 데이타 프로세싱 시스템.
  5. 제4항에 있어서, 상기 제3시간 기간은 상기 제2시간 기간과 동일한 데이타 프로세싱 시스템.
  6. 제4항에 있어서, 상기 클릭 위치 지정 회로는, 상기 선택 회로에 접속되며 상기 IOCC 장치내의 회로 특성(characteristics of circuits)에 응답하여 상기 제2지연 회로 혹은 상기 제3지연 회로의 상기 출력의 선택을 제어하는 제어 신호 수단을 더 포함하는 데이타 프로세싱 시스템.
  7. 제3항에 있어서, 상기 제1 및 제2지연 회로의 시간 기간은, T2는 사전결정된 최소 클럭 펄스 폭(a predertermined minimum clock pulse width)의 1.5배이고, T1은 사전결정된 최소 클럭 능동 시간 기간(a predertmined minimum clock active time duration)-T2와 동일하다는 관계에 의해 결정되는 데이타 프로세싱 시스템.
  8. 저장 어레이와; 상기 어레이에 대한 정보 입력이 안정화될 때 자신으로부터 출력되는 클럭 신호를 능동이 되도록 위치 지정하는 상기 클럭 위치 지정 회로를 포함하는 입/출력 제어 장치.
  9. 제8항에 있어서, 상기 클럭 위치 회로에 대한 입력으로서 다수의 클럭 신호중 하나의 신호를 선택하는 회로 수단을 더 포함하는 입/출력 제어 장치.
  10. 제8항에 있어서, 상기 클럭 위치 지정 회로는 입력 신호를 제1시간 기간 T1만큼 지연시키는 제1지연 회로와; 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간 T2만큼 지연시키는 상기 제2지연 회로와; 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치지정된 클럭 신호를 제공하는 회로 수단을 더 포함하는 입/출력 제어 장치.
  11. 제10항에 있어서, 상기 클럭 위치 지정 회로는, 상기 제2지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제3시간 기간(a third time duration)만큼 지연시키는 제3지연 회로(a third delay circuit)와; 상기 제2지연 회로의 출력 혹은 상기 제3지연 회로의 출력을 상기 위치 지정된 클럭 신호 제공 회로 수단의 입력으로 선택하는 선택 회로를 더 포함하는 입/출력 제어 장치.
  12. 제11항에 있어서, 상기 제3시간 기간은 상기 제2시간 기간과 동일한 데이타 프로세싱 시스템 입/출력 제어 장치.
  13. 제11항에 있어서, 상기 출력 위치 회로는, 상기 제2지연 회로 및 상기 제3지연 회로의 상기 출력의 선택을 제어하는 상기 선택 회로에 접속되어, 상기 IOCC장치의 회로 특성에 응답하는 제어 신호 수단을 더 포함하는 입/출력 제어 장치.
  14. 제10항에 있어서, 상기 클럭 위치 지정 회로는, 입력 신호를 제1시간 기간 T1 만큼 지연시키는 제1지연 회로와; 상기 제1지연 회로의 출력에 응답하여 자신으로 입력되는 신호를 제2시간 기간 T2 만큼 지연시키는 상기 제2지연 회로와; 상기 제1지연 회로의 출력 및 상기 제2지연 회로의 출력에 응답하여, 상기 어레이에 위치지정된 클럭 신호를 제공하는 회로 수단을 더 포함하는 입/출력 제어 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950033596A 1994-10-03 1995-09-30 데이타 프로세싱 시스템 및 입/출력 제어장치 KR0163232B1 (ko)

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