JP2010528536A - 微細遅延分解能を有するプログラマブル遅延のための方法および装置 - Google Patents

Abstract

プログラマブル遅延装置（２００）は、受動ネットワーク（２１４）を含む遅延セル（２３０）を有する第一の遅延ステージ（２１０）を含み、第一のステージは第一の時間遅延をもたらすことが出来る。装置は、さらに複数の遅延セル（２４０＿１、２４０＿２、２４０＿３、２４０＿４、２４０＿５、２４０＿６）を含む第二の遅延ステージ（２２０）を含み、各遅延セルは、第一の時間遅延より大きな第二の時間遅延をもたらすことが出来る。入力信号（ＩＮＰＵＴ）を遅延させる方法は、所望時間遅延に基づく遅延選択コマンド（ｓｅｌ＿ｄｌｙ０．．．ｓｅｌ＿ｄｌｙ６）の受領と、遅延選択コマンドに従い複数の遅延セル（２１０、２２０）から選択された、少なくとも一つの遅延エレメントを含む回路伝送路の確立とを含み、複数の遅延セルの少なくとも一つは、受動ネットワーク（２１４）を具備する遅延エレメント（２３０）を含む。
【選択図】 図２

Description

関連出願

本出願は、“プログラマブル遅延方法および装置”と題する２００７年５月２１日に出願された米国仮特許出願第６０／９３９，２８８号に対して優先権の利益を主張している。この出願の全体開示内容は、本出願の開示の一部として考えられている。

発明の分野

本開示の実施形態は、一般的に、時間遅延回路に関し、さらに特定的に、集積回路（ＩＣ）内のプログラマブル遅延をもたらせる回路に関する。

背景

高速同期通信を使用したモデムデバイスの直面する一つの課題は、クロック信号とデータ信号を適正に整合させることである。それらの信号の非整合は、通信速度を低下および／またはデータ破壊させる結果となりうる。より高速な通信に対する経済的および技術的要求が増すにつれ、非整合に対する許容度は、ますます厳格となり、クロック信号とデータ信号間の微細整合を維持するために、挑戦的な設計者は、従来技術の遅延分解能を改良する。

クロック信号とデータ信号を整合させるための一つのアプローチは、クロックおよび／またはデータ信号のいずれかを遅延させるためのプログラマブル遅延線を用意することである。整合を実現するための最適遅延を得る為に、較正アルゴリズムにより遅延の値を決めることが出来る。従来のプログラマブル遅延線は、２．４ナノ秒（ｎｓ）レンジをカバーすることが出来、遅延分解能は１００ピコ秒（ｐｓ）を有する。このようなデバイスは、遅延セルに対して、ＮＡＮＤロジック回路、マルチプレクサ、および／またはインバータのような能動部品を使用することにのみ制限され、遅延分解能は、６５ｎｍあるいは４５ｎｍＣＭＯＳ製造技術であれば、二つあるいはそれより多くのインバータによる遅延、すなわち５０ｐｓ×２＝１００ｐｓに制限されるであろう。高速のデータ信号およびクロック信号のばらつきを適正に除くためには、１００ｐｓの分解能では十分ではなかろう。

ディファレンシャル回路を用いて分解能を改良する従来のアーキテクチャーが提案されてきた。しかし、そのような適用は過大なパワーを求められ、バッテリ動作の移動デバイス、例えば、移動端末における使用には向かないであろう。

従って、高速通信と関連した、信号の整合のために、移動デバイスにおける適用に向き、パワー消費要求を低減しつつ、十分微細な分解能を有するプログラマブル遅延デバイスに対するニーズがある。

概要

本発明の例示的実施形態が、プログラマブル時間遅延装置および方法に向けられている。

一つの実施形態において、プログラマブル時間遅延をもたらす装置が提供されている。この装置は、受動ネットワークを含む遅延セルを有し、第一の時間遅延をもたらしうる第一の遅延ステージを具備することが出来る。この装置は、複数の遅延セルを含む第二の遅延ステージを、さらに具備し、各遅延セルは、第一の時間遅延よりも大きな第二の時間遅延をもたらしうる。そして、第一の遅延ステージと第二の遅延ステージは、遅延選択コマンドに基づく総計時間遅延だけ、入力信号を遅延させるように構成される。

他の実施形態において、入力信号を所望の時間遅延だけ遅延させる方法が提供されている。この方法は、所望の時間遅延に基づく遅延選択コマンドを受領することと、遅延選択コマンドに従って、複数の遅延セルから選択された少なくとも一つの遅延エレメントを含む回路伝送路を確立することとを具備しうる。ここで、複数の遅延セルの少なくとも一つは、受動ネットワークを具備する遅延エレメントを含む。この方法は、さらに入力信号の所望の時間遅延を実現するために、入力信号が、確立された回路伝送路を通過するようにさせることを具備しうる。

他の実施形態は、所望の時間遅延に基づく遅延選択コマンドを受領する手段と、複数の遅延セルの少なくとも一つが、受動ネットワークを具備する遅延エレメントを含み、遅延選択コマンドに従って複数の遅延セルから選択された、少なくとも一つの遅延エレメントを含む回路伝送路を確立する手段と、入力信号の所望の時間遅延を実現するために、入力信号が、確立された回路伝送路を通過するようにさせる手段とを具備するプログラマブル時間遅延をもたらすデバイスを含むことが出来る。

以下の図面は、本発明の実施形態の記述を助け、実施形態の説明のためにのみ提供されるものであり、限定のためではない。
図１は、例示的プログラマブル遅延デバイスのブロック図である。 図２は、他の例示的プログラマブル遅延デバイスの詳細なブロック図である。 図３Ａは、図２に示す例示的プログラマブル遅延デバイスの動作を例解する図である。 図３Ｂは、図２に示す例示的プログラマブル遅延デバイスの動作を例解する図である。 図４は、プログラマブル遅延デバイスを使用しうる例示的移動デバイスの図である。 図５は、プログラマブル遅延デバイスと関連した例示的プロセスを描くフローチャート図である。

詳細な説明

本発明の特定な実施形態に向けた以下の記述と関連した図面の中で、本発明の種々の側面が開示される。本発明の範囲を逸脱することなく代替的実施形態を工夫することが出来る。加えて、本発明のよく知られたエレメントは、発明の関連した詳細が不明瞭にならないように、詳細には記述されないか、または省略される。

“例示的な”という言葉は、本出願では“実例、例証、あるいは例解の役目を果たすような”を意味するものとして使用される。本出願で“例示的”と記述された、いかなる実施形態も、必ずしも他の実施形態よりも好ましいとか、利点があると解釈されるものではない。同様に、“本発明の実施形態”という用語は、本発明の全実施形態が、議論された特徴、利点、あるいは動作モードを含むことを必要とする訳ではない。“遅延エレメント”という用語は、本出願においては、回路中で使用され、信号が部品の中を通過したとき、時間遅延を招来する電気的／電子的部品を指すために用いられる。遅延エレメントは、信号遅延をもたらすように設計された、いかなる回路構成中にも配列されうる、例えば、抵抗、キャパシタ、および／またはインダクタのような一つあるいはそれより多くの受動部品とすることが出来る。遅延エレメントは、また、遅延信号をもたらすように構成された、例えば、バッファおよび／またはインバータのような一つあるいはそれより多くの能動部品とすることも出来る。本出願で用いられるように、能動部品には、その機能を果たすために、入力信号に加えて外部のエネルギー源を使用する。例えば、インバータを実現するために使用されうる、一つあるいはそれより多くのトランジスタは、別の電流および／または電圧源により供給されるバイアス電圧を必要とするであろう。

本出願において使用される術語は、特定の実施形態を記述する目的のみのためであり、本発明の数々の実施形態を制限する意図ではない。本出願において使用される、単数形、“ａ”、“ａｎ”および“ｔｈｅ”は、文面が明らかに複数を意図していると示唆していない限りは、複数形も含むことを意図している。さらに、本出願において使用された場合、用語“具備する”、“具備している”、“含む”および／または“含んでいる”は、述べられた特徴、整数、ステップ、動作、エレメント、および／または部品の存在を特定するが、一つあるいはそれより多くの、他の特徴、整数、ステップ、動作、エレメント、部品および／またはそれらのグループの存在あるいは追加を除外するものではないと理解される。

さらに、多数の実施形態が、例えばコンピュータデバイスのエレメントによって実行される一連のアクションの流れの形で記述される。本出願に記述された様々なアクションは、特定回路（例えば、特定用途集積回路（ＡＳＩＣ））、一つまたはそれより多くのプロセッサによって実行されるプログラム命令、あるいは両方の組み合わせにより実行することが出来ると理解される。加えて、本出願において記述された、これらのアクションの流れは、本出願において記述された機能を、関連したプロセッサに実行させる対応したコンピュータ命令セットが内部に記憶された、いかなる形のコンピュータ読み出し可能な記憶媒体内に、全体的に具現される、と考えることが出来る。従って、本発明の様々な面は、多数の異なる形態において具現することが出来、これら全ては、請求された主題の範囲内と考えられる。加えて、本出願に記述された実施形態の各々に対して、いかなる、そのような実施形態に対応する形の実施形態、例えば、記述したアクションを実行する “ように構成されたロジック”と、記述しうる。

図１は、微細遅延ステージ１１０および離散的遅延ステージ１２０を含む、例示的プログラマブル遅延デバイス（ＰＤＤ）１００のブロック図である。様々な実施形態において、微細遅延ステージ１１０は、離散的遅延ステージ１２０に直列に結合することが出来る。しかし、他の実施形態では、微細遅延ステージ、離散的遅延ステージは、直列接続に限らず、他の方法で接続することが出来る。

微細遅延ステージ１１０は、一つあるいはそれより多くの受動エレメント、例えば、抵抗、キャパシタ、および／またはインダクタを含む遅延エレメントを使用することが出来、いかなる回路内においても、これらの受動エレメントは、通過する信号に遅延を招来するように使うことが出来るように構成する事が出来る。微細遅延ステージ１１０によって招来される遅延量は、使用される受動部品のタイプ、各受動部品の値、および／またはそれら受動部品に接続される回路の構成、によって決定することが出来る。遅延エレメントとして使用される受動部品の性質が与えられると、微細遅延ステージ１１０により招来される遅延量は、正確に小さな時間値に調整でき、これにより小さな遅延分解能をもたらすことが出来る。微細遅延ステージ１１０によりもたらされる遅延は、以下に述べるように、離散的遅延ステージによりもたらされる遅延よりも小さくすることが出来る。例えば、様々な実施形態は、離散的遅延ステージ１２０によりもたらされる最小遅延の、おおよそ半分の遅延である微細遅延を有することが出来る。そのような微細遅延を有することは、量子化エラーを最小化する手助けと出来る。

離散的遅延ステージ１２０は、遅延エレメントとして能動部品を含むことが出来る。このような能動部品は、インバータ、バッファ、スターブド電流インバータ／バッファ、マルチプレクサ、等を含むことが出来る。遅延エレメントとして用いられる能動部品は、離散的、固定的な時間遅延量をもたらすように設計することが出来る。それゆえ、遅延量を増加させるためには、遅延エレメントの数を増加するために、離散的能動部品を多く付加する。これらの性質により、一つの能動部品は、微細遅延ステージ１１０中の遅延エレメントとして使用される受動部品よりも大きな時間遅延をもたらすことが出来る。

ＰＤＤ１００が入力信号を所定の時間遅延量だけ遅延するように、入力信号が、ＰＤＤ１００の入力ターミナルに供給されうる。この所定時間遅延は、遅延選択コマンドによって特定することが出来る。入力信号は、微細遅延ステージ１１０および／または離散的遅延ステージ１２０を通過することが出来、結果として、出力信号は、両方の遅延ステージ１１０および１２０により決定される総計時間遅延だけ、入力信号が遅れたものとなる。総計遅延は、遅延選択コマンドにより特定された所定時間量とすることが出来、これは、所望遅延量によりエンコードされた２進ワードとすることが出来る。

入力信号は、デジタルデータによって変調および／またはエンコードされた電圧信号とすることが出来る。出力信号は、理想的には入力信号が遅延したものであるが、ＰＤＤ１００により招来された、ある量のノイズを有することもある。しかし、このノイズは、いかなる信号の劣化もＰＤＤ１００を採用するシステムの動作に悪影響を与えないように、コントロールされなくてはいけない。

図２は、微細遅延ステージ２１０と離散的遅延ステージ２２０とを含む、他の例示的プログラマブル遅延デバイス（ＰＤＤ）２００の詳細なブロック図である。この実施形態において、微細遅延ステージ２１０は、一つの遅延セルのみを含むことが出来る。離散的遅延ステージ２２０は、６個の遅延セル２４０＿１ないし２４０＿６を含むことが出来る。各々の遅延セル２３０、２４０＿１、．．．、２４０＿６は、入力信号が微細遅延ステージ２１０を通して入り、出力信号が遅延セル２４０＿６によりもたらされるごとく、直列様式で構成することが出来る。遅延セル２３０、２４０＿１、．．．、２４０＿６の各々は、入力信号を異なる遅延量だけ遅延することが出来る。そして、遅延セルの効果は共に足し合わされ、入力信号の総計遅延をもたらす。遅延選択コマンドは、８ビットワードとし、その内７ビットのみを使用することが出来る。遅延選択コマンドワードの個々のビットは、ｓｅｌ＿ｄｌｙ０からｓｅｌ＿ｄｌｙ６までの別々の信号を表し、各信号のうちの一つの信号は、それぞれ対応する遅延セル２３０、２４０＿１、．．．、２４０＿６にもたらされる。これらの信号は、各遅延セル２３０、２４０＿１、．．．、２４０＿６に特有な時間遅延を創成する役目の回路を“活性化”あるいは“不活性化”することが出来る。

遅延セル２３０は、さらに２個のトライステートバッファ２１１、２１３、マルチプレクサ２１９、および遅延回路２１４を含むことが出来る。トライステートバッファ２１１は、マルチプレクサ２１９の入力の一つに接続することが出来、他のトライステートバッファ２１３は、遅延回路２１４に接続することが出来、この遅延回路は、マルチプレクサの他の入力に接続される。

遅延回路２１４は、微細遅延を生じさせる受動部品を含むことが出来る。この実施形態において、遅延回路２１４は、ローパスフィルターとして構成された抵抗２１７およびキキャパシタ２１５を含むことが出来る。様々な実施形態において、キャパシタの値は、おおよそ１０フェムトファラッド（ｆＦ）、そして抵抗の値は、おおよそ１６６オームであろう。これらの値は、典型的ゲートサイズからの寄生インピーダンスと結合されると、おおよそ２５ｐｓｅｃの遅延を生成することが出来、これは、いかなる他の遅延セル２４０＿１、．．．２４０＿６よりも小さい。この時間遅延を変えるために、他の抵抗値およびキャパシタ値を選択することが出来る。さらに、微細時間遅延を変えるために他のネットワーク構成を選択することが出来る。他の実施形態において、微細時間遅延を実現するために他の回路を用いることが出来る。例えば、超微細遅延（例えば、５ｐｓｅｃステップ）を生成するために高速リングオシレータを使用することが出来る。他の実施形態は、基準クロックからの多数の微細遅延あるいは位相を創成しうる、デジタル位相補間回路を使用することが出来る。これらのアプローチの両方は、製造プロセスずれを調整するための較正方法を取り込むことが出来、微細遅延ステップを生成することが出来る。さらに、これらの方法はまた、単調な遅延ステップをコントロールおよび維持するのが容易で、かくしてタイミング較正アルゴリズムを単純化することが出来る。

遅延セル２３０の動作は、以下のように記述される。入力信号は、トライステートバッファ２１１、２１３の入力にもたらすことが出来る。トライステートバッファの各々は、遅延コントロール信号ｓｅｌ＿ｄｌｙ０（信号ｓｅｌ＿ｄｌｙ０＿ｎは、ｓｅｌ＿ｄｌｙ０の反転信号である）によりコントロールされうる。さらに、ｓｅｌ＿ｄｌｙ０は、遅延選択コマンドワードの最下位ビットに対応する二進信号である。ｓｅｌ＿ｄｌｙ０がハイ（例えば、二進値“１”）のとき、トライステートバッファ２１３は低インピーダンス状態に置かれ、トライステートバッファ２１１は高インピーダンス状態に置かれる。マルチプレクサ２１９は、遅延回路２３０に結合された入力を選択する。入力信号は、トライステートバッファ２１３を通して流れ、それから、遅延回路２１４に入る。遅延回路２１４を通過した後、入力信号は最小（例えば、２５ｐｓｅｃ）量だけ遅延しうる。そしてマルチプレクサ２１９を通過して、離散的遅延ステージ２２０中の次なる遅延セル２４０＿１に入る。

ｓｅｌ＿ｄｌｙ０がロー（例えば、二進値“０”）に設定されたとき、トライステートバッファ２１１は導電状態に置かれ、トライステートバッファ２１１に結合された入力が、マルチプレクサ２１９に選択される。これにより、入力信号は、遅延セル２３０を実質遅延無し（データおよびクロック伝送路の両方に存在する固有の遅延であり、無視することの出来る回路での伝播遅延は除いて）で通過することが出来る。また、トライステートバッファ２１３は、高インピーダンス状態に置くことが出来、これにより、遅延回路２１４を通る寄生電流の流れを防止することが出来る。これにより、遅延回路２３０が入力信号の遅延に使用されない場合、パワーを節約することが出来る。

微細遅延ステージ２１０に直列で結合しうる離散的遅延ステージ２２０は、６個の遅延セル２４０＿１、．．．、２４０＿６を含むことが出来る。各遅延セル２４０＿１：６は、さらに２個のトライステートバッファ２２１＿１：６、２２３＿１：６、マルチプレクサ２２９＿１：６、および遅延回路２２４＿１：６を含むことが出来る。トライステートバッファ２２１＿１：６は、マルチプレクサ２２９＿１：６の一つの入力に直接結合することが出来る。他のトライステートバッファ２２３＿１：６は、遅延回路２２４＿１：６に結合することが出来、そして遅延回路２２４＿１：６は、マルチプレクサ２２９＿１：６の他の入力に結合することが出来る。

各遅延セル２４０＿１：６は、さらに遅延エレメント用の複数の能動部品を含む遅延回路２２４＿１：６を含む。この実施形態において、各遅延エレメントはインバータ２２７とすることが出来るが、上述の通り、他の能動部品を使用することも出来る。各インバータ２２７は、信号を固定的で、離散的な時間量（例えば、５０ｐｓ）だけ遅延させることが出来る。これは、微細遅延セル２３０によりもたらされる時間遅延より大きい。インバータ２２７は、出力において反転を防止するために対の、遅延回路２２４＿１に対しては最小数である２をもって、グループとすることが出来る。各連続する遅延セル２４０＿２、．．．、２４０＿６に対する遅延回路中のインバータ２２７の数は、２の乗数で増加しうる。従って、遅延セル２４０＿１は１００ｐｓの遅延を与える。各遅延セル２４０＿２、．．．、２４０＿６と関連した各連続する時間遅延は、５０ｐｓ＊２^ｎとなり、ここでｎは整数２、．．．、６をとる。他の実施形態において、各連続する遅延セル２４０＿１、．．．、２４０＿６に対し、インバータの数は線形、対数形で増加する、あるいは他の形で変化することが出来る。さらに様々な実施形態において、インバータの数は、少なくとも二つの遅延セルに対して、等しくすることが出来る。

各遅延セル２４０＿１：６の動作は、以下に記述される。遅延セル２３０の出力から来る信号は、トライステートバッファ２２１＿１：６、２２３＿１：６の入力にもたらすことが出来る。トライステートバッファは、遅延選択コントロール信号ｓｅｌ＿ｄｌｙ１：６（ｓｅｌ＿ｄｌｙ１：６＿ｎはｓｅｌ＿ｄｌｙ１：６の反転信号である）によりコントロールすることが出来る。さらに、各信号ｓｅｌ＿ｄｌｙ１、．．．、ｓｅｌ＿ｄｌｙ６は、遅延選択コマンドワード中の、それぞれのビットに対応する二進信号である。選択コマンドワード中の各ビットの位置（即ち、各ビットと関連した“２の乗数”）は、各信号の数に対応する。例えば、ｓｅｌ＿ｄｌｙ１は、コマンドワード中の二番目のビット（即ち、２^１の場所）に対応し、ｓｅｌ＿ｄｌｙ２は、コマンドワード中の三番目のビット（即ち、２^２の場所）に対応する。

さらに、各遅延セル２４０＿１：６の動作を参照するならば、ｓｅｌ＿ｄｌｙ１：６がハイのとき（例えば、二進値“１”）、トライステートバッファ２２３＿１：６はローインピーダンス状態に置かれ、トライステートバッファ２２１＿１：６はハイインピーダンス状態に置かれる。マルチプレクサ２２９＿１：６は、遅延回路２４０＿１：６に結合される入力を選択する。入力信号は、トライステートバッファ２２３＿１：６を通して流れ、そして遅延回路２２４＿１：６を通して流れる。遅延回路２２４＿１：６を通過した後、入力信号は、夫々の遅延回路２２４＿１：６中にあるインバータ２２７の数に対応した量だけ遅延する。信号は、それから後続の遅延セルに伝わる。問題のセルが２４０＿６である場合、入力信号は、遅延選択コマンドワードに従い、全ての遅延をこうむり、ＰＤＤ２００の出力として伝送される。

ｓｅｌ＿ｄｌｙ１：６がロー（例えば、二進値“０”）に設定されたとき、トライステートバッファ２１１＿１：６は導電状態に置かれ、トライステートバッファ２１１＿１：６に結合された入力が、マルチプレクサ２１９＿１：６に選択される。これにより、入力信号は、遅延セル２４０＿１：６を実質的に遅延無しで通過することが出来る。また、トライステートバッファ２２３＿１：６は、高インピーダンス状態に置くことが出来、これにより、遅延回路２２４＿１：６を通る信号電流の流れを防止することが出来る。これにより、遅延回路２４０＿１：６が入力信号の遅延に使用されない場合、パワーを節約することが出来る。この状態では、ＡＣ信号パワーは消費されないため、パワー節約を生じさせることが出来る。各遅延バッファに“フットスイッチ”を使用することで、インバータへの静的ＤＣ（バイアス）電流をオフにすることにより、追加のパワー節約を実現することが出来る。フットスイッチは、各遅延セル中のインバータが使用されていないとき、インバータをオフとすることが出来る。

ＰＤＤ２００は、ＣＭＯＳ集積回路製造方法を用いて実現することが出来、従来の遅延アーキテクチャーでのレイアウト面積のわずか半分の使用という利点を有することが出来る。また、ＰＤＤ２００は、さらにデコードロジックが不要なため、複雑さを低減することが出来る。ＰＤＤ２００は、従来の遅延線と同じ時間遅延範囲を、すぐれた遅延分解能（例えば、１／６の分解能―おおよそ２５ｐｓ）で、わずか２５％の追加パワーの使用でカバーすることが出来る。

従って、本開示の一実施形態は、プログラマブル時間遅延をもたらす装置２００に向けられうる。この装置は、受動ネットワーク２１７を含む遅延セル２３０を有する第一の遅延ステージ２１０を含むことが出来、第一の遅延ステージ２２０は第一の時間遅延をもたらすことが出来る。この実施形態は、さらに複数の遅延セル２４０＿１、．．．、２４０＿６を含む第二の遅延ステージ２２０を含むことが出来、各遅延セル２４０＿１：６は、先の第一の時間遅延よりも大きな、第二の遅延ステージをもたらすことが出来る。ここで、第一の遅延ステージ２１０および第二の遅延ステージ２２０は、遅延選択コマンドに基づき、入力信号を総計時間分だけ遅延させる構成となっている。

図３Ａおよび図３Ｂは、例示的プログラマブル遅延デバイス（ＰＤＤ）２００の動作を表示する図である。図３Ａは、遅延選択コマンドワードにより、とりうる値に対応した第一列を有する表を示す。第二列は、遅延選択コマンドワードの値と関連した、総計時間遅延量に対応する。上記に説明したとおり、遅延選択コマンドワード中のビットは、遅延セル２３０、２４０＿１、．．．、２４０＿６を活性化／不活性化するために使用される遅延選択信号に対応する。遅延選択信号（ｓｅｌ＿ｄｌｙ＜６：０＞）は、遅延選択コマンドワード中の対応ビットの位置に対応する。各連続するビットがオンとなると、そのビットと関連した遅延が、前の遅延に加算され、かくして、累計あるいは総計時間遅延が創成される。インバータの数は、各連続する遅延セル２４０＿１、．．．、２４０＿６において増加しうるので、時間遅延も図３Ｂに示すように、遅延選択コマンドワード値が増加するに伴い、同様に増加しうる。

図４は、プログラマブル遅延デバイスを使用しうる例示的移動端末の図である。移動デバイス４００は、ネットワークを介して、データおよび／またはコマンドを交換できるプラットフォーム４１０を有することが出来る。プラットフォーム４１０は、トランシーバー４１５を含むことが出来、トランシーバー４１５は、さらに送信機および受信機を含みうる。トランシーバーは、動作的にプロセッサ４２０、あるいは他のコントローラ、マイクロプロセッサ、ＡＳＩＣ、ロジック回路、あるいは、いかなるその他の型のデータ処理デバイスにも結合することが出来る。プロセッサ４２０は、ＵＥ４００のメモリ４３０中に記憶することの出来るロジックを実行することが出来る。メモリ４３０は、リードオンリおよび／またはランダムアクセスメモリ（ＲＡＭおよびＲＯＭ）、ＥＥＰＲＯＭ、フラッシュカード、あるいは、このようなプラットフォームに通用される、いかなる他のメモリも具備することが出来る。プロセッサ４２０は、さらに入力／出力デバイス４４０とデータを交換することが出来る。

本出願に開示された機能を実現するために、コマンドをもたらす様々なロジックエレメントは、個別エレメント、プロセッサ上で実行されるソフトウェアモジュール、あるいはソフトウェアとハードウェアの組み合わせの中で具現化することが出来る。例えば、プロセッサ４２０およびメモリ４３０は全て、ロード、記憶、および本出願に開示された様々な機能を協働的に実行すべく使用することが出来る。そして、それにより様々なエレメントにこれらの機能を実行するロジックが分配される。あるいは、機能は一つの個別部品（例えば、プロセッサ４２０中に埋め込まれたメモリ中）に取り込むことも出来る。それゆえ、図４の移動端末４００の特徴は、単に、例解的と考えられるべきであり、本発明は例示的特徴あるいは配列に制限されない。

さらに図４を参照すると、入力／出力デバイスは、さらに移動ディスプレイデジタルインターフェース（ＭＤＤＩ）４４２、ＬＣＤモジュール４４４、カメラモジュール４４６、および（選択的）外部デバイス４４８を含むように拡張することが出来る。ＭＤＤＩ４４０は、プロセッサ４２０を、移動端末４００のＬＣＤモジュール４４４およびカメラモジュール４４６に結合するように設計された高速シリアルディファレンシャルインターフェースである。ＭＤＤＩ４４０は、外部ディスプレイのような他の外部デバイス４４８にも結合することが出来る。ＭＤＤＩインターフェース４４２は、例えば、折りたたみ式携帯電話のヒンジ中の線の数を減らし、雑音への耐性を改善し、ディファレンシャル信号に起因する電磁的干渉を減少することが出来る。ＭＤＤＩ内において、少なくとも一つのＰＰＤ１００が、ＭＤＤＩ４４２と他のモジュール／デバイスを結合するシリアルインターフェースを介して伝送される、クロック信号とデータ信号を整合すべく使用されうる。

図５は、プログラマブル遅延デバイス（ＰＤＤ）２００と関連した例示的プロセスを描くフローチャートである。最初にＰＤＤ２００は、所望時間遅延に基づく遅延選択コマンドを受領する（ブロック５１０）。受領した遅延選択コマンドの値に基づき、遅延セル２３０および２４０＿１、．．．、２４０＿６により、回路伝送路を確立する（Ｂ５２０）。回路伝送路が確立されると、入力信号は、信号を遅延する、ＰＤＤ２００の確立された回路伝送路を通過させることが出来る（Ｂ５３０）。

本発明の実施形態は、いかなる携行可能なデバイスとも関連して使用することが出来、例示の実施形態に限定されない。例えば、携帯端末は、セル電話、アクセス端末、音楽プレイヤー、ラジオ、ＧＰＳ受信機、ラップトップコンピュータ、携帯情報端末、その他を含むことが出来る。

当業者であれば、情報および信号は、何らかの各種の異なる技術や技法を用いて表されることを正しく認識するであろう。例えば、上記記述を通して参照されうるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場あるいは粒子、光学場あるいは粒子、ないしは、いかなるそれらの組み合わせにより表しうる。

さらに、当業者であれば、本出願において開示された実施形態との関連で記述された、様々な例解的ロジカルブロック、モジュール、回路、およびアルゴリズムステップは、電子的ハードウェア、コンピュータ、あるいはそれら両方の組み合わせとして適用出来る事を正しく認識するであろう。このハードウェアとソフトウェアの交換可能性を例解するために、上述の、様々な例示的部品、ブロック、モジュール、回路、およびステップは、一般的にそれらの機能の形で記述されている。そのような機能がハードウェアにより適用されるか、あるいはソフトウェアによるかは、特定の応用および全体システムに課せられた設計制約に依存する。熟練者は、記述された機能を、各々の特定応用に対して、方法を変化させることにより適用することが出来るが、そのような適用の決定は、本発明の範囲からの逸脱と解釈してはならない。

一つあるいはそれより多くの例示的実施形態において、記述された機能は、ハードウェア、ソフトウェア、ファームウェア、あるいはそれらのいかなる組み合わせの形で適用することが出来る。仮に、ソフトウェアの形で適用された場合、機能は、一つあるいはそれより多くの命令またはコードとして、コンピュータ読み出し可能な媒体上に記憶されたり、それにより伝送されたりすることが出来る。コンピュータ読み出し可能媒体は、コンピュータプログラムをある箇所から別の箇所に伝送容易化しうるいかなる媒体をも含む、コンピュータ記憶媒体および通信媒体の両方を含む。記憶媒体は、一般目的あるいは特殊目的のコンピュータによりアクセス出来る、いかなる利用可能な媒体とすることが出来る。制限ではなく、例として、そのようなコンピュータ読み出し可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ、あるいは他の光学的ディスク記憶、磁気的ディスク記憶、または他の磁気的ディスク記憶デバイス、あるいは、所望のプログラムコード手段を、命令またはデータ構造の形で搬送したり記憶するために使用することが出来、一般目的または特殊目的コンピュータ、あるいは一般目的または特殊目的プロセッサによりアクセスが出来る、他のいかなる媒体を具備することが出来る。また、いかなる接続も、適切にコンピュータ読み出し可能な媒体と称される。例えば、仮にソフトウェアが、同軸ケーブル、ファイバーオプティックケーブル、撚り対ケーブル、デジタル加入者回線（ＤＳＬ）、または、赤外、ラジオ、およびマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、あるいは他の遠隔ソースから伝送される場合、その同軸ケーブル、ファイバーオプティックケーブル、撚り対ケーブル、ＤＳＬ、または、赤外、ラジオ、およびマイクロ波のような無線技術は、媒体の定義に含まれる。本出願で使用されるＤｉｓｋおよびＤｉｓｃは、コンパクトディスク（ＣＤ）、レーザディスク（登録商標）、光学ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ここでＤｉｓｋは通常データを磁気的に再生し、Ｄｉｓｃはレーザを用いデータを光学的に再生する。上記の組み合わせも、コンピュータ読み出し可能媒体の範囲内に含まれるべきである。

本出願に開示された実施形態との関連で記述された方法、シーケンスおよび／またはアルゴリズムは、直接ハードウェア、プロセッサにより実行されるソフトウェアモジュール、あるいはその二つの組み合わせにおいて具現することが出来る。ソフトウェアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスター、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭあるいは当該技術分野で知られているいかなる他の記憶媒体中に存在することが出来る。例示的記憶媒体は、プロセッサが記憶媒体から情報を読み出し、またそこに情報を書き込むことが出来るように、プロセッサに結合される。代わりに、記憶媒体は、プロセッサと一体にすることも出来る。

従って、本発明は、例解された例に限定されず、本出願で記述された機能を実行するいかなる手段も本発明の実施形態に含まれる。

上述の開示は、本発明の例示的実施形態を示すものであるが、付属の特許請求の範囲により規定されるごとく、本発明の範囲を逸脱することなく、本出願にてなされた種々の変更や修正が可能であることに留意すべきである。本発明の実施形態との関連で、本出願に記述された方法の特許請求の範囲における機能、ステップ、および／またはアクションは、特定の順番で実行される必要は無い。さらに、本発明のエレメントは、単数の形で記述あるいは要求されかもしれないが、明示的に単数に限定と明言されない限り、複数も考えられる。

Claims (20)

1. 受動ネットワークを含む遅延セルを有し、第一の時間遅延をもたらすことが出来る第一の遅延ステージと、
   各遅延セルが、前記第一の時間遅延より大きな第二の時間遅延をもたらすことが出来るような、複数の遅延セルを含む第二の遅延ステージとを具備し、
   前記第一の遅延ステージおよび前記第二の遅延ステージは、遅延選択コマンドに基づく総計時間遅延だけ、入力信号を遅延させるように構成されてなるプログラマブル時間遅延をもたらす装置。
2. 前記第一の遅延セルは、
   前記受動ネットワークに結合された第一のトライステートバッファと、
   第二のトライステートバッファと、
   前記受動ネットワークと前記第二のトライステートバッファに結合されたマルチプレクサとをさらに具備し、
   前記遅延選択コマンドは、前記第一のトライステートバッファ、前記第二のトライステートバッファ、および前記マルチプレクサをコントロールする指定ビットを含んでなる請求項１記載の装置。
3. 前記指定ビットがハイの状態にある場合、前記マルチプレクサは、前記入力信号を前記第一の遅延分だけ遅延させるために、前記受動ネットワークを回路伝送路に入れるように切り替える請求項２記載の装置。
4. 前記指定ビットがローの状態にある場合、前記マルチプレクサは、前記受動ネットワークを隔離するために、前記受動ネットワークを前記回路伝送路から外すように切り替え、前記第一のトライステートバッファを高インピーダンス状態に置いてなる請求項２記載の装置。
5. 前記複数の遅延セルの各々は、
   第一のトライステートバッファと、
   前記第一のトライステートバッファに結合された複数の離散的遅延エレメントと、
   第二のトライステートバッファと、
   前記複数の離散的遅延エレメントおよび前記第二のトライステートバッファに結合されたマルチプレクサとをさらに具備し、
   前記遅延選択コマンドは、前記第一のトライステートバッファ、前記第二のトライステートバッファ、および前記マルチプレクサをコントロールする指定ビットを含んでなる請求項１記載の装置。
6. 前記遅延選択コマンドにおける前記指定ビットの桁が、関連する遅延セル中の、
   前記離散的遅延エレメント数に対応してなる請求項５記載の装置。
7. 前記離散的遅延エレメントの数が、前記指定ビットの桁に対数的に比例してなる請求項６記載の装置。
8. 前記離散的遅延エレメントが、インバータを具備してなる請求項５記載の装置。
9. 前記第一の遅延セルおよび前記複数の遅延セルの各々が直列接続され、
   前記入力信号は、前記第一の遅延セルの入力に提供され、
   出力信号は前記複数の遅延セルの最終遅延セルにもたらされる請求項５記載の装置。
10. 前記指定ビットがロー状態の場合、前記マルチプレクサは、前記複数の離散的遅延エレメントを隔離するために、前記複数の離散的遅延エレメントを前記回路伝送路から外すように切り替え、前記第一のトライステートバッファを高インピーダンス状態に置いてなる請求項５記載の装置。
11. 前記複数の離散的遅延エレメントに結合されたフットスイッチをさらに具備し、
    前記フットスイッチは、前記指定ビットがロー状態にあるとき、前記複数の離散的遅延エレメントに供給されるＤＣバイアス電圧をオフとするようにしてなる請求項１０記載の装置。
12. 前記第一および第二の遅延ステージが、ＣＭＯＳ集積回路製造技術を用いて実現されてなる請求項１記載の装置。
13. 所望時間遅延に基づく遅延選択コマンドを受領することと、
    複数の遅延セルの少なくとも一つは、受動ネットワークを具備する遅延エレメントを含み、前記遅延選択コマンドに従って複数の遅延セルから選択された、少なくとも一つの遅延エレメントを含む回路伝送路を確立することと、
    入力信号が、前記確立した回路伝送路を通過するようにさせて、前記入力信号の所望の時間遅延を実現させることとを具備し、所望の時間遅延だけ入力信号を遅延させる方法。
14. 複数の指定ビットとして前記遅延選択コマンドをもたらすことと、
    各遅延セルの指定ビットに基づき、前記複数の遅延セルの各々内の回路副伝送路を決定することとをさらに具備し、
    前記各回路副伝送路は、各遅延セル中の少なくとも一つの遅延エレメントに基づく増分遅延に寄与するように構成されてなる請求項１３記載の方法。
15. 前記遅延セルの指定ビットがロー状態の場合、前記複数の遅延セルの各々中の、前記少なくとも一つの遅延エレメントを隔離することをさらに具備してなる請求項１４記載の方法。
16. 前記遅延セルの指定ビットがロー状態のとき、前記複数の遅延セルの各々中の、前記少なくとも一つの遅延エレメントのＤＣバイアス電圧をオフにすることをさらに具備してなる請求項１５記載の方法。
17. 所望時間遅延に基づく遅延選択コマンドを受領する手段と、
    複数の遅延セルの少なくとも一つは、受動ネットワークを具備する遅延エレメントを含み、前記遅延選択コマンドに従って複数の遅延セルから選択された、少なくとも一つの遅延エレメントを含む回路伝送路を確立する手段と、
    入力信号が、前記確立した回路伝送路を通過するようにさせて、前記入力信号の所望の時間遅延を実現させる手段とを具備してなるプログラマブル時間遅延をもたらすデバイス。
18. 複数の指定ビットとして前記遅延選択コマンドをもたらす手段と、
    各遅延セルの指定ビットに基づき、前記複数の遅延セルの各々内の回路副伝送路を決定する手段とをさらに具備し、
    前記各回路副伝送路は、前記各遅延セル中の少なくとも一つの遅延エレメントに基づく増分遅延に寄与するように構成されてなる請求項１７記載のデバイス。
19. 前記遅延セルの指定ビットがロー状態の場合、前記複数の遅延セルの各々中の、前記少なくとも一つの遅延エレメントを隔離する手段をさらに具備してなる請求項１８記載のデバイス。
20. 前記遅延セルの指定ビットがロー状態のとき、前記複数の遅延セルの各々中の、前記少なくとも一つの遅延エレメントのＤＣバイアス電圧をオフにする手段をさらに具備してなる請求項１９記載のデバイス。

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