CN101682317A

CN101682317A - 用于具有精密延迟分辨率的可编程延迟的方法及设备

Info

Publication number: CN101682317A
Application number: CN200880016738A
Authority: CN
Inventors: 贾森·冈萨雷斯; 哈里·H·丹格; 万纳姆·丹格
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2007-05-21
Filing date: 2008-05-20
Publication date: 2010-03-24
Anticipated expiration: 2028-05-20
Also published as: JP5185373B2; US20080290924A1; EP2160835A1; CN101682317B; WO2008144699A1; KR20100020969A; JP2010528536A; TW200913493A

Abstract

一种可编程延迟设备(200)包括第一延迟级(210)，其具有包括无源网络(214)的延迟单元(230)，其中所述第一级能够提供第一时间延迟。所述设备进一步包括第二延迟级(220)，其包括多个延迟单元(240_1、240_2、240_3、240_4、240_5、240_6)，其中每一延迟单元能够提供大于所述第一时间延迟的第二时间延迟。一种用于延迟输入信号(INPUT)的方法包括：基于所要时间延迟而接收延迟选择命令(sel_dly0、…、sel_dly6)；根据所述延迟选择命令而建立包括选自多个延迟单元(210、220)的至少一个延迟元件的电路路径，其中所述多个延迟单元中的至少一者包括包含无源网络(214)的延迟元件(230)。

Description

用于具有精密延迟分辨率的可编程延迟的方法及设备

本申请案主张2007年5月21日申请的题为“可编程延迟方法及设备(PROGRAMMABLE DELAY METHOD AND APPARATUS)”的第60/939,288号美国临时申请案的优先权，此申请案的全部揭示内容被视为本申请案的揭示内容的部分。

技术领域

本发明的实施例大体上涉及时间延迟电路，且更具体地说，涉及能够在集成电路(IC)内提供可编程延迟的电路。

背景技术

面向利用高速同步通信的现代装置的一个挑战是适当地对准时钟信号与数据信号。此类信号之间的未对准可能降低通信速度且/或有可能导致数据破坏。随着针对较快速通信的商业及技术需求增加，未对准的容许度变得较为严格，因此向设计者提出挑战以改进用于维持时钟信号与数据信号之间的精密对准的常规技术的延迟分辨率。

一种用于对准时钟信号与数据信号的方法是提供可编程延迟线以延迟时钟信号及/或数据信号。延迟量可由用于获得完成对准的最佳延迟的校准算法来确定。常规的可编程延迟线可覆盖2.4纳秒(ns)范围且具有100皮秒(ps)的延迟分辨率。此类装置可能限于针对其延迟单元仅使用例如NAND逻辑电路、多路复用器及/或反相器等有源组件，且其延迟分辨率可由2个反相器或更多的延迟限制，其在65nm或45nm CMOS制造技术中可为50ps×2＝100ps。为了适当地使高速数据及时钟信号抗扭斜，100ps的分辨率可能是不够的。

已提议使用差动电路改进分辨率的常规结构；然而，此类实施方案可能要求过多功率且因此可能不适合用于例如移动终端等电池操作型移动装置。

因此，需要具有足够精密以对准与高速通信相关联的信号的分辨率且同时具有适合于在移动装置中实施的降低的功率消耗要求的可编程延迟装置。

发明内容

本发明的示范性实施例是针对用于可编程时间延迟的设备及方法。

在一个实施例中，呈现一种用于提供可编程时间延迟的设备。所述设备可包含第一延迟级，其具有包括无源网络的延迟单元，其中所述第一延迟级能够提供第一时间延迟。所述设备可进一步包含第二延迟级，其包括多个延迟单元，其中每一延迟单元能够提供大于所述第一时间延迟的第二时间延迟，且其中所述第一延迟级及所述第二延迟级经配置以基于延迟选择命令而将输入信号延迟总时间延迟。

在另一实施例中，呈现一种将输入信号延迟所要时间延迟的方法。所述方法可包含：基于所要时间延迟而接收延迟选择命令；根据所述延迟选择命令而建立包括选自多个延迟单元的至少一个延迟元件的电路路径，其中所述多个延迟单元中的至少一者包括包含无源网络的延迟元件。所述方法可进一步包含使输入信号穿过所述所建立电路路径以实现所述输入信号的所要时间延迟。

另一实施例可包括一种用于提供可编程时间延迟的装置，其包含：用于基于所要时间延迟而接收延迟选择命令的装置；用于根据所述延迟选择命令而建立包括选自多个延迟单元的至少一个延迟元件的电路路径的装置，其中所述多个延迟单元中的至少一者包括包含无源网络的延迟元件；以及用于使输入信号穿过所述所建立电路路径以实现所述输入信号的所要时间延迟的装置。

附图说明

呈现附图以帮助描述本发明的实施例，且提供附图仅用于说明所述实施例而非限制所述实施例。

图1为示范性可编程延迟装置的框图。

图2为另一示范性可编程延迟装置的详细框图。

图3A、图3B为说明图2中所展示的示范性可编程延迟装置的操作的图。

图4为可利用可编程延迟装置的示范性移动装置的图。

图5为描绘与可编程延迟装置相关联的示范性过程的流程图。

具体实施方式

在针对本发明的特定实施例的以下描述及相关图式中揭示本发明的各方面。可在不脱离本发明的范围的情况下设计出替代实施例。另外，将不再详细描述或将省略本发明的众所周知的元件以免混淆本发明的相关细节。

词“示范性”在本文中用以意指“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例没有必要理解为比其它实施例优选或有利。同样，术语“本发明的实施例”不要求本发明的所有实施例均包括所论述的特征、优点或操作模式。术语“延迟元件”在本文中用以指示可用于电路中以在使信号穿过其时向所述信号引入时间延迟的电气/电子组件。延迟元件可为可以经设计以提供信号延迟的任何电路配置来布置的一个或一个以上无源组件，例如电阻器、电容器及/或电感器。延迟元件还可为经配置以提供信号延迟的一个或一个以上有源组件，例如缓冲器及/或反相器。如本文中所使用，有源组件除了输入信号以外还利用外部能量源以便执行其功能。举例来说，可用以实现反相器的一个或一个以上晶体管可能需要由独立电流及/或电压源供应的偏置电压。

本文中所使用的术语仅用于描述特定实施例的目的且不希望限制本发明的实施例。如本文中所使用，除非上下文另有明确指示，否则单数形式“一”及“所述”还既定包括复数形式。将进一步了解，术语“包含”及/或“包括”当在本文中使用时指定所陈述的特征、整数、步骤、操作、元件及/或组件的存在，但不排除一个或一个以上其它特征、整数、步骤、操作、元件、组件及/或其群组的存在或添加。

另外，依据待由(例如)计算装置的元件执行的动作序列来描述许多实施例。将认识到，可通过特定电路(例如，专用集成电路(ASIC))、通过由一个或一个以上处理器执行的程序指令或通过所述两者的组合来执行本文所描述的各种动作。另外，可认为本文所描述的这些动作序列完全包含于任何形式的计算机可读存储媒体内，所述计算机可读存储媒体在其中存储有一组对应计算机指令，其在执行时将致使相关联的处理器执行本文所描述的功能性。因此，本发明的各种方面可以许多不同形式来实施，所有所述形式已被预期属于所主张的标的物的范围内。此外，对于本文所描述的实施例中的每一者，任何此类实施例的对应形式可在本文中描述为(例如)“经配置以执行所描述动作的逻辑”。

图1为包括精密延迟级110及离散延迟级120的示范性可编程延迟装置(PDD)100的框图。在各种实施例中，精密延迟级110可串联地耦合到离散延迟级120。然而，其它实施例可以不限于串联连接的其它方式来连接精密延迟级与离散延迟级。

精密延迟级100可利用包括一个或一个以上无源元件(例如电阻器、电容器及/或电感器)的延迟元件，所述无源元件可配置于可用以向通过信号引入延迟的任何电路中。由精密延迟级100引入的延迟量可由所使用的无源组件的类型、每一无源组件的值及/或连接无源元件的电路的配置来确定。给定用作延迟元件的无源组件的性质，可将由精密延迟级110引入的延迟量精确地调谐为小时间值，因此提供小延迟分辨率。如下文将论述，由精密延迟级100提供的延迟可小于在离散延迟级中提供的延迟。举例来说，各种实施例可具有近似为与由离散延迟级120提供的最小延迟相关联的延迟时间的一半的精密延迟。具有此精密延迟分辨率可有助于减轻量化误差。

离散延迟级200可包括作为延迟元件的有源组件。此类有源组件可包括反相器、缓冲器、饿电流反相器/缓冲器、多路复用器等。用作延迟元件的有源组件可经设计以提供离散的固定量的时间延迟。因此，为了增加延迟量，添加更多离散有源组件以增加延迟元件的数目。由于有源组件的性质，单一有源组件可与精密延迟级100中的用作延迟元件的无源组件相比提供较大时间延迟。

可在PDD 100的输入端子处提供输入信号，使得PPD 100可将所述输入信号延迟预定量的时间延迟。预定时间延迟可由延迟选择命令指定。输入信号可穿过精密延迟级110及/或离散延迟级120，且所得输出可为延迟了由延迟级110与120两者所确定的总时间延迟的输入信号。总延迟可为由延迟选择命令指定的预定量的时间，所述延迟选择命令可为以所要延迟量编码的二进制字。

输入信号可为由数字数据调制及/或编码的电压信号。输出信号理想地为输入信号的经延迟版本，但还可能具有由PDD 100引入的某一量的噪声。然而，此噪声应受到控制，使得任何信号降级将不会对采用PDD 100的系统的操作造成不利影响。

图2为包括精密延迟级210及离散延迟级220的另一示范性可编程延迟装置(PDD)200的详细框图。在此实施例中，精密延迟级210可仅包括一个延迟单元230。离散延迟级220可包括六个延迟单元240_1到240_6。延迟单元230、240_1、…、240_6中的每一者可以串联方式来配置，其中输入信号进入通过精密延迟级210，且输出信号由延迟单元240_6提供。每一延迟单元230、240_1、…、240_6可将输入信号延迟不同量，且所述延迟单元的效应可相加在一起以产生输入信号的总延迟。延迟选择命令可为8位字，其中可仅使用7个位。延迟选择命令字的个别位可表示独立信号sel_dly0到sel_dly6，其中分别将每一信号中的一者提供到对应延迟单元230、240_1、…、240_6。这些信号可“激活”或“去活”负责产生对于每一延迟单元230、240_1、…、240_6为唯一的时间延迟的电路。

延迟单元230可进一步包括两个三态缓冲器211、213、多路复用器219以及延迟电路214。三态缓冲器211可连接到多路复用器219的一个输入，另一三态缓冲器213可连接到延迟电路214，且延迟电路连接到多路复用器219的另一输入。

延迟电路214可包括用于引起精密延迟的无源组件。在此实施例中，延迟电路214可包括经配置为低通滤波器的电阻器217及电容器215。在各种实施例中，电容器的值可为近似10毫微微法拉(fF)，且电阻器的值可为近似166欧姆。当与来自典型门尺寸的寄生阻抗组合时，这些值可产生近似25psec的延迟，此延迟小于其它延迟单元240_1、…、240_6中的任一者。可选择其它电阻器及电容器值来更改此时间延迟。此外，可选择其它网络配置来更改精密时间延迟。在其它实施例中，可使用其它电路来实现精密时间延迟。举例来说，可使用快速环形振荡器来产生非常精密的延迟(例如，以5psec步长)。另一实施例可利用可根据参考时钟产生许多精密延迟或相位的数字相位内插器。这两种方法均可并入有校准方法以解调制造工艺歪斜，且产生较精密的延迟步长。此外，这些方法还可较容易地控制并维持单调延迟步长，且因此简化定时校准算法。

延迟单元230的操作可经描述如下。可在三态缓冲器211、213的输入处呈现输入信号。所述三态缓冲器中的每一者可由延迟选择控制信号sel_dly0(信号sel_dly0_n为sel_dly0的反转)控制。此外，sel_dly0为可对应于延迟选择命令字的最低有效位的二进制信号。当sel_dly0为高(例如，二进制值“1”)时，将三态缓冲器213置于低阻抗状态中，且将三态缓冲器211置于高阻抗状态中。多路复用器219选择连接到延迟电路230的输入。输入信号可接着流经三态缓冲器213且接着流经延迟电路214。在穿过延迟电路214之后，输入信号可被延迟最小(例如，25psec)量，且接着穿过多路复用器219到达离散延迟级220中的下一延迟单元240_1上。

当sel_dly0被设定为低(例如，二进制值“0”)时，将三态缓冲器211置于导通状态中，且在多路复用器219上选择连接到三态缓冲器211的输入。这允许输入信号在实质上无时间延迟(除通过电路的传播延迟以外，此延迟可被忽略，因为此固有延迟对于数据路径与时钟路径两者均存在)的情况下穿过延迟单元230。而且，可将三态缓冲器213置于高阻抗状态中，因此防止通过延迟电路214的任何寄生电流流动。这允许延迟单元230在其未被用以延迟输入信号时节省功率。

可串联耦合到精密延迟级210的离散延迟级220可包括六个延迟单元240_1、…、240_6。每一延迟单元240_1:6可进一步包括两个三态缓冲器221_1:6、223_1:6、多路复用器229_1:6以及延迟电路224_1:6。三态缓冲器221_1:6可直接连接到多路复用器229_1:6的一个输入。另一三态缓冲器223_1:6可连接到延迟电路224_1:6，且延迟电路224_1:6可接着连接到多路复用器229_1:6的另一输入。

每一延迟单元240_1:6进一步包括延迟电路224_1:6，其可包括用于延迟元件的多个有源组件。在此实施例中，每一延迟元件可为反相器227，然而，如上文所提及，可使用其它有源组件。每一反相器227可将信号延迟比精密延迟单元230所提供的时间延迟的固定离散量大的时间(例如，50ps)。反相器227可成对分组以防止信号在输出处反相，其中反相器的最小数目对于延迟电路224_1为二。用于每一连续延迟单元240_2、…、240_6的延迟电路中的反相器227的数目可以2的幂增加。因此，延迟单元240_1将赋予100ps的延迟。与每一个别延迟单元240_2、…、240_6相关联的每一连续时间延迟将为50ps×2ⁿ，其中n取整数2、…、6。在其它实施例中，反相器的数目可对于每一连续延迟单元240_1、…、240_6线性地、以对数方式增加或以任何其它方式改变。此外，在各种实施例中，反相器的数目对于所述延迟单元中的至少两者可为相等的。

每一延迟单元240_1:6的操作可描述如下。可在三态缓冲器221_1:6、223_1:6的输入处呈现来自延迟单元230的输出的信号。三态缓冲器可由延迟选择控制信号sel_dly1:6(信号sel_dly1:6_n为sel_dly1:6的反转)控制。此外，每一信号sel_dly1、…、sel_dly6为对应于延迟选择命令字中的相应位的二进制信号。选择命令字中的每一位的位置(即，与每一位相关联的“2的幂”)对应于每一信号的编号。举例来说，sel_dly1对应于命令字中的第二位(即，2¹的位置)，sel_dly2对应于命令字中的第三位(即，2²的位置)，等等。

进一步参考每一延迟单元240_1:6的操作，当sel_dly1:6为高(例如，二进制值“1”)时，将三态缓冲器223_1:6置于低阻抗状态中，且将三态缓冲器221_1:6置于高阻抗状态中。多路复用器229_1:6选择连接到延迟电路240_1:6的输入。输入信号可接着流经三态缓冲器223_1:6，且接着流经延迟电路224_1:6。在穿过延迟电路224_1:6之后，输入信号被延迟对应于相应延迟电路224_1:6中的反相器227的数目的量。信号接着被传递到随后的延迟单元上。如果所讨论的延迟单元为240_6，则输入信号已根据延迟选择命令字而经历了所有延迟，且作为PDD 200的输出信号被传递下去。

当sel_dly1:6被设定为低(例如，二进制值“0”)时，将三态缓冲器221_1:6置于导通状态中，且在多路复用器229_1:6上选择连接到三态缓冲器221_1:6的输入。这允许输入信号在实质上无时间延迟的情况下穿过延迟单元240_1:6。而且，可将三态缓冲器223_1:6置于高阻抗状态中，因此防止任何信号电流流经延迟电路224_1:6。这允许延迟单元240_1:6在其未被用以延迟输入信号时节省功率。因为在此状态期间不耗散AC信号功率，所以可发生功率节省。可通过对于每一延迟缓冲器利用“后端开关”而切断到反相器的静态DC(偏置)电流来实现额外功率节省。后端开关可在每一延迟单元中的反相器未被使用时将所述反相器切断。

PDD 200可使用CMOS集成电路制造技术来实现，且可具有仅使用常规延迟结构的布局面积的一半的优点。此外，因为无需解码逻辑，所以PDD 200可进一步降低复杂性。PDD 200可覆盖与常规延迟线相同范围的时间延迟，但具有较好的延迟分辨率(例如，1/6所述分辨率-近似25ps)，且仅利用另外25％的功率。

因此，本发明的实施例可针对用于提供可编程时间延迟的设备200，所述设备200可包括第一延迟级210，其具有包括无源网络217的延迟单元230，其中所述第一延迟级220能够提供第一时间延迟。所述实施例可进一步包括第二延迟级220，其包括多个延迟单元240_1、…、240_6，其中每一延迟单元240_1:6可能能够提供大于第一时间延迟的第二时间延迟，且其中第一延迟级210及第二延迟级220经配置以基于延迟选择命令而将输入信号延迟总时间延迟。

图3A及图3B为说明示范性可编程延迟装置(PDD)200的操作的图。图3A描绘具有对应于可由延迟选择命令字采用的值的第一列的表。第二列对应于与延迟选择命令字的值相关联的总时间延迟量。如上文所阐述，延迟选择命令字中的位对应于用以激活/去活延迟单元230、240_1、…、240_6的延迟选择信号。对应于延迟选择信号(sel_dly<6:0>)的编号对应于延迟选择命令字中的对应位的位置。随着每一连续位被接通，与所述位相关联的延迟被添加到先前延迟，因此产生累积或总时间延迟。如图3B中所展示，因为反相器的数目可在每一连续延迟单元240_1、…、240_6中增加，所以时间延迟还可随着延迟选择命令字在值上的增加而以相关联的方式增加。

图4为可利用可编程延迟装置的示范性移动终端的图。移动装置400可具有可经由网络交换数据及/或命令的平台410。平台410可包括收发器415，所述收发器415可进一步包括发射器及接收器。收发器可以可操作方式耦合到处理器420或其它控制器、微处理器、ASIC、逻辑电路或任何其它类型的数据处理装置。处理器420可执行可存储于UE 400的存储器430中的逻辑。存储器430可包含只读及/或随机存取存储器(RAM及ROM)、EEPROM、快闪卡或此类平台常用的任何存储器。处理器420可进一步与输入/输出装置440交换数据。

用于提供命令的各种逻辑元件可包含于离散元件、处理器上所执行的软件模块或软件与硬件的任何组合中以实现本文中所揭示的功能性。举例来说，处理器420及存储器430均可协作地用以加载、存储并执行本文中所揭示的各种功能，且因此用以执行这些功能的逻辑可分布在各种元件上。或者，可将所述功能性并入到一个离散组件中(例如，并入在处理器420中的嵌入式存储器中)。因此，应认为图4中的移动终端400的特征仅为说明性的，且本发明不限于所说明的特征或布置。

进一步参看图4，输入/输出装置可进一步被详述为包括移动显示数字接口(MDDI)接口442、LCD模块444、相机模块446及(任选)外部装置448。MDDI 440为经设计以将处理器420连接到移动终端400的LCD模块444及相机模块446的高速串行差动接口。MDDI 440还可连接到例如外部显示器等其它外部装置448。MDDI接口442可(例如)减少翻盖电话的铰链中的导线数目，改进抗噪声性，且减少归因于其差动信令的电磁干扰。在MDDI 442内，至少一个PPD 100可用以对准经由连接MDDI 442与其它模块/装置的串行接口传送的时钟信号与数据信号。

图5为描绘与可编程延迟装置(PDD)200相关联的示范性过程的流程图。最初，PDD 200可基于所要时间延迟而接收延迟选择命令(框510)。可接着基于所接收的延迟选择命令的值而通过延迟单元230及240_1、…、240_6来建立电路路径(B520)。一旦建立了电路路径，便可使输入信号穿过PDD 200的所建立电路路径以延迟所述信号(B530)。

本发明的实施例可结合任何便携式装置来使用且不限于所说明的实施例。举例来说，移动终端可包括蜂窝式电话、接入终端、音乐播放器、收音机、GPS接收器、膝上型计算机、个人数字助理等。

所属领域的技术人员将了解，可使用多种不同技艺及技术中的任一者来表示信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任何组合来表示在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及码片。

另外，所属领域的技术人员将了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、模块、电路及算法步骤可实施为电子硬件、计算机软件或所述两者的组合。为了清楚地说明硬件与软件的此可互换性，各种说明性组件、块、模块、电路及步骤已在上文大体上就其功能性方面而加以描述。将此功能性实施为硬件还是软件依据特定应用及强加于整个系统上的设计约束而定。熟练的技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但此类实施决策不应被解释为引起脱离本发明的范围。

在一个或一个以上示范性实施例中，所描述的功能可以硬件、软件、固件或其任何组合来实施。如果以软件来实施，则所述功能可作为一个或一个以上指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。计算机可读媒体包括计算机存储媒体及通信媒体两者，所述通信媒体包括促进将计算机程序从一个地方传送到另一个地方的任何媒体。存储媒体可为可由通用或专用计算机存取的任何可用媒体。借助于实例而非限制，此类计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用以携载或存储呈指令或数据结构形式的所要程序代码装置且可由通用或专用计算机或者通用或专用处理器存取的任何其它媒体。而且，任何连接适当地被称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源发射软件，则将同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波等无线技术包括于媒体的定义中。如本文中所使用，磁盘及光盘包括紧凑光盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软盘及蓝光光盘，其中磁盘通常以磁性方式再生数据，而光盘通过激光以光学方式再生数据。还应将以上各项的组合包括于计算机可读媒体的范围内。

结合本文中所揭示的实施例而描述的方法、序列及/或算法可直接以硬件、以由处理器执行的软件模块或以所述两者的组合来体现。软件模块可驻留于RAM存储器、快闪存储器、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可装卸盘、CD-ROM或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到存储媒体。在替代方案中，存储媒体可与处理器成一体式。

因此，本发明不限于所说明的实例，且用于执行本文所描述的功能性的任何装置包括于本发明的实施例中。

虽然前述揭示内容展示本发明的说明性实施例，但应注意，可在不脱离如所附权利要求书所界定的本发明的范围的情况下在本文中做出各种改变及修改。无需以任何特定次序执行根据本文所描述的本发明的实施例的方法项的功能、步骤及/或动作。此外，尽管可以单数形式描述或主张本发明的元件，但预期复数形式，除非明确陈述对于单数形式的限制。

Claims

1.一种用于提供可编程时间延迟的设备，其包含：

第一延迟级，其具有包括无源网络的延迟单元，其中所述第一延迟级能够提供第一时间延迟；以及

第二延迟级，其包括多个延迟单元，其中每一延迟单元能够提供大于所述第一时间延迟的第二时间延迟，且

其中所述第一延迟级及所述第二延迟级经配置以基于延迟选择命令而将输入信号延迟总时间延迟。

2.根据权利要求1所述的设备，其中所述第一延迟单元进一步包含：

第一三态缓冲器，其耦合到所述无源网络；

第二三态缓冲器；以及

多路复用器，其耦合到所述无源网络及所述第二三态缓冲器，其中所述延迟选择命令包括控制所述第一三态缓冲器、所述第二三态缓冲器及所述多路复用器的指定位。

3.根据权利要求2所述的设备，其中如果所述指定位处于高状态中，则所述多路复用器将所述无源网络切换到电路路径中以将所述输入信号延迟所述第一延迟。

4.根据权利要求2所述的设备，其中如果所述指定位处于低状态中，则所述多路复用器将所述无源网络切换出所述电路路径且将所述第一三态缓冲器置于高阻抗状态中以隔离所述无源网络。

5.根据权利要求1所述的设备，其中所述多个延迟单元中的每一者进一步包含：

第一三态缓冲器；

多个离散延迟元件，其耦合到所述第一三态缓冲器；

第二三态缓冲器；以及

多路复用器，其耦合到所述多个离散延迟元件及所述第二三态缓冲器，其中所述延迟选择命令包括控制所述第一三态缓冲器、所述第二三态缓冲器及所述多路复用器的指定位。

6.根据权利要求5所述的设备，其中所述延迟选择命令中的所述指定位的有效值对应于所述相关联延迟单元中的离散延迟元件数目。

7.根据权利要求6所述的设备，其中所述离散延迟元件数目与所述指定位的所述有效值按指数律成比例。

8.根据权利要求5所述的设备，其中所述离散延迟元件包含反相器。

9.根据权利要求5所述的设备，其中所述第一延迟单元与所述多个延迟单元中的每一者串联连接，从而使所述输入信号在所述第一延迟单元的输入处呈现且使输出信号在所述多个延迟单元中的最后延迟单元处提供。

10.根据权利要求5所述的设备，其中如果所述指定位处于低状态中，则所述多路复用器将所述多个离散延迟元件切换出所述电路路径且将所述第一三态缓冲器置于高阻抗状态中以隔离所述多个离散延迟元件。

11.根据权利要求10所述的设备，其进一步包含：

后端开关，其耦合到所述多个离散延迟元件，其中所述后端开关在所述指定位处于低状态中时切断供应到所述多个离散延迟元件的DC偏置电压。

12.根据权利要求1所述的设备，其中所述第一及第二延迟级是使用CMOS集成电路制造技术来实现的。

13.一种将输入信号延迟所要时间延迟的方法，其包含：

基于所述所要时间延迟而接收延迟选择命令；

根据所述延迟选择命令而建立包括选自多个延迟单元的至少一个延迟元件的电路路径，其中所述多个延迟单元中的至少一者包括包含无源网络的延迟元件；以及

使输入信号穿过所述所建立电路路径以实现所述输入信号的所要时间延迟。

14.根据权利要求13所述的方法，其进一步包含：

将所述延迟选择命令供应为多个指定位；以及

基于每一延迟单元的指定位而确定所述多个延迟单元中的每一者内的电路子路径，其中所述电路子路径中的每一者经配置以基于每一延迟单元中的所述至少一个延迟元件而促成递增延迟。

15.根据权利要求14所述的方法，其进一步包含

如果所述延迟单元的指定位处于低状态中，则隔离所述多个延迟单元中的每一者中的所述至少一个延迟元件。

16.根据权利要求15所述的方法，其进一步包含：

在所述延迟单元的指定位处于低状态中时，切断所述多个延迟单元中的每一者中的所述至少一个延迟元件的DC偏置电压。

17.一种用于提供可编程时间延迟的装置，其包含：

用于基于所要时间延迟而接收延迟选择命令的装置；

用于根据所述延迟选择命令而建立包括选自多个延迟单元的至少一个延迟元件的电路路径的装置，其中所述多个延迟单元中的至少一者包括包含无源网络的延迟元件；以及

用于使输入信号穿过所述所建立电路路径以实现所述输入信号的所要时间延迟的装置。

18.根据权利要求17所述的装置，其进一步包含：

用于将所述延迟选择命令供应为多个指定位的装置；以及

用于基于每一延迟单元的指定位而确定所述多个延迟单元中的每一者内的电路子路径的装置，其中所述电路子路径中的每一者经配置以基于每一延迟单元中的所述至少一个延迟元件而促成递增延迟。

19.根据权利要求18所述的装置，其进一步包含：

用于在所述延迟单元的指定位处于低状态中的情况下隔离所述多个延迟单元中的每一者中的所述至少一个延迟元件的装置。

20.根据权利要求19所述的装置，其进一步包含：

用于在所述延迟单元的指定位处于低状态中时切断所述多个延迟单元中的每一者中的所述至少一个延迟元件的DC偏置电压的装置。