JP3588235B2

JP3588235B2 - 半導体試験装置

Info

Publication number: JP3588235B2
Application number: JP25830497A
Authority: JP
Inventors: 雄一藤原
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-09-24
Filing date: 1997-09-24
Publication date: 2004-11-10
Anticipated expiration: 2017-09-24
Also published as: JPH1194905A

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック間スキューの位相補正が精度よくおこなえる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の例について、図４〜図１０を参照して説明する。
最初に、半導体試験装置の概要について説明する。
図４に示すように、半導体試験装置の一例は、オペレータとのインタフェースとなるワークステーション７０と、半導体試験装置本体８０と、被試験デバイスとのインタフェースとなるテストヘッド９０とで構成される。
【０００３】
そして、半導体試験装置は、テストヘッド９０に搭載された被試験デバイスであるＤＵＴ９１の試験をおこなっている。
【０００４】
次に、半導体試験装置のブロック構成例と動作の概要について説明する。
図５に示すように、従来の半導体試験装置の要部ユニットは、タイミング発生器１０と、パターン発生器３０と、波形整形器４０と、ドライバ５０と、コンパレータ５１とで構成している。
また、半導体試験装置の制御は、ワークステーション７０と、メモリ７１と、テスタプロセッサ６０とで構成し、バスインタフェース６１を介して各ユニットの制御をおこなっている。
【０００５】
次に、上記要部ユニットの動作について説明する。
タイミング発生器１０は、装置全体のテストレートと、タイミングパルスのクロックを発生している。
【０００６】
パターン発生器３０は、ＤＵＴ９１に与える論理パターンの信号とコンパレータ５１に与える期待値パターンの信号とを生成する。
【０００７】
波形整形器４０は、パターン発生器３０からの論理パターンの信号をクロックにより波形整形し、ドライバ５０を介してＤＵＴ９１に試験信号を印加する。
例えば、図９に示すように、位相ｔ１のクロックＡＣＬＫと、位相ｔ２のクロックＢＣＬＫとで波形整形出力している。
【０００８】
コンパレータ５１は、ＤＵＴ９１の出力信号と、パターン発生器３０からの期待値信号とをストローブ（クロック）のタイミングパルスで論理比較して一致／不一致を検出し、パス／フェイルの判定をしている。
【０００９】
次に、半導体試験装置のキャリブレーションの概要について説明する。
通常、半導体試験装置は、試験精度を確保するために試験条件や温度が変化したときにキャリブレーションを実行している。
キャリブレーションには、タイミングに関する項目として、クロックのリニアリティの位相補正と、クロック間スキューの位相補正とがある。
【００１０】
一般に、クロックの位相は、各遅延時間要素の遅延時間を組み合わせて実現しているが、加算した遅延時間は加算前の各遅延時間要素の単純和とはならないことがある。
例えば、遅延時間要素が２ｎｓと４ｎｓの場合、加算した遅延時間が６ｎｓとならずに５．９ｎｓとなったりする。
つまり、クロックの遅延時間の設定値と遅延時間とはリニアに変化しないので、クロックのリニアリティの補正が必要となる。
【００１１】
また、図８に示すように、半導体試験装置において、例えばＡＣＬＫ、ＢＣＬＫの複数のクロックを発生しているので、ドライバ５０の出力において、各クロックに同じ位相設定したとき、クロック間スキューも小さくなるように位相補正する必要がある。
【００１２】
次に、クロックのリニアリティの位相補正と、クロック間スキューの位相補正とについて説明する。
図６に示すように、クロックの位相は、ロジック遅延回路１１と、微小遅延回路２０とを通過する遅延量で変化させている。
また、ロジック遅延回路１１と、微小遅延回路とは、遅延量設定メモリ１２と、位相補正レジスタ１３と、リニアライズメモリ１４とで各遅延時間のデータ設定をしている。
【００１３】
ロジック遅延回路１１は、カウンタで基準クロック単位の位相遅延をさせる遅延回路である。
また、微小遅延回路は、図７に示すように、半導体遅延を利用して、マルチプレクサ２１〜２ｎで切り換えて、位相差により微小遅延させる遅延回路である。
【００１４】
例えば、ロジック遅延回路１１は、１６ｎｓの基準クロックを受けて１６ｎｓ〜テストレートの周期までの遅延時間を設定できる。
そして、微小遅延回路２０は、１６ｎｓ未満の８ｎｓ、４ｎｓ、２ｎｓ、・・・、１２５ｐｓ、・・・、２０ｐｓの微小遅延時間を組み合わせて設定できる。
ここで、クロックのＡＣＬＫとＢＣＬＫとは設定分解能が１２５ｐｓであり、それより小さい分解能の遅延時間はリニアリティの位相補正用として使用している。
【００１５】
そして、各クロックの位相は、ドライバ出力からクロックを入力にフィードバックしてループ発振させ、その周波数をカウンタで測定し、その測定値から周期を演算して位相を遅延時間として精度よく求めている。
【００１６】
次に、図１０にしめすフローチャートを参照して、クロックのリニアリティとクロック間スキューの位相補正の方法について箇条書きで説明する。
【００１７】
（１）位相補正レジスタ１３を中間の値に設定する。
例えば、位相補正レジスタ１３が＃０〜＃Ｆとしたとき、＃８を設定する（ステップ２００）。
【００１８】
（２）リニアリティの各設定値に対する補正データは、リニアライズを実行して微小遅延回路の分解能の２０ｐｓの誤差で収得し、リニアリティの補正データａ［０］、ａ［１］、・・・をファイル（ＦＩＬＥ）としてメモリ７１に格納する（ステップ２１０）。
【００１９】
（３）リニアライズメモリ１４に、ファイル（ＦＩＬＥ）の補正データａ［０］、ａ［１］、・・・を書き込む（ステップ２１１）。
【００２０】
（４）ドライバ５０の出力で見て、クロック間スキューが設定分解能の１２５ｐｓ未満でなければ（ステップ２３０）へすすむ（ステップ２２０）。
ドライバの出力で見て、クロック間スキューが設定分解能の１２５ｐｓ未満であれば終了する。
【００２１】
（５）クロック間スキューが設定分解能の１２５ｐｓ未満となるまで、ステップ２２０とステップ２３０とを繰り返して、位相補正レジスタ１３のデータを書き換える（ステップ２３０）。
【００２２】
以上の結果、クロックのリニアリティの位相誤差は、微小遅延回路の最小分解能の２０ｐｓの範囲で位相補正ができる。
しかし、クロック間スキューは、クロック設定分解能が１２５ｐｓであるため、最大１２５ｐｓの誤差が生じる。
【００２３】
ところで、本実施例では、簡明とするためにクロック数を２つの場合で説明したが、実際の半導体試験装置は、２４〜６８のクロック数がある。
【００２４】
【発明が解決しようとする課題】
上記説明のように、タイミングのキャリブレーションを実行することにより、クロックのリニアリティの位相補正は２０ｐｓの誤差範囲となるが、クロック間スキューは１２５ｐｓの誤差範囲となり位相誤差が大きく実用上の不便があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、従来と同じユニット構成のままで、クロック間スキューを、リニアリティの位相補正の誤差と同様の小さい位相誤差となるようにした半導体試験装置を提供することにある。
【００２５】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明の第１は、
クロック間のスキューをクロックのリニアリティの補正分解能で補正していることを特徴とした半導体試験装置を要旨としている。
【００２６】
即ち、上記目的を達成するためになされた本発明の第２は、
クロックのリニアリティの位相補正をリニアライズメモリのデータにより微小遅延回路を制御しておこなう半導体試験装置において、
前記微小遅延回路の分解能のステップでリニアリティの位相補正データをオフセットファイルとして保存し、前記リニアライズメモリをオフセットファイルのデータで書き換えて、クロック間スキューの補正をおこなうことを特徴とした半導体試験装置を要旨としている。
【００２７】
【発明の実施の形態】
本発明の実施の形態は、下記の実施例において説明する。
【００２８】
【実施例】
本発明の実施例について、図１〜図５と、図７とを参照して説明する。
本発明の半導体試験装置のブロック構成は図５にしめすように従来と同様であるので説明を省略する。
【００２９】
しかし、図１と図７とに示すように、ロジック遅延回路１１と、微小遅延回路２０の回路は同じであるが、リニアライズメモリ１４に書き込むデータファイルが異なる。
そして、従来同様ロジック遅延回路１１は、１６ｎｓ〜クロックレートの周期までの遅延時間を設定し、微小遅延回路は８ｎｓ、４ｎｓ、２ｎｓ、・・・、１２５ｐｓ、・・・、２０ｐｓの微小遅延時間とする。
また、従来同様位相補正レジスタ１３によるクロックの設定分解能は１２５ｐｓであり、リニアライズメモリ１４による微小遅延回路２０の小さい遅延時間の分解能はリニアリティの位相補正としている。
【００３０】
次に、図２にしめすフローチャートを参照して、本発明によるクロックのリニアリティとクロック間スキューの位相補正の方法について箇条書きで以下説明する。
【００３１】
（１）位相補正レジスタ１３を中間の値に設定する。
例えば、位相補正レジスタ１３が＃０〜＃Ｆとしたとき、＃８を設定する（ステップ１００）。
【００３２】
（２）リニアリティの位相補正分解能を、オフセットの分解能Δｐｓとする。
たとえば、オフセットの分解能Δｐｓをリニアリティの最小分解能と同じ２０ｐｓとし、オフセットの初期値を０ｐｓとする（ステップ１１０）。
【００３３】
（３）設定されたオフセットにおいて、リニアライズを実行する。
そして、リニアリティの補正結果をオフセットに対するリニアライズのファイルとしてメモリ７１に格納する（ステップ１２０）。
【００３４】
（４）オフセットが１２５ｐｓ以内であれば、ステップ１４０へすすみ、オフセットが１２５ｐｓ未満であればステップ１５０へすすむ（ステップ１３０）。。
【００３５】
（５）オフセットにΔｐｓ、すなわち２０ｐｓの遅延時間を加算する（ステップ１４０）。
そして、ステップ１２０とステップ１４０を繰り返しおこない、オフセットΔｐｓごとのリニアライズのファイルを作成する。
例えば、図１と図３に示すように、オフセット０ｐｓのＦＩＬＥ１〜オフセット１２０ｐｓのＦＩＬＥＭを２０ｐｓステップで作成する。
【００３６】
（６）リニアライズメモリ１４にオフセット０ｐｓのＦＩＬＥ１のデータａ［０］、ａ［１］、・・・を書き込む（ステップ１４１）。
【００３７】
（７）ドライバの出力で見て、クロック間スキューが１２５ｐｓより大であれば（ステップ１６０）へすすむ（ステップ１５０）。
また、ドライバの出力で見て、クロック間スキューが１２５ｐｓ未満であればステップ１８０へすすむ。
【００３８】
（８）位相補正レジスタ１３の設定を書き換え、ステップ１５０へもどる（ステップ１６０）。
そして、クロック間スキューが１２５ｐｓ未満となるまで、ステップ１５０とステップ１６０とを繰り返す。
（９）クロック間スキューが１２５ｐｓ未満となったら、オフセットを追加して補正するために、補正するクロックが目標点より位相が早い場合はそのときのデータそのままで、補正するクロックが目標点より位相が遅い場合は、位相補正レジスタ１３を一つ前の位相が早いデータに書き換えて設定する（ステップ１６１）。
【００３９】
（１０）ドライバの出力で見て、クロック間スキューが１２５ｐｓ未満であれば、オフセットによる位相補正の遅延時間を追加するために位相補正レジスタ１３を、位相補正の一つ前に設定する。
そして、ドライバ５０の出力で見て、クロック間スキューがΔｐｓ、すなわち２０ｐｓより大であれば、ステップ１９０へすすむ（ステップ１８０）。
また、ドライバ５０の出力で見て、クロック間スキューがΔｐｓ、すなわち２０ｐｓ以内であれば終了する。
（１１）オフセットをΔｐｓ、すなわち２０ｐｓ追加したオフセットファイルのデータに書き換える（ステップ１９０）。
そして、ステップ１８０へもどり、クロック間スキューがΔｐｓ、すなわち２０ｐｓ以内となるまで、ステップ１８０、ステップ１９０を繰り返す。
【００４０】
以上の結果、リニアリティの位相誤差は、従来同様微小遅延回路の最小分解能の２０ｐｓの範囲で位相補正ができる。
一方、クロック間スキューは、クロック設定分解能としては１２５ｐｓであるが、オフセットファイルのデータを書き換えることにより、微小遅延回路の最小分解能の２０ｐｓの誤差範囲で位相補正ができる。
【００４１】
ところで、図２と図１０のフローチャートでは説明を簡明とするために手順を省略したが、クロック間スキューの位相補正において、目的の位相タイミングを越える前と越えた後の位相誤差とを比較して、位相誤差が少ない方の補正値を位相補正レジスタに設定することで、クロック間スキューをクロック分解能の１／２の誤差とすることができる。
同様に、リニアリティの補正においても、位相誤差が少ない方のファイルデータをリニアライズメモリに書き込むことで、クロック間スキューをリニアリティの補正の分解能の１／２の誤差とすることができる。
【００４２】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、従来と同じユニット構成のままで、クロック間スキューを、リニアリティの位相補正の誤差と同様の少さい位相誤差とすることができる効果がある。
つまり、クロック間スキューは、クロック設定分解能が１２５ｐｓであるが、オフセットファイルを書き換えることにより、微小遅延回路の最小分解能の２０ｐｓの誤差範囲となる高精度な半導体試験装置とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の位相補正方法をしめす要部ブロック図である。
【図２】本発明の位相補正のフローチャートである。
【図３】クロック間の位相補正をするリニアライズデータをしめす図である。
【図４】半導体試験装置の外観図である。
【図５】半導体試験装置の要部ブロック図である。
【図６】従来の半導体試験装置の位相補正方法をしめす要部ブロック図である。
【図７】微小遅延回路の一例をしめす回路図である。
【図８】クロック間スキューをしめす図である。
【図９】クロックによる波形整形をしめす図である。
【図１０】従来の位相補正のフローチャートである。
【符号の説明】
１０タイミング発生器
１１ロジック遅延回路
１２遅延量設定メモリ
１３位相補正レジスタ
１４リニアライズメモリ
２０微小遅延回路
３０パターン発生器
４０波形整形器
５０ドライバ
５１コンパレータ
６０テスタプロセッサ
６１バスインタフェース
７０ワークステーション
７１メモリ
８０半導体試験装置本体
９０テストヘッド
９１ＤＵＴ

Claims

クロック間のスキューをクロックのリニアライズの補正分解能で補正していることを特徴とした半導体試験装置。
クロックのリニアリティの位相補正をリニアライズメモリのデータにより微小遅延回路を制御しておこなう半導体試験装置において、
前記微小遅延回路の分解能のステップでリニアリティの位相補正データをオフセットファイルとして保存し、前記リニアライズメモリをオフセットファイルのデータで書き換えて、クロック間スキューの補正をおこなうことを特徴とした半導体試験装置。