KR20190053193A - 메모리에 대한 클록 형상화의 장치 및 방법 - Google Patents

메모리에 대한 클록 형상화의 장치 및 방법 Download PDF

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빌랄 자파르
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퀄컴 인코포레이티드
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Abstract

몇몇 예들에 따른 메모리 회로는, 원하는 클록 레이턴시를 메모리에 제공하는 메모리 상의 동작(즉, 기입 또는 판독)을 결정하기 위해 기입 인에이블 신호의 극성을 사용하는 클록 지연 회로를 포함할 수 있다. 클록 지연 회로는 낮은 스큐 부분 및 높은 스큐 부분을 가질 수 있다. 높은 스큐 부분 또는 낮은 스큐 부분의 선택은 기입 인에이블 라인의 상태, 이를테면 극성 또는 로지컬 값에 의존할 수 있다.

Description

메모리에 대한 클록 형상화의 장치 및 방법
[0001] 본 개시내용은 일반적으로 메모리 회로들에 관한 것으로, 배타적이지 않고 더 상세하게, 메모리의 물리적 위치 및 타이밍 임계성(criticality)에 따라 메모리 클록에 대한 구성가능 지연을 갖는 메모리 회로들에 대한 클록 형상화에 관한 것이다.
[0002] 디지털 데이터의 사용이 널리 확산됨에 따라, 디지털 데이터를 사용하는 전자 디바이스들, 이를테면 무선 통신 디바이스들은 디지털 데이터를 저장하고 그에 액세스하도록 더 크고 더 효과적인 메모리 시스템을 요구한다. 부가적으로, 이들 메모리 시스템들의 수는, 이들 메모리 시스템들을 구동시키는 클록 주파수의 증가들과 함께 시스템 온 칩(system on chip) 설계들에서 증가하고 있다. 클록 주파수를 증가시킴으로써, 메모리 시스템들은 칩의 PPA(Power, Performance, and Area)에 대해 장애물(bottleneck)이 되고 있다. 그러한 메모리 시스템들의 경우, 클록 레이턴시는 메모리의 입력들에 대한 셋업 시간을 충족시키는 데 유익하다. 그러나, 클록 레이턴시는 메모리 출력 경로들에 대한 타이밍에 악영향을 준다. 메모리 입력들 및 출력들에서의 개선된 타이밍은 감소된 전력, 개선된 시스템 성능, 또는 감소된 시스템 면적으로 전환될 수 있다. 다시 말하면, 클록 레이턴시는 메모리의 입력측에 대한 PPA를 개선시키면서, 클록 레이턴시는 출력측에 대한 PPA를 감소시킬 수 있다. 따라서, 메모리 시스템에 대한 원하는 클록킹 시스템은, (1) 메모리에 기입할 경우에는 더 높은 클록 레이턴시가 바람직하고, (2) 메모리로부터 판독할 경우에는 더 낮은 클록 레이턴시가 바람직한 것으로 정의될 수 있다. 그러나, 현재의 회로 설계 뿐만 아니라 배치 및 루트 방법들은 판독 또는 기입 동작과는 독립적으로 일정한 클록 레이턴시만을 제공할 수 있다. 이것은 입력 또는 출력측에 대한 타이밍 임계성에 의존하여 준-최적의 설계를 유발한다. 다시 말하면, 현재의 설계들은 클록 레이턴시에 대한 위의 상황들 중 하나만을 달성한다.
[0003] 따라서, 본원에 의해 제공되는 방법들, 시스템 및 장치를 포함하는, 종래의 접근법들의 결함들을 극복하는 시스템들, 장치, 및 방법들에 대한 필요성이 존재한다.
[0004] 다음은 본 명세서에 개시된 장치 및 방법들과 연관된 하나 이상의 양상들 및/또는 예들에 관련되는 간략화된 요약을 제시한다. 그러므로, 다음의 요약은 모든 고려된 양상들 및/또는 예들에 관련된 포괄적인 개관으로 고려되지 않아야 하고, 다음의 요약은 모든 고려된 양상들 및/또는 예들에 관련된 핵심 또는 중요 엘리먼트들을 식별하거나 또는 임의의 특정 양상 및/또는 예들과 연관된 범위를 서술하는 것으로 간주되지 않아야 한다. 따라서, 다음의 요약은, 아래에 제시되는 상세한 설명에 앞서 간략화된 형태로 본 명세서에 개시된 장치 및 방법들에 관련된 하나 이상의 양상들 및/또는 예들에 관련되는 특정한 개념들을 제시하려는 유일한 목적을 갖는다.
[0005] 일 양상에서, 메모리 회로는, 제1 클록 신호; 기입 인에이블 신호 ― 기입 인에이블 신호는 극성을 가짐 ―; 제1 클록 신호에 커플링된 낮은 스큐(skew) 회로 ― 낮은 스큐 회로는 제1 클록 신호와는 상이한 제2 클록 신호를 출력하도록 구성됨 ―; 제1 클록 신호에 커플링된 높은 스큐 회로 ― 높은 스큐 회로는 제2 클록 신호와는 상이한 제3 클록 신호를 출력하도록 구성됨 ―; 낮은 스큐 회로, 높은 스큐 회로, 및 기입 인에이블 신호에 커플링된 선택 회로 ― 선택 회로는 기입 인에이블 신호의 극성에 기반하여 제2 클록 신호 또는 제3 클록 신호 중 하나를 출력하도록 구성됨 ―; 및 선택 회로에 커플링된 메모리를 포함한다.
[0006] 다른 양상에서, 클록 지연 회로는, 제1 클록 신호 및 기입 인에이블 신호에 커플링된 래치(latch) 회로 ― 래치 회로는 기입 인에이블 신호의 극성에 기반하여 래치 출력을 출력하도록 구성됨 ―; 래치 출력 및 제1 클록 신호에 커플링된 제1 AND 게이트; 제1 클록 신호에 그리고 제3 인버터와 직렬인 제2 인버터와 직렬인 제1 인버터를 통해 래치 출력에 커플링된 제2 AND 게이트; 및 제1 AND 게이트의 출력 및 제2 AND 게이트의 출력에 커플링된 OR 게이트를 포함한다. 인버터들의 수는 조정가능한 제3 클록 지연에 따라 구성가능하다. 도면들에서 3개의 인버터들이 도시되지만, 그것은 타이밍 요건들에 의존하여 더 많거나 또는 더 적을 수 있다.
[0007] 또 다른 양상에서, 클록 지연 회로는, 클록 인에이블 신호 및 기입 인에이블 신호에 커플링된 제1 AND 게이트; 기입 인에이블 신호에 커플링된 제1 인버터; 클록 인에이블 신호 및 제1 인버터에 커플링된 제2 AND 게이트; 제1 클록 신호 및 제2 AND 게이트의 출력에 커플링된 제1 클록 게이팅 셀; 제1 클록 신호 및 제1 AND 게이트의 출력에 커플링된 제2 클록 게이팅 셀; 제2 클록 게이팅 셀의 출력에 커플링된 제1 인버터; 제1 인버터의 출력에 커플링된 제2 인버터; 제2 인버터의 출력에 커플링된 제3 인버터; 및 제1 클록 게이팅 셀의 출력 및 제3 인버터의 출력에 커플링된 OR 게이트를 포함한다.
[0008] 또 다른 양상에서, 메모리 회로는, 제1 클록 신호; 기입 인에이블 신호 ― 기입 인에이블 신호는 극성을 가짐 ―; 제1 클록 신호 및 기입 인에이블 신호에 커플링된 클록 지연 회로 ― 클록 지연 회로는 기입 인에이블 신호의 극성에 기반하여 제2 클록 신호 또는 제3 클록 신호 중 하나를 출력하도록 구성됨 ―; 및 클록 지연 회로에 커플링된 메모리를 포함한다.
[0009] 본 명세서에 개시된 장치 및 방법들과 연관된 다른 특징들 및 이점들은 첨부한 도면들 및 상세한 설명에 기반하여 당업자들에게 자명할 것이다.
[0010] 본 개시내용의 양상들 및 그의 수반된 이점들의 대부분의 더 완전한 인식은, 본 개시내용의 양상들 및 그의 수반된 이점들이 본 개시내용의 제안이 아니라 단지 예시를 위해서만 제시되는 첨부한 도면들과 관련하여 고려될 때 다음의 상세한 설명을 참조하여 더 양호하게 이해됨으로써 용이하게 획득될 것이다.
[0011] 도 1은 본 개시내용의 몇몇 예들에 따른 예시적인 메모리 회로를 예시한다.
[0012] 도 2는 본 개시내용의 몇몇 예들에 따른 메모리 회로 및 클록 지연 회로를 예시한다.
[0013] 도 3은 본 개시내용의 몇몇 예들에 따른 클록 스큐의 타이밍 다이어그램을 예시한다.
[0014] 도 4는 본 개시내용의 몇몇 예들에 따른 클록 지연 회로를 예시한다.
[0015] 도 5는 본 개시내용의 몇몇 예들에 따른 다른 클록 지연 회로를 예시한다.
[0016] 도 6은 본 개시내용의 몇몇 예들에 따른 또 다른 클록 지연 회로를 예시한다.
[0017] 도 7은 본 개시내용의 몇몇 예들에 따른, 전술된 메모리 회로들 및 클록 지연 회로들과 통합될 수 있는 다양한 전자 디바이스들을 예시한다.
[0018] 일반적인 실시에 따르면, 도면들에 의해 도시된 특징들은 실척대로 도시되지 않을 수 있다. 따라서, 도시된 특징들의 치수들은 명확화를 위해 임의로 확장 또는 감소될 수 있다. 일반적인 실시에 따르면, 도면들 중 일부는 명확화를 위해 간략화된다. 따라서, 도면들은 특정 장치 또는 방법의 모든 컴포넌트들을 도시하지는 않을 수 있다. 추가로, 유사한 참조 번호들은 명세서 및 도면들 전반에 걸쳐 유사한 특징들을 나타낸다.
[0019] 본 명세서에 개시된 예시적인 방법들, 장치, 및 시스템들은 산업 필요성들 뿐만 아니라 다른 이전에 식별되지 않은 필요성들을 해결하고, 종래의 방법들, 장치, 및 시스템들의 단점들을 완화시킨다. 예컨대, 본 개시내용의 몇몇 예들에 따른 클록 지연 회로는 기입 사이클 동안 더 높은 클록 레이턴시(즉, 지연)를 제공하고, 판독 사이클 동안 더 낮은 클록 레이턴시를 제공할 수 있다. 이것은, 출력측에 대한 전력, 성능, 및 면적에 임의의 악영향 없이 입력측에 대한 전력, 성능, 및 면적을 개선시키는 데 사용될 수 있다. 클록 지연 회로는, 원하는 클록 레이턴시를 메모리에 제공하는 메모리 상의 동작(즉, 판독 또는 기입)을 결정하기 위해 기입 인에이블 신호의 극성을 사용할 수 있다. 클록 지연 회로는 낮은 스큐 부분 및 높은 스큐 부분을 가질 수 있다. 높은 스큐 부분 또는 낮은 스큐 부분의 선택은 기입 인에이블 라인의 상태(예컨대, 기입 인에이블 신호의 극성)에 의존할 수 있다. 이것은, 예컨대 멀티-GHz 설계들에서 10%만큼 기입 동작 주파수를 개선시킬 수 있다. 부가적으로, 본 명세서에서 논의되는 예들은, 메모리 클록에 의해 제한되는 제품들의 최대 주파수를 증가시키고, 가장 가까운 메모리에 대해 가장 먼 메모리에 대한 데이터 셋업 시간을 밸런싱시키며, 그리고 데이터-경로 버퍼 사이즈를 감소시킴으로써 전력 및 면적 인자들을 개선시킬 수 있다.
[0020] 도 1은 본 개시내용의 몇몇 예들에 따른 예시적인 메모리 회로를 예시한다. 도 1에 도시된 바와 같이, 메모리 회로(100)는 제1 클록 지연 회로(120)(즉, D1)에 커플링된 시스템 클록(110)(즉, CLK), 제2 지연 클록 회로(130)(즉, D2), 및 제3 지연 클록 회로(140)(즉, D3)를 포함할 수 있다. 제1 클록 지연 회로(120)는 제1 조합 로직 회로(160)(C1)에 커플링된 제1 순차 로직 회로(150)(예컨대, 플립 플롭 회로(S1))에 커플링될 수 있으며, 결국 메모리(170)(예컨대, 캐시 메모리 또는 메인 메모리 어레이)에 커플링된다. 제2 클록 지연 회로(130)는 메모리(170)에 커플링될 수 있다. 제3 지연 클록 회로(140)는, 메모리(170)에 커플링된 제2 조합 로직 회로(190)(즉, C2)와 함께 제2 순차 로직 회로(180)(즉, S2)에 커플링될 수 있다. 제2 순차 로직 회로(180)는 부가적인 로직 회로들(도시되지 않음)을 통해 제1 순차 로직 회로(150)에 커플링될 수 있다.
[0021] 메모리 회로(100)는 메모리(170), 제2 순차 로직 회로 및 제1 순차 로직 회로(150) 사이에서 폐쇄형 루프로서 보여질 수 있으며, 여기서, 시스템 클록(110)은 메모리(170), 제2 순차 로직 회로 및 제1 순차 로직 회로(150) 사이의 동기식 동작을 제어한다. 주어진 클록 주파수에서 메모리 회로(100)의 정확한 기능을 달성하기 위해, 타이밍 요건들의 2개의 세트들이 정적 타이밍 분석 동안 체크될 필요가 있다. 이들은 (a) 메모리(170)의 입력측 상의 셋업/유지(hold) 시간 및 (b) 메모리(170) 이후의 제2 순차 로직 회로(180) 상의 셋업/유지 시간을 포함한다. 최대 클록 주파수는 다음의 셋업 체크들에 의존한다:
(a) 메모리(170) 입력: TD1 + TS1(CLK->Q ) + TC1 + 메모리 셋업 시간 - TD2는 주기 클록(110) 이하여야 하고; 그리고
(b) 메모리(170) 출력: T(CLK->Memory Out) + TC2 + S2 셋업 시간 - TD3 + TD2는 클록(110)의 주기 이하여야 한다. 입력 데이터에 대한 셋업 시간을 충족시키기 위한 더 높은 클록 스큐는 기입 동작 동안 메모리(170)로 입력되는 클록 신호에 대한 더 높은 스큐에 의해 달성될 수 있다. 제2 순차 로직 회로(180) 상의 셋업 시간을 충족시키기 위한 더 낮은 클록 스큐는 판독 동작 동안 메모리(170)로 입력되는 클록 신호에 대한 더 낮은 스큐에 의해 달성될 수 있다.
[0022] 도 2는 본 개시내용의 몇몇 예들에 따른 메모리 회로 및 클록 지연 회로를 예시한다. 도 2에 도시된 바와 같이, 메모리 회로(200)는 클록 지연 회로(210)(예컨대, 제2 클록 지연 회로(130)) 및 메모리(220)(예컨대, 메모리(170))를 포함할 수 있다. 클록 지연 회로(210)는 시스템 클록 신호(230)(예컨대, 시스템 클록 라인) 및 기입 인에이블 신호(240)(예컨대, 기입 인에이블 라인)에 커플링될 수 있다. 클록 지연 회로(210)는 시스템 클록 신호(230)와 로직 엘리먼트(270)(예컨대, MUX 게이트) 사이에 커플링된 낮은 스큐 회로(250) 및 높은 스큐 회로(260)를 포함할 수 있다. 로직 엘리먼트(270)는 기입 인에이블 신호(240)에 커플링되며, 로직 엘리먼트(270)가 기입 인에이블 신호(240)의 극성에 기반하여 메모리 클록 신호(280)를 출력하기 위해 낮은 스큐 회로(250)와 높은 스큐 회로(260) 사이에서 선택하게 허용하도록 구성될 수 있다. 예컨대, 기입 인에이블 신호(240)가 포지티브 극성을 갖거나 또는 로지컬 1에 대응하는 전압 레벨을 가지면, 메모리 회로(200)는 기입 모드에 있다. 반대로, 기입 인에이블 신호(240)가 네거티브 극성을 갖거나 또는 로지컬 0에 대응하는 전압 레벨을 가지면, 메모리 회로(200)는 판독 모드에 있다. 낮은 스큐 클록 회로(250)는 판독 동작 동안 낮은 스큐 메모리 클록 신호(280R)(도 3 참조)를 제공하도록 구성될 수 있고, 높은 스큐 클록 회로(260)는 기입 동작 동안 높은 스큐 메모리 클록 신호(280W)(도 3 참조)를 제공하도록 구성될 수 있다. 메모리(220)는 데이터 입력(290) 및 데이터 출력(295)을 포함할 수 있다. 낮은 스큐 메모리 클록 신호(280R)는 데이터 출력(295) 상에서 메모리(220)로부터 데이터를 판독하는 것을 개시하기 위해 판독 동작 동안 사용될 수 있고, 높은 스큐 메모리 클록 신호(280W)는 데이터 입력(290)으로부터 메모리(220)로 데이터를 기입하는 것을 개시하기 위해 기입 동작 동안 사용될 수 있다. 클록 지연 회로(210)는, 원하는 동작에 기반하여 클록을 지연시키거나 또는 동작들 중 어떠한 것도 발생하지 않는 경우 클록을 게이팅할 수 있는 게이팅 및 지연 회로이다.
[0023] 도 3은 본 개시내용의 몇몇 예들에 따른 클록 스큐의 타이밍 다이어그램을 예시한다. 도 3에 도시된 바와 같이, 타이밍 다이어그램(300)은 판독 동작(즉, 판독 스큐(310)) 및 기입 동작(즉, 기입 스큐(320))에 대해, 시스템 클록 신호(230), 판독 스큐(310)를 갖는 낮은 스큐 메모리 클록 신호(280R), 기입 스큐(320)를 갖는 높은 스큐 메모리 클록 신호(280W), 데이터 출력(295), 및 데이터 입력(290)을 예시한다. 알 수 있는 바와 같이, 판독 스큐(310)는, 메모리 클록 신호(280)가 기입 동작 동안 더 높은 지연 및 판독 동작 동안 더 낮은 지연을 갖게 허용하는 기입 스큐(320)보다 작다(또는 낮다).
[0024] 도 4는 본 개시내용의 몇몇 예들에 따른 클록 지연 회로를 예시한다. 도 4에 도시된 바와 같이, 클록 지연 회로(400)(예컨대, 제2 지연 클록 회로(130))는 시스템 클록 신호(230)에 커플링된 클록 입력(412)(즉, clk)을 갖는 래치 회로(410)(예컨대, ND 래치), 기입 인에이블 신호(240)에 커플링된 래치 입력(414)(즉, 'd'), 및 래치 출력(416)(즉, 'nq')을 포함할 수 있다. 클록 지연 회로(400)는 또한, 시스템 클록 신호(230) 및 래치 출력(416)에 커플링되며, 기입 인에이블 신호가 네거티브 극성 또는 로지컬 0를 갖는 경우 낮은 스큐 메모리 클록 신호(280R)를 출력하도록 구성된 제1 AND 로직 게이트(420)를 포함할 수 있다. 클록 지연 회로(400)는 또한, 제2 인버터(450) 및 제3 인버터(460)와 직렬인 제1 인버터(440) 이후 시스템 클록 신호(230) 및 래치 출력(416)에 커플링되며, 기입 인에이블 신호가 포지티브 극성 또는 로지컬 1을 갖는 경우 높은 스큐 메모리 클록 신호(280W)를 출력하도록 구성된 제2 AND 로직 게이트(430)를 포함할 수 있다. 클록 지연 회로(400)는 또한, 기입 인에이블 신호가 포지티브 극성 또는 로지컬 1인 경우(예컨대, 기입 동작 동안) 높은 스큐 메모리 클록 신호(280W) 및 기입 인에이블 신호가 네거티브 극성 또는 로지컬 0인 경우(예컨대, 판독 동작 동안) 낮은 스큐 메모리 클록 신호(280R)와 메모리 클록 신호(280)가 동일할 수 있게 하기 위해 기입 인에이블 신호(240)의 극성 또는 로지컬 값에 기반하여 메모리 클록 신호(280)를 메모리(도시되지 않음)에 출력하는, 낮은 스큐 메모리 클록 신호(280R) 및 높은 스큐 메모리 클록 신호(280W)에 커플링된 OR 로직 게이트(470)를 포함할 수 있다. 3개의 인버터들이 도시되지만, 타이밍 요건들에 기반하여 더 많거나 또는 더 적은 인버터들이 사용될 수 있다는 것이 이해되어야 한다. 인버터들의 수는 조정가능한 제3 클록 지연에 따라 구성가능하다. 부가적으로, 클록 지연 회로(400)는 판독 또는 기입 동작에 의존하여 메모리에 대한 구성가능 클록 형상화를 갖는 클록 게이팅 셀로서 구현될 수 있다.
[0025] 도 5는 본 개시내용의 몇몇 예들에 따른 다른 클록 지연 회로를 예시한다. 도 5에 도시된 바와 같이, 클록 지연 회로(500)(예컨대, 제2 클록 지연 회로(130))는 입력으로서 제1 AND 로직 게이트(520) 및 제2 AND 로직 게이트(530)에 커플링된 클록 인에이블 신호(505), 및 입력으로서 제1 인버터(510)를 통해 제1 AND 로직 게이트(520)에 그리고 제2 AND 로직 게이트(530)에 직접 커플링된 기입 인에이블 신호(240)를 포함할 수 있다. 클록 지연 회로(500)는 제1 클록 게이팅 셀(540) 및 제2 클록 게이팅 셀(550)에 입력으로서 커플링된 시스템 클록 신호(230)를 포함할 수 있다. 제1 클록 게이팅 셀(540)은 제1 AND 로직 게이트(520)에 커플링된 클록 인에이블 입력(542)(예컨대, CLK_EN)을 포함하며, 낮은 스큐 메모리 클록 신호(280R)를 생성하도록 구성될 수 있다. 제1 클록 게이팅 셀(540)은 제1 지연 또는 제1 레이턴시를 낮은 스큐 메모리 클록 신호(280R)에 제공하도록 구성될 수 있다. 제2 클록 게이팅 셀(550)은 제2 AND 로직 게이트(530)에 커플링된 클록 인에이블 입력(552)(예컨대, CLK_EN)을 포함하며, 높은 스큐 메모리 클록 신호(280W)를 생성하도록 구성될 수 있다. 제2 클록 게이팅 셀(550)은 제2 지연 또는 제2 레이턴시를 높은 스큐 메모리 클록 신호(280W)에 제공하도록 구성될 수 있다. 클록 지연 회로(500)는, 낮은 스큐 메모리 클록 신호(280R)를 직접 입력하고, 제1 인버터(560), 제2 인버터(570), 및 제3 인버터(580) 이후 높은 스큐 메모리 클록 신호(280W)를 입력하도록 구성되고, 그리고 기입 인에이블 신호가 포지티브 극성 또는 로지컬 1인 경우(예컨대, 기입 동작 동안) 높은 스큐 메모리 클록 신호(280W) 및 기입 인에이블 신호가 네거티브 극성 또는 로지컬 0인 경우(예컨대, 판독 동작 동안) 낮은 스큐 메모리 클록 신호(280R)와 메모리 클록 신호(280)가 동일할 수 있게 하기 위해 기입 인에이블 신호(240)의 극성 또는 로지컬 값에 기반하여 메모리 클록 신호(280)를 메모리(도시되지 않음)에 출력하도록 구성된 OR 로직 게이트(470)를 포함할 수 있다. 클록 인에이블(505)은 메모리 동작에 대한 시스템 클록 신호(230)의 적용을 제어하거나 또는 클록 지연 회로(500)를 디스에이블링시키는 데 사용될 수 있다. 기입 인에이블 신호(240)는 2개의 클록 게이팅 셀들(540 및 550)에 대한 인에이블로서 사용될 수 있다. 각각의 클록 게이팅 셀(540 및 550)은 메모리의 판독/기입 동작 각각에 대해 별개의 클록을 생성할 수 있다. 생성된 클록들은 원하는 타이밍 요건에 따라 스큐될 수 있다.
[0026] 도 6은 본 개시내용의 몇몇 예들에 따른 또 다른 클록 지연 회로를 예시한다. 도 6에 도시된 바와 같이, 클록 지연 회로(600)(예컨대, 제2 클록 지연 회로(130))는 시스템 클록 신호(230)에 커플링된 클록 입력(612)(즉, clk)을 갖는 제1 래치 회로(610)(예컨대, ND 래치), 기입 인에이블 신호(240)에 커플링된 래치 입력(614)(즉, 'd'), 및 제1 래치 출력(616)(즉, 'q')을 포함할 수 있다. 클록 지연 회로(600)는 또한, 시스템 클록 신호(230)에 커플링된 클록 입력(612)(즉, clk)을 갖는 제2 래치 회로(620)(예컨대, ND 래치), 제1 인버터(621)에 커플링되고 이어서 기입 인에이블 신호(240)에 커플링된 래치 입력(615)(즉, 'd'), 및 제2 래치 출력(617)(즉, 'q')을 포함할 수 있다. 클록 지연 회로(600)는 또한, 인버터 또는 버퍼(622) 및 인버터 또는 버퍼(623)를 통해 시스템 클록 신호(230) 및 제1 래치 출력(616)에 커플링되며, 기입 인에이블 신호가 포지티브 극성 또는 로지컬 1을 갖는 경우 높은 스큐 메모리 클록 신호(280W)를 출력하도록 구성된 제1 NAND 로직 게이트(630)를 포함할 수 있다. 클록 지연 회로(600)는 또한, 시스템 클록 신호(230) 및 제2 래치 출력(417)에 커플링되며, 기입 인에이블 신호가 네거티브 극성 또는 로지컬 0를 갖는 경우 낮은 스큐 메모리 클록 신호(280R)를 출력하도록 구성된 제2 NAND 로직 게이트(640)를 포함할 수 있다. 클록 지연 회로(600)는 또한, 기입 인에이블 신호가 포지티브 극성 또는 로지컬 1인 경우(예컨대, 기입 동작 동안) 높은 스큐 메모리 클록 신호(280W) 및 기입 인에이블 신호가 네거티브 극성 또는 로지컬 0인 경우(예컨대, 판독 동작 동안) 낮은 스큐 메모리 클록 신호(280R)와 메모리 클록 신호(280)가 동일할 수 있게 하기 위해 기입 인에이블 신호(240)의 극성 또는 로지컬 값에 기반하여 메모리 클록 신호(280)를 메모리(도시되지 않음)에 출력하는, 낮은 스큐 메모리 클록 신호(280R) 및 높은 스큐 메모리 클록 신호(280W)에 커플링된 제3 NAND 로직 게이트(650)를 포함할 수 있다.
[0027] 도 7은, 본 개시내용의 몇몇 예들에 따른 통합형 디바이스, 반도체 디바이스, 집적 회로, 또는 다이와 같은 전술된 메모리 회로들(예컨대, 메모리 회로(100 또는 200)) 또는 클록 지연 회로들(예컨대, 클록 지연 회로(400, 500, 또는 600)) 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예컨대, 모바일 폰 디바이스(702), 랩톱 컴퓨터 디바이스(705), 및 고정된 위치 단말 디바이스(706)는 본 명세서에 설명된 바와 같은 통합형 디바이스(700)를 포함할 수 있다. 통합형 디바이스(700)는, 예컨대, 본 명세서에 설명된 집적 회로들, 다이들, 또는 통합형 디바이스들 중 임의의 것일 수 있다. 도 7에 예시된 디바이스들(702, 705, 706)은 단지 예시적일 뿐이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 휴대용 데이터 유닛들, 이를테면 개인 휴대 정보 단말들, 글로벌 포지셔닝 시스템(GPS) 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정된 위치 데이터 유닛들, 이를테면 미터 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 컴퓨터들, 웨어러블 디바이스들, 서버들, 라우터들, 자동차들(예컨대, 자율주행 차량들)에 구현된 전자 디바이스들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는 디바이스들(예컨대, 전자 디바이스들)의 그룹을 포함하지만 이에 제한되지는 않는 통합형 디바이스(700)를 특징으로 할 수 있다.
[0028] 도 1 내지 도 7에 예시된 컴포넌트들, 프로세스들, 특징들, 및/또는 기능들 중 하나 또는 그 초과는 단일 컴포넌트, 프로세스, 특징 또는 기능으로 재배열 및/또는 결합되거나, 수 개의 컴포넌트들, 프로세스들, 또는 기능들에 임베딩될 수 있다. 부가적인 엘리먼트들, 컴포넌트들, 프로세스들, 및/또는 기능들은 또한, 본 개시내용을 벗어나지 않으면서 부가될 수 있다. 또한, 본 개시내용의 도 1 내지 도 7 및 그의 대응하는 설명이 다이들 및/또는 IC들로 제한되지 않음을 유의해야 한다. 몇몇 구현들에서, 도 1 내지 도 7 및 그의 대응하는 설명은 통합형 디바이스들을 제조, 생성, 제공, 및/또는 제작하기 위해 사용될 수 있다. 몇몇 구현들에서, 디바이스는 다이, 통합형 디바이스, 다이 패키지, 집적 회로(IC), 디바이스 패키지, 집적 회로(IC) 패키지, 웨이퍼, 반도체 디바이스, PoP(package on package) 디바이스, 및/또는 개재기(interposer)를 포함할 수 있다.
[0029] 이러한 설명에서, 특정한 용어가 특정한 특징들을 설명하기 위해 사용된다. 용어 "모바일 디바이스"는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정된 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 자동차 내의 자동차 디바이스, 및/또는 통상적으로 사람에 의해 보유되고 그리고/또는 통신 능력들(예컨대, 무선, 셀룰러, 적외선, 단거리 라디오 등)을 갖는 다른 타입들의 휴대용 전자 디바이스들을 설명할 수 있고, 그들에 제한되지 않는다. 추가로, 용어들 "사용자 장비(UE)", "모바일 단말", "모바일 디바이스", 및 "무선 디바이스"는 상호교환가능할 수 있다.
[0030] 전자 디바이스들 사이의 무선 통신은 상이한 기술들, 이를테면 코드 분할 다중 액세스(CDMA), W-CDMA, 시분할 다중 액세스(TDMA), 주파수 분할 다중 액세스(FDMA), 직교 주파수 분할 멀티플렉싱(OFDM), 모바일 통신들을 위한 글로벌 시스템(GSM), 3GPP 롱텀 에볼루션(LTE) 또는 무선 통신 네트워크 또는 데이터 통신 네트워크에서 사용될 수 있는 다른 프로토콜들에 기반할 수 있다.
[0031] 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에 설명된 임의의 세부사항들은 다른 예들에 비해 유리한 것으로서 반드시 해석되는 것은 아니다. 유사하게, 용어 "예들"은, 모든 예들이 논의된 특징, 이점 또는 동작 모드를 포함한다는 것을 의미하지 않는다. 더욱이, 특정한 특징 및/또는 구조는 하나 이상의 다른 특징들 및/또는 구조들과 결합될 수 있다. 또한, 본 개시내용에 의해 설명된 장치의 적어도 일부는 본 개시내용에 의해 설명된 방법의 적어도 일부를 수행하도록 구성될 수 있다.
[0032] 본 명세서에서 사용된 용어는 특정한 예들만을 설명하려는 목적을 위한 것이며, 본 개시내용의 예들을 제한하도록 의도되지 않는다. 본 명세서에서 사용되는 바와 같이, 단수형들은, 문맥상 명확하게 달리 표시되지 않으면, 복수형들을 또한 포함하도록 의도된다. 본 명세서에서 사용되는 경우 용어들 "구비", "구비하는", "포함" 및/또는 "포함하는"이 언급된 특징들, 정수들, 액션들, 동작들, 엘리먼트들, 및/또는 컴포넌트들의 존재를 특정하지만, 하나 이상의 다른 특징들, 정수들, 액션들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들의 존재 또는 부가를 배제하지는 않는다는 것이 추가로 이해될 것이다.
[0033] 용어들 "연결된", "커플링된", 또는 이들의 임의의 변형이 엘리먼트들 사이의 직접적인 또는 간접적인 임의의 연결 또는 커플링을 의미하며, 중간 엘리먼트를 통해 함께 "연결된" 또는 "커플링된" 2개의 엘리먼트들 사이의 그러한 중간 엘리먼트의 존재를 포함할 수 있음을 유의해야 한다.
[0034] "제 1", "제 2" 등과 같은 지정을 사용하는 본 명세서의 엘리먼트에 대한 임의의 참조는, 그 엘리먼트들의 양 및/또는 순서를 제한하지 않는다. 오히려, 이들 지정들은, 2개 또는 그 초과의 엘리먼트들 및/또는 엘리먼트의 인스턴스들 사이를 구별하는 편리한 방법으로서 사용된다. 또한, 달리 나타내지 않으면, 엘리먼트들의 세트는 하나 이상의 엘리먼트들을 포함할 수 있다.
[0035] 본 명세서에서 언급되거나 예시되어 도시된 어떠한 것도, 임의의 컴포넌트, 액션, 특징, 장점, 이점, 또는 등가물이 청구항들에서 언급되는지 여부와 관계없이 그러한 컴포넌트, 액션, 특징, 장점, 이점, 또는 등가물을 대중에게 전용하도록 의도되지 않는다.
[0036] 위의 상세한 설명에서, 상이한 특징들이 예들에서 함께 그룹화된다는 것을 알 수 있다. 본 개시내용의 이러한 방식은, 청구된 예들이 각각의 청구항에서 명시적으로 언급된 것보다 더 많은 특징들을 갖는다는 의도로서 이해되지 않아야 한다. 오히려, 독창적인 콘텐츠가 개시된 개별적인 예의 모든 특징들보다 더 적게 존재할 수 있도록 상황이 이루어진다. 따라서, 다음의 청구항들은 본 개시내용에 의해 설명에 포함되는 것으로 간주되어야 하며, 여기서 각각의 청구항 그 자체는 별개의 예로서 나타날 수 있다. 각각의 청구항 그 자체가 별개의 예로서 나타날 수 있지만, 종속 청구항이 청구항들에서 하나 또는 복수의 청구항들과의 특정 조합을 지칭할 수 있더라도, 다른 예들이 또한, 상기 종속 청구항의 임의의 다른 종속 청구항의 청구대상과의 조합 또는 임의의 특징의 다른 종속 청구항 및 독립 청구항과의 조합을 망라하거나 또는 포함할 수 있음을 유의해야 한다. 특정한 조합이 의도되지 않는다는 것이 명시적으로 표현되지 않으면, 그러한 조합들이 본 명세서에서 제안된다. 더욱이, 상기 청구항이 독립 청구항에 직접 종속되지 않더라도, 청구항의 특징들이 임의의 다른 독립 청구항에 포함될 수 있다는 것이 또한 의도된다.
[0037] 더욱이, 설명 또는 청구항들에서 개시된 방법들이 이러한 방법의 각각의 액션들을 수행하기 위한 수단을 포함하는 디바이스에 의해 구현될 수 있음을 유의해야 한다.
[0038] 더욱이, 몇몇 예들에서, 개별적인 액션은 복수의 서브-액션들로 세분되거나 또는 복수의 서브-액션들을 포함할 수 있다. 그러한 서브-액션들은 개별적인 액션의 개시내용에 포함되고 개별적인 액션의 개시내용의 일부일 수 있다.
[0039] 전술한 개시내용이 본 개시내용의 예시적인 예들을 나타내지만, 다양한 변화들 및 변형들이 첨부된 청구항들에 의해 정의된 바와 같은 본 개시내용의 범위를 벗어나지 않으면서 본 명세서에서 행해질 수 있다는 것을 유의해야 한다. 본 명세서에 설명된 본 개시내용의 예들에 따른 방법 청구항들의 기능들 및/또는 액션들은 임의의 특정한 순서로 수행될 필요가 없다. 부가적으로, 잘-알려진 엘리먼트들은 상세히 설명되지 않을 것이거나, 또는 본 명세서에 개시된 양상들 및 예들의 관련있는 세부사항들을 불명료하게 하지 않기 위해 생략될 수 있다. 또한, 본 개시내용의 엘리먼트들이 단수로 설명 또는 청구될 수 있지만, 단수로의 제한이 명시적으로 나타나지 않으면, 복수가 고려된다.

Claims (30)

  1. 제1 클록 신호;
    기입 인에이블 신호 ― 상기 기입 인에이블 신호는 극성을 가짐 ―;
    상기 제1 클록 신호에 커플링된 낮은 스큐(skew) 회로 ― 상기 낮은 스큐 회로는 상기 제1 클록 신호와는 상이한 제2 클록 신호를 출력하도록 구성됨 ―;
    상기 제1 클록 신호에 커플링된 높은 스큐 회로 ― 상기 높은 스큐 회로는 상기 제2 클록 신호와는 상이한 제3 클록 신호를 출력하도록 구성됨 ―;
    상기 낮은 스큐 회로, 상기 높은 스큐 회로, 및 상기 기입 인에이블 신호에 커플링된 선택 회로 ― 상기 선택 회로는 상기 기입 인에이블 신호의 극성에 기반하여 상기 제2 클록 신호 또는 상기 제3 클록 신호 중 하나를 출력하도록 구성됨 ―; 및
    상기 선택 회로에 커플링된 메모리를 포함하는, 메모리 회로.
  2. 제1항에 있어서,
    상기 기입 인에이블 신호의 극성은 로지컬 하이(high) 또는 로지컬 로우(low) 중 하나인, 메모리 회로.
  3. 제1항에 있어서,
    상기 선택 회로는, 기입 동작 동안 상기 제3 클록 신호를 출력하고, 판독 동작 동안 상기 제2 클록 신호를 출력하는, 메모리 회로.
  4. 제1항에 있어서,
    상기 높은 스큐 회로는 적어도 하나의 지연 엘리먼트를 포함하는, 메모리 회로.
  5. 제1항에 있어서,
    상기 제1 클록 신호는 제로 클록 스큐를 갖고, 상기 제2 클록 신호는 제로보다 큰 제1 클록 스큐를 가지며, 상기 제3 클록 신호는 상기 제1 클록 스큐보다 큰 제2 클록 스큐를 갖는, 메모리 회로.
  6. 제1항에 있어서,
    상기 메모리는 캐시 메모리 또는 메모리 서브-시스템인, 메모리 회로.
  7. 제1항에 있어서,
    데이터는 상기 제3 클록 신호를 사용하여 상기 메모리에 기입되고, 상기 데이터는 상기 제2 클록 신호를 사용하여 상기 메모리로부터 판독되는, 메모리 회로.
  8. 제1항에 있어서,
    상기 메모리 회로는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정된 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 자동차 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되며, 상기 디바이스를 더 포함하는, 메모리 회로.
  9. 제1 클록 신호 및 기입 인에이블 신호에 커플링된 래치(latch) 회로 ― 상기 래치 회로는 상기 기입 인에이블 신호의 극성에 기반하여 래치 출력을 출력하도록 구성됨 ―;
    상기 래치 출력 및 상기 제1 클록 신호에 커플링된 제1 AND 게이트;
    상기 제1 클록 신호에 그리고 제3 인버터와 직렬인 제2 인버터와 직렬인 제1 인버터를 통해 상기 래치 출력에 커플링된 제2 AND 게이트; 및
    상기 제1 AND 게이트의 출력 및 상기 제2 AND 게이트의 출력에 커플링된 MUX 게이트를 포함하는, 클록 지연 회로.
  10. 제9항에 있어서,
    상기 제1 AND 게이트는, 상기 래치 출력이 로지컬 하이인 경우 제2 클록 신호를 상기 MUX 게이트에 출력하도록 구성되는, 클록 지연 회로.
  11. 제9항에 있어서,
    상기 제2 AND 게이트는, 상기 래치 출력이 로지컬 로우인 경우 제3 클록 신호를 상기 MUX 게이트에 출력하도록 구성되는, 클록 지연 회로.
  12. 제9항에 있어서,
    상기 제1 클록 신호는 제로 레이턴시를 갖고, 제2 클록 신호는 제로보다 큰 제1 레이턴시를 가지며, 제3 클록 신호는 상기 제1 레이턴시보다 큰 제2 레이턴시를 갖는, 클록 지연 회로.
  13. 제9항에 있어서,
    상기 MUX 게이트는, 기입 동작 동안 제3 클록 신호를 출력하고, 판독 동작 동안 제2 클록 신호를 출력하도록 구성되는, 클록 지연 회로.
  14. 제9항에 있어서,
    상기 MUX 게이트의 출력은 메모리에 커플링되는, 클록 지연 회로.
  15. 제14항에 있어서,
    상기 메모리는 캐시 메모리 또는 메모리 서브-시스템인, 클록 지연 회로.
  16. 제14항에 있어서,
    데이터는 제3 클록 신호를 사용하여 상기 메모리에 기입되고, 상기 데이터는 제2 클록 신호를 사용하여 상기 메모리로부터 판독되는, 클록 지연 회로.
  17. 제9항에 있어서,
    상기 클록 지연 회로는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정된 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 자동차 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되며, 상기 디바이스를 더 포함하는, 클록 지연 회로.
  18. 클록 인에이블 신호 및 기입 인에이블 신호에 커플링된 제1 AND 게이트;
    상기 기입 인에이블 신호에 커플링된 제1 인버터;
    상기 클록 인에이블 신호 및 상기 제1 인버터에 커플링된 제2 AND 게이트;
    제1 클록 신호, 및 상기 제2 AND 게이트의 출력에 커플링된 제1 클록 게이팅 셀;
    상기 제1 클록 신호, 및 상기 제1 AND 게이트의 출력에 커플링된 제2 클록 게이팅 셀;
    상기 제2 클록 게이팅 셀의 출력에 커플링된 제1 인버터;
    상기 제1 인버터의 출력에 커플링된 제2 인버터;
    상기 제2 인버터의 출력에 커플링된 제3 인버터; 및
    상기 제1 클록 게이팅 셀의 출력 및 상기 제3 인버터의 출력에 커플링된 OR 게이트를 포함하는, 클록 지연 및 게이팅 회로.
  19. 제18항에 있어서,
    상기 제1 클록 게이팅 셀은, 상기 제2 AND 게이트의 출력이 로지컬 하이인 경우 제2 클록 신호를 상기 OR 게이트에 출력하도록 구성되는, 클록 지연 및 게이팅 회로.
  20. 제18항에 있어서,
    상기 제3 인버터는, 상기 제1 AND 게이트의 출력이 로지컬 하이인 경우 제3 클록 신호를 상기 OR 게이트에 출력하도록 구성되는, 클록 지연 및 게이팅 회로.
  21. 제18항에 있어서,
    상기 제1 클록 신호는 제로 레이턴시를 갖고, 제2 클록 신호는 제로보다 큰 제1 레이턴시를 가지며, 제3 클록 신호는 상기 제1 레이턴시보다 큰 제2 레이턴시를 갖는, 클록 지연 및 게이팅 회로.
  22. 제18항에 있어서,
    상기 OR 게이트는, 기입 동작 동안 제3 클록 신호를 출력하고, 판독 동작 동안 제2 클록 신호를 출력하도록 구성되는, 클록 지연 및 게이팅 회로.
  23. 제18항에 있어서,
    상기 OR 게이트의 출력은 메모리에 커플링되는, 클록 지연 및 게이팅 회로.
  24. 제23항에 있어서,
    상기 메모리는 캐시 메모리 또는 메모리 서브-시스템인, 클록 지연 및 게이팅 회로.
  25. 제23항에 있어서,
    상기 메모리는, 제3 클록 신호를 사용하여 데이터를 상기 메모리에 기입하고, 제2 클록 신호를 사용하여 상기 메모리로부터 데이터를 판독하는, 클록 지연 및 게이팅 회로.
  26. 제18항에 있어서,
    상기 클록 지연 및 게이팅 회로는, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말, 고정된 위치 단말, 태블릿 컴퓨터, 컴퓨터, 웨어러블 디바이스, 랩톱 컴퓨터, 서버, 및 자동차 내의 자동차 디바이스로 이루어진 그룹으로부터 선택된 디바이스에 통합되며, 상기 디바이스를 더 포함하는, 클록 지연 및 게이팅 회로.
  27. 제1 클록 신호;
    기입 인에이블 신호 ― 상기 기입 인에이블 신호는 극성을 가짐 ―;
    상기 제1 클록 신호 및 상기 기입 인에이블 신호에 커플링된 클록 지연 회로 ― 상기 클록 지연 회로는 상기 기입 인에이블 신호의 극성에 기반하여 제2 클록 신호 또는 제3 클록 신호 중 하나를 출력하도록 구성됨 ―; 및
    상기 클록 지연 회로에 커플링된 메모리를 포함하는, 메모리 회로.
  28. 제27항에 있어서,
    상기 클록 지연 회로는, 기입 동작 동안 상기 제3 클록 신호를 출력하고, 판독 동작 동안 상기 제2 클록 신호를 출력하는, 메모리 회로.
  29. 제27항에 있어서,
    상기 클록 지연 회로는,
    상기 제1 클록 신호 및 상기 기입 인에이블 신호에 커플링된 래치 회로 ― 상기 래치 회로는 상기 기입 인에이블 신호의 극성에 기반하여 래치 출력을 출력하도록 구성됨 ―;
    상기 래치 출력 및 상기 제1 클록 신호에 커플링된 제1 AND 게이트;
    상기 제1 클록 신호에 그리고 제3 인버터와 직렬인 제2 인버터와 직렬인 제1 인버터를 통해 상기 래치 출력에 커플링된 제2 AND 게이트; 및
    상기 제1 AND 게이트의 출력 및 상기 제2 AND 게이트의 출력에 커플링된 OR 게이트를 포함하며,
    상기 OR 게이트는 상기 메모리에 커플링되는, 메모리 회로.
  30. 제27항에 있어서,
    상기 클록 지연 회로는,
    클록 인에이블 신호 및 상기 기입 인에이블 신호에 커플링된 제1 AND 게이트;
    상기 기입 인에이블 신호에 커플링된 제1 인버터;
    상기 클록 인에이블 신호 및 상기 제1 인버터에 커플링된 제2 AND 게이트;
    상기 제1 클록 신호, 및 상기 제2 AND 게이트의 출력에 커플링된 제1 클록 게이팅 셀;
    상기 제1 클록 신호, 및 상기 제1 AND 게이트의 출력에 커플링된 제2 클록 게이팅 셀;
    상기 제2 클록 게이팅 셀의 출력에 커플링된 제1 인버터;
    상기 제1 인버터의 출력에 커플링된 제2 인버터;
    상기 제2 인버터의 출력에 커플링된 제3 인버터; 및
    상기 제1 클록 게이팅 셀의 출력 및 상기 제3 인버터의 출력에 커플링된 OR 게이트를 포함하며,
    상기 OR 게이트는 상기 메모리에 커플링되는, 메모리 회로.
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