JP2019530125A - メモリのためのクロック成形装置および方法 - Google Patents

メモリのためのクロック成形装置および方法 Download PDF

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Abstract

いくつかの実施例によるメモリ回路は、書込みイネーブル信号の極性を使用して、メモリに所望のクロックレイテンシをもたらすメモリに対する動作(すなわち、読取りまたは書込み)を決定するクロック遅延回路を備えてもよい。クロック遅延回路は、低スキュー部分と高スキュー部分とを有してもよい。高スキュー部分と低スキュー部分のいずれを選択するかは、極性または論理値などの、書込みイネーブル線のステータスによって決まることがある。

Description

本開示は、概してメモリ回路に関し、より詳細には、限定はしないが、メモリの物理的位置およびタイミングクリティカル性に応じたメモリクロックの構成可能な遅延によるメモリ回路のためのクロック成形に関する。
デジタルデータの使用が普及するにつれて、ワイヤレス通信デバイスなど、デジタルデータを使用する電子デバイスがデジタルデータを記憶しかつデジタルデータにアクセスするために、より大型でより効果的なメモリシステムが必要になっている。さらに、システムオンチップ設計では、これらのメモリシステムの数が増大しており、それとともに、これらのメモリシステムを駆動するクロック周波数が高くなっている。クロック周波数を高くすることによって、メモリシステムがチップの消費電力/性能/面積(PPA)に対するボトルネックになりつつある。そのようなメモリシステムでは、メモリの入力に関するセットアップ時間を満たすうえでクロックレイテンシが有効である。しかし、クロックレイテンシは、メモリ出力経路上のタイミングに悪影響を及ぼす。メモリ入出力におけるタイミングを改善すると、消費電力を減らすか、システム性能を向上させるか、またはシステム面積を縮小することができる。言い換えれば、クロックレイテンシは、メモリの入力側ではPPAを向上させることができるが、出力側ではPPAを低下させる。したがって、メモリシステム用の所望のクロッキングシステムは、(1)メモリへの書込み時にはより高いクロックレイテンシが望ましく、(2)メモリからの読取り時にはより低いクロックレイテンシが望ましい、と定義できる。しかし、現在の回路設計ならびにプレイスアンドルート法は、読取り動作または書込み動作とは無関係に一定のクロックレイテンシをもたらすことしかできない。このことは、入力側または出力側のタイミングクリティカル性に依存したサブオプション的な設計の原因となる。言い換えれば、現在の設計では、クロックレイテンシに関する上記の状況のうちの一方が実現されるにすぎない。
したがって、本明細書によって提供される方法、システム、および装置を含む従来の手法の欠点を克服するシステム、装置、および方法が必要とされている。
以下は、本明細書で開示する装置および方法に関連する1つまたは複数の態様および/または例に関する簡略化された概要を提示する。したがって、以下の概要は、すべての企図される態様および/または例に関する広範囲にわたる概説と見なされるべきではなく、また、以下の概要は、すべての企図される態様および/もしくは例に関する主要もしくは重要な要素を識別するか、または任意の特定の態様および/もしくは例に関連付けられた範囲を定めると見なされるべきでもない。したがって、以下の概要は、以下に提示される詳細な説明に先立って、本明細書で開示する装置および方法に関する1つまたは複数の態様および/または例に関する特定の概念を簡略化された形で提示することが唯一の目的である。
一態様では、メモリ回路は、第1のクロック信号と、極性を有する書込みイネーブル信号と、第1のクロック信号に結合された低スキュー回路であって、第1のクロック信号とは異なる第2のクロック信号を出力するように構成された低スキュー回路と、第1のクロック信号に結合された高スキュー回路であって、第2のクロック信号とは異なる第3のクロック信号を出力するように構成された高スキュー回路と、低スキュー回路、高スキュー回路、および書込みイネーブル信号に結合された選択回路であって、書込みイネーブル信号の極性に基づいて第2のクロック信号または第3のクロック信号の一方を出力するように構成された選択回路と、選択回路に結合されたメモリとを備える。
別の態様において、クロック遅延回路は、第1のクロック信号および書込みイネーブル信号に結合されたラッチ回路であって、書込みイネーブル信号の極性に基づいてラッチ出力を出力するように構成されたラッチ回路と、ラッチ出力および第1のクロック信号に結合された第1のANDゲートと、第1のクロック信号に結合されるとともに、第3のインバータに直列接続された第2のインバータに直列接続された第1のインバータを介してラッチ出力に結合された第2のANDゲートと、第1のANDゲートの出力および第2のANDゲートの出力に結合されたORゲートとを備える。インバータの数は、調整可能な第3のクロック遅延に応じて構成可能である。各図において3つのインバータが示されているが、数はタイミング要件に応じてこれよりも多くてもまたは少なくてもよい。
さらに別の態様において、クロック遅延回路は、クロックイネーブル信号および書込みイネーブル信号に結合された第1のANDゲートと、書込みイネーブル信号に結合された第1のインバータと、クロックイネーブル信号および第1のインバータに結合された第2のANDゲートと、第1のクロック信号および第2のANDゲートの出力に結合された第1のクロックゲーティングセルと、第1のクロック信号および第1のANDゲートの出力に結合された第2のクロックゲーティングセルと、第2のクロックゲーティングセルの出力に結合された第1のインバータと、第1のインバータの出力に結合された第2のインバータと、第2のインバータの出力に結合された第3のインバータと、第1のクロックゲーティングセルの出力および第3のインバータの出力に結合されたORゲートとを備える。
さらに別の態様において、メモリ回路は、第1のクロック信号と、極性を有する書込みイネーブル信号と、第1のクロック信号および書込みイネーブル信号に結合され、書込みイネーブル信号の極性に基づいて第2のクロック信号または第3のクロック信号の一方を出力するように構成されたクロック遅延回路と、クロック遅延回路に結合されたメモリとを備える。
本明細書で開示する装置および方法に関連する他の特徴および利点は、添付の図面および詳細な説明に基づいて、当業者には明らかになるであろう。
本開示を限定するためではなく単に例示するために提示される添付図面とともに検討すると、以下の詳細な説明を参照することによって、本開示の態様およびその付随する利点の多くがより良く理解されるようになるので、それらに関するより完全な理解が容易に得られるであろう。
本開示のいくつかの例による例示的なメモリ回路を示す図である。 本開示のいくつかの例によるメモリ回路およびクロック遅延回路を示す図である。 本開示のいくつかの例によるクロックスキューのタイミング図である。 本開示のいくつかの例によるクロック遅延回路を示す図である。 本開示のいくつかの例による別のクロック遅延回路を示す図である。 本開示のいくつかの例によるさらに別のクロック遅延回路を示す図である。 本開示のいくつかの例による、上記のメモリ回路およびクロック遅延回路と一体化されてもよい様々な電子デバイスを示す図である。
慣例に従って、図面に示される特徴は、一定の縮尺で描かれていないことがある。したがって、図示された特徴の寸法は、明快にするために、任意に拡大または縮小されていることがある。慣例に従って、図面のうちのいくつかは、明快にするために簡略化されている。したがって、図面は、特定の装置または方法のすべての構成要素を示すとは限らない。さらに、同様の参照番号は、本明細書および図を通して同様の特徴を示す。
本明細書で開示する例示的な方法、装置およびシステムは、産業界のニーズ、ならびにこれまでに同定されていない他のニーズに対処し、従来の方法、装置、およびシステムの欠点を軽減する。たとえば、本開示のいくつかの例によるクロック遅延回路は、書込みサイクルの間により大きいクロックレイテンシ(すなわち、遅延)をもたらし、読取りサイクルの間により小さいクロックレイテンシをもたらす場合がある。このことを使用して、出力側の消費電力、性能、および面積に悪影響を及ぼさずに入力側の消費電力、性能、および面積を改善することができる。クロック遅延回路は、書込みイネーブル信号の極性を使用して、メモリに所望のクロックレイテンシをもたらすメモリに対する動作(すなわち、読取りまたは書込み)を決定してもよい。クロック遅延回路は、低スキュー部分と高スキュー部分とを有してもよい。高スキュー部分と低スキュー部分のいずれを選択するかは、書込みイネーブル線のステータス(たとえば、書込みイネーブル信号の極性)によって決まることがある。これによって、たとえば、マルチGHz設計では書込み動作周波数が10%向上することがある。さらに、本明細書で説明する例では、メモリクロックによって限定される製品の最大周波数を増大させ、最も遠いメモリのためのデータセットアップ時間を最も近いメモリに対して釣り合わせ、データ経路バッファサイズを小さくすることによって消費電力因子および面積因子を改善することがある。
図1は、本開示のいくつかの例による例示的なメモリ回路を示す。図1に示すように、メモリ回路100は、第1のクロック遅延回路120(すなわち、D1)、第2のクロック遅延回路130(すなわち、D2)、および第3のクロック遅延回路140(すなわち、D3)に結合されたシステムクロック110(すなわち、CLK)を含んでもよい。第1のクロック遅延回路120は、第1の組合せ論理回路160(C1)に結合された第1の順序論理回路150(たとえば、フリップフロップ回路S1)に結合されてもよく、第1の組合せ論理回路160(C1)は、メモリ170(たとえば、キャッシュメモリまたはメインメモリアレイ)に結合される。第2のクロック遅延回路130は、メモリ170に結合されてもよい。第3のクロック遅延回路140は、メモリ170に結合された第2の組合せ論理回路190(すなわち、C2)とともに第2の順序論理回路180(すなわち、S2)に結合されてもよい。第2の順序論理回路180は、さらなる論理回路(不図示)を経由して第1の順序論理回路150に結合されてもよい。
メモリ回路100は、メモリ170と第2の順序論理回路と第1の順序論理回路150との間の閉ループと見なされてもよく、この場合、システムクロック110は、メモリ170と第2の順序論理回路と第1の順序論理回路150との間の同期動作を制御する。所与のクロック周波数においてメモリ回路100の機能を正しく実現するには、静的タイミング分析の間にタイミング要件の2つのセットをチェックする必要がある。これらには、(a)メモリ170の入力側のセットアップ/保持時間および(b)メモリ170の後の第2の順序論理回路180上のセットアップ/保持時間が含まれる。最大クロック周波数はセットアップチェックによって決まる。
(a)メモリ170入力: TD1+TS1 (CLK->Q) +TC1+メモリセットアップ時間-TD2は、周期クロック110以下でなければならず、
(b)メモリ170出力: T(CLK ->Memory Out)+TC2 +S2セットアップ時間-TD3+TD2は、クロック110の周期以下でなければならない。入力データに関するセットアップ時間を満たすためのより大きいクロックスキューは、書込み動作時のメモリ170へのクロック信号入力に対するスキューを大きくすることによって実現されてもよい。第2の順序論理回路180に関するセットアップ時間を満たすためのより小さいクロックスキューは、読取り動作時のメモリ170へのクロック信号入力に対するスキューを小さくすることによって実現されてもよい。
図2は、本開示のいくつかの例によるメモリ回路およびクロック遅延回路を示す。図2に示すように、メモリ回路200は、クロック遅延回路210(たとえば、第2のクロック遅延回路130)とメモリ220(たとえば、メモリ170)とを含んでもよい。クロック遅延回路210は、システムクロック信号230(たとえば、システムクロック線)および書込みイネーブル信号240(たとえば、書込みイネーブル線)に結合されてもよい。クロック遅延回路210は、システムクロック信号230と論理素子270(たとえば、MUXゲート)との間に結合された低スキュー回路250と高スキュー回路260とを含んでもよい。論理素子270は、書込みイネーブル信号240に結合され、論理素子270が低スキュー回路250と高スキュー回路260とのいずれかを選択し、書込みイネーブル信号240の極性に基づいてメモリクロック信号280を出力するのを可能にするように構成されてもよい。たとえば、書込みイネーブル信号240が正極性を有するかまたは論理1に対応する電圧レベルを有する場合、メモリ回路200は書込みモードである。逆に、書込みイネーブル信号240が負極性を有するかまたは論理0に対応する電圧レベルを有する場合、メモリ回路200は読取りモードである。低スキュー回路250は、読取り動作時に低スキューメモリクロック信号280R(図3参照)を供給するように構成されてもよく、高スキュー回路260は、書込み動作時に高スキューメモリクロック信号280W(図3参照)を供給するように構成されてもよい。メモリ220は、データ入力290とデータ出力295とを含んでもよい。低スキューメモリクロック信号280Rは、読取り動作時に、メモリ220からデータ出力295上へのデータの読出しを開始するために使用されてもよく、高スキューメモリクロック信号280Wは、書込み動作時に、データ入力290からメモリ220へのデータの書込みを開始するために使用されてもよい。クロック遅延回路210は、ゲーティングおよび遅延回路であり、所望の動作に基づいてクロックを遅延させるか、またはいかなる動作も行われないときにクロックをゲーティングすることができる。
図3は、本開示のいくつかの例によるクロックスキューのタイミング図を示す。図3に示すように、タイミング図300は、システムクロック信号230、読取りスキュー310を有する低スキューメモリクロック信号280R、書込みスキュー320を有する高スキューメモリクロック信号280W、読取り動作(すなわち、読取りスキュー310)および書込み動作(すなわち、書込みスキュー320)のためのデータ出力295およびデータ入力290を示す。図からわかるように、読取りスキュー310は、メモリクロック信号280が書込み動作時により大きい遅延を有し読取り動作時により小さい遅延を有するのを可能にする書込みスキュー320よりも小さい(または低い)。
図4は、本開示のいくつかの例によるクロック遅延回路を示す図である。図4に示すように、クロック遅延回路400(たとえば、第2のクロック遅延回路130)は、システムクロック信号230に結合されたクロック入力412(すなわち、clk)と、書込みイネーブル信号240に結合されたラッチ入力414(すなわち、'd')と、ラッチ出力416(すなわち、'nq')とを有するラッチ回路410(たとえば、NDラッチ)を含んでもよい。クロック遅延回路400はまた、システムクロック信号230およびラッチ出力416に結合され、書込みイネーブル信号が負極性または論理0であるときに低スキューメモリクロック信号280Rを出力するように構成された第1のAND論理ゲート420を含んでもよい。クロック遅延回路400はまた、第2のインバータ450および第3のインバータ460と直列接続された第1のインバータ440の後段においてシステムクロック信号230およびラッチ出力416に結合され、書込みイネーブル信号が正極性であるかまたは論理1であるときに高スキューメモリクロック信号280Wを出力するように構成された第2のAND論理ゲート430を含んでもよい。クロック遅延回路400はまた、低スキューメモリクロック信号280Rおよび高スキューメモリクロック信号280Wに結合され、書込みイネーブル信号240の極性または論理値に基づいてメモリクロック信号280をメモリ(不図示)に出力して、書込みイネーブル信号が正極性または論理1であるとき(たとえば、書込み動作時)にはメモリクロック信号280を高スキューメモリクロック信号280Wと等しくするのを可能にし、書込みイネーブル信号が負極性または論理0であるとき(たとえば、読取り動作時)にはメモリクロック信号280を低スキューメモリクロック信号280Rと等しくするのを可能にするOR論理ゲート470を含んでもよい。3つのインバータが示されているが、タイミング要件に応じてこれよりも多くのインバータまたはこれよりも少ないインバータが使用されてもよいことを理解されたい。インバータの数は、調整可能な第3のクロック遅延に応じて構成可能である。さらに、クロック遅延回路400は、読取り動作または書込み動作に応じたメモリのための構成可能なクロック成形を用いるクロックゲーティングセルとして実装することができる。
図5は、本開示のいくつかの例による別のクロック遅延回路を示す。図5に示すように、クロック遅延回路500(たとえば、第2のクロック遅延回路130)は、第1のAND論理ゲート520および第2のAND論理ゲート530に入力として結合されたクロックイネーブル信号505と、入力として、第1のインバータ510を経由して第1のAND論理ゲート520に結合されるとともに第2のAND論理ゲート530に直接結合された書込みイネーブル信号240とを含んでもよい。クロック遅延回路500は、第1のクロックゲーティングセル540および第2のクロックゲーティングセル550に入力として結合されたシステムクロック信号230を含んでもよい。第1のクロックゲーティングセル540は、第1のAND論理ゲート520に結合されたクロックイネーブル入力542(たとえば、CLK_EN)を含み、低スキューメモリクロック信号280Rを生成するように構成されてもよい。第1のクロックゲーティングセル540は、低スキューメモリクロック信号280Rに第1の遅延または第1のレイテンシをもたらすように構成されてもよい。第2のクロックゲーティングセル550は、第2のAND論理ゲート530に結合されたクロックイネーブル入力552(たとえば、CLK_EN)を含み、高スキューメモリクロック信号280Wを生成するように構成されてもよい。第2のクロックゲーティングセル550は、高スキューメモリクロック信号280Wに第2の遅延または第2のレイテンシをもたらすように構成されてもよい。クロック遅延回路500は、低スキューメモリクロック信号280Rを直接入力し、第1のインバータ560、第2のインバータ570、および第3のインバータ580の後に高スキューメモリクロック信号280Wを入力するように構成され、書込みイネーブル信号240の極性または論理値に基づいてメモリクロック信号280をメモリ(不図示)に出力して、書込みイネーブル信号が正極性または論理1であるとき(たとえば、書込み動作時)にはメモリクロック信号280を高スキューメモリクロック信号280Wと等しくするのを可能にし、書込みイネーブル信号が負極性または論理0であるとき(たとえば、読取り動作時)にはメモリクロック信号280を低スキューメモリクロック信号280Rと等しくするのを可能にするように構成される、OR論理ゲート470を含んでもよい。クロックイネーブル信号505は、システムクロック信号230のメモリ動作への適用を制御するかまたはクロック遅延回路500を無効にするために使用されてもよい。書込みイネーブル信号240は、2つのクロックゲーティングセル540および550のためのイネーブル信号として使用されてもよい。各クロックゲーティングセル540および550は、メモリの読取り/書込み動作の各々について別々のクロックを生成してもよい。生成されるクロックは所望のタイミング要件に応じてスキューされてもよい。
図6は、本開示のいくつかの例によるさらに別のクロック遅延回路を示す。図6に示すように、クロック遅延回路600(たとえば、第2のクロック遅延回路130)は、システムクロック信号230に結合されたクロック入力612(すなわち、clk)と、書込みイネーブル信号240に結合されたラッチ入力614(すなわち、'd')と、第1のラッチ出力616(すなわち、'q')とを有する第1のラッチ回路610(たとえば、NDラッチ)を含んでもよい。クロック遅延回路600はまた、システムクロック信号230に結合されたクロック入力612(すなわち、clk)と、第1のインバータ621に結合され、次に書込みイネーブル信号240に結合されたラッチ入力615(すなわち、'd')と、第2のラッチ出力617(すなわち、'q')とを有する第2のラッチ回路620(たとえば、NDラッチ)を含んでもよい。クロック遅延回路600はまた、インバータまたはバッファ622およびインバータまたはバッファ623を経由してシステムクロック信号230に結合されるとともに第1のラッチ出力616に結合され、書込みイネーブル信号が正極性または論理1であるときに高スキューメモリクロック信号280Wを出力するように構成された第1のNAND論理ゲート630を含んでもよい。クロック遅延回路600はまた、システムクロック信号230および第2のラッチ出力417に結合され、書込みイネーブル信号が負極性または論理0であるときに低スキューメモリクロック信号280Rを出力するように構成された第2のNAND論理ゲート640を含んでもよい。クロック遅延回路600はまた、低スキューメモリクロック信号280Rおよび高スキューメモリクロック信号280Wに結合され、書込みイネーブル信号240の極性または論理値に基づいてメモリクロック信号280をメモリ(不図示)に出力して、書込みイネーブル信号が正極性または論理1であるとき(たとえば、書込み動作時)にはメモリクロック信号280を高スキューメモリクロック信号280Wと等しくするのを可能にし、書込みイネーブル信号が負極性または論理0であるとき(たとえば、読取り動作時)にはメモリクロック信号280を低スキューメモリクロック信号280Rと等しくするのを可能にする第3のNAND論理ゲート650を含んでもよい。
図7は、本開示のいくつかの例による、集積デバイス、半導体デバイス、集積回路、またはダイなど、上記のメモリ回路(たとえば、メモリ回路100もしくは200)またはクロック遅延回路(たとえば、クロック遅延回路400、500、もしくは600)のいずれかと一体化されてもよい様々な電子デバイスを示す。たとえば、モバイル電話デバイス702、ラップトップコンピュータデバイス705、および固定位置端末デバイス706が、本明細書で説明する集積デバイス700を含んでもよい。集積デバイス700は、たとえば、本明細書で説明する集積回路、ダイ、または集積デバイスのいずれかであってよい。図7に示されるデバイス702、705、706は例示的なものにすぎない。また、他の電子デバイスは、限定はしないが、モバイルデバイス、ハンドヘルドパーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、全地球測位システム(GPS)対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、メータ読取り機器などの固定位置データユニット、通信デバイス、スマートフォン、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、サーバ、ルータ、自動車車両(たとえば、自律走行車両)内に実装された電子デバイス、またはデータもしくはコンピュータ命令を記憶し、もしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含むデバイス(たとえば、電子デバイス)のグループを含む集積デバイス700を特徴とする場合がある。
図1〜図7に示される構成要素、プロセス、特徴、および/または機能のうちの1つまたは複数は、単一の構成要素、プロセス、特徴、または機能として再配置され、かつ/または組み合わされてもよく、あるいはいくつかの構成要素、プロセス、または機能として実施されてもよい。本開示から逸脱することなく、追加の要素、構成要素、プロセス、および/または機能がさらに追加されてもよい。本開示内の図1〜図7およびそれに対応する説明は、ダイおよび/またはICに限定されないことにも留意されたい。いくつかの実装形態では、図1〜図7およびそれに対応する説明は、集積デバイスを製造、作製、提供、および/または生産するために使用されてもよい。いくつかの実装形態では、デバイスは、ダイ、集積デバイス、ダイパッケージ、集積回路(IC)、デバイスパッケージ、集積回路(IC)パッケージ、ウエハ、半導体デバイス、パッケージオンパッケージ(PoP)デバイス、および/またはインターポーザを含んでもよい。
本明細書では、特定の特徴について説明するために特定の用語が使用される。「モバイルデバイス」という用語は、限定はしないが、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、装着可能デバイス、ラップトップコンピュータ、サーバ、自動車内の自動車デバイス、および/または一般に、人物によって携帯され、かつ/もしくは通信機能を有する(たとえば、ワイヤレス、セルラー、赤外線、短距離無線など)他のタイプのポータブル電子デバイスを表すことができる。さらに、「ユーザ機器」(UE)、「モバイル端末」、「モバイルデバイス」、および「ワイヤレスデバイス」という用語は、交換可能である場合がある。
電子デバイス間のワイヤレス通信は、符号分割多元接続(CDMA)、W-CDMA、時分割多元接続(TDMA)、周波数分割多元接続(FDMA)、直交周波数分割多重(OFDM)、グローバルシステムフォーモバイルコミュニケーションズ(GSM(登録商標))、3GPPロングタームエボリューション(LTE)、または、ワイヤレス通信ネットワークもしくはデータ通信ネットワーク内で使用できる他のプロトコルなど、異なる技術に基づくことができる。
「例示的」という語は、本明細書では「例、事例、または例示として機能すること」を意味するために使用される。「例示的」として本明細書で説明するいずれの詳細事項も、他の例よりも有利であると解釈されるべきでない。同様に、「例」という用語は、すべての例が説明する特徴、利点または動作モードを含むことを意味しない。さらに、特定の特徴および/または構造は、1つまたは複数の他の特徴および/または構造と組み合わされ得る。その上、本明細書において説明される装置の少なくとも一部分は、本明細書において説明される方法の少なくとも一部分を実行するように構成され得る。
本明細書で使用する用語は、特定の例を説明することを目的とし、本開示の例を限定することは意図されない。本明細書で使用する単数形「a」、「an」および「the」は、文脈が別段に明確に示さない限り、複数形も含むものとする。さらに、「備える(comprises)」、「備えている(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、本明細書で使用されるとき、述べられた特徴、整数、アクション、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、アクション、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことが理解されよう。
「接続される」、「結合される」という用語、またはそれらのいかなる変形形態も、要素間の直接的または間接的な任意の接続または結合を意味し、仲介要素を介して互いに「接続」または「結合」される2つの要素間の仲介要素の存在を含むことができることに留意されたい。
本明細書における「第1の」、「第2の」などの呼称を使用する要素へのあらゆる参照は、これらの要素の数量および/または順序を限定するものではない。むしろ、これらの呼称は、2つ以上の要素、および/または要素の実例を区別する都合のよい方法として使用されている。また、別段に記載されていない限り、要素のセットは、1つまたは複数の要素を備えることができる。
本出願に記述されるか、または図示されるか、または示されるもののいずれも、任意の構成要素、アクション、特徴、利益、利点、または均等物が特許請求の範囲に記載されているかどうかにかかわらず、それらの構成要素、アクション、特徴、利益、利点、または均等物を公衆に献呈することを意図していない。
上記の発明を実施するための形態では、各例において様々な特徴が互いにグループ化されることがわかる。この開示様式は、特許請求された例が、それぞれの請求項に明示的に述べられたものよりも多い特徴を有するものとして理解されるべきでない。むしろ、実際には、発明性がある内容は、開示された個々の例のすべての特徴よりも少ない場合がある。したがって、以下の特許請求の範囲は、これによって本説明に組み込まれたものと見なされるべきであり、各請求項は単独で別個の例として存在することができる。各請求項は単独で別個の例として存在することができるが、従属請求項は、特許請求の範囲内で1つまたは複数の請求項との具体的な組合せを参照することができる一方で、他の例は、前記従属請求項と任意の他の従属請求項の主題との組合せ、または任意の特徴と他の従属請求項および独立請求項との組合せを包含するか、または含むことも可能であることに留意されたい。そのような組合せは、具体的な組合せが意図されていないことが明示的に表されない限り、本明細書で提案される。さらに、請求項の特徴は、前記請求項が独立請求項に直接従属していなくとも、任意の他の独立請求項に含まれることが可能であることも意図される。
本説明または特許請求の範囲で開示した方法は、本方法のそれぞれのアクションを実行するための手段を含むデバイスによって実行することが可能であることにさらに留意されたい。
さらに、いくつかの例では、個々のアクションは、複数のサブアクションに再分割されるか、または複数のサブアクションを含むことができる。そのようなサブアクションは、個々のアクションの開示に含まれ、個々のアクションの開示の一部分となることが可能である。
上記の開示は本開示の例を示すが、添付の特許請求の範囲によって定義される本開示の範囲から逸脱することなく、本明細書で様々な変形および変更を施すことが可能であることに留意されたい。本明細書に記載の本開示の例による方法クレームの機能、および/またはアクションは、任意の特定の順序で実行される必要はない。加えて、本明細書で開示した態様および例の関連する詳細を不明瞭にしないように、よく知られている要素は詳細には説明されず、または省略される場合がある。さらに、本開示の要素は、単数形において説明または特許請求がなされる場合があるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
100 メモリ回路
110 システムクロック
120 第1のクロック遅延回路
130 第2のクロック遅延回路
140 第3のクロック遅延回路
150 第1の順序論理回路
160 第1の組合せ論理回路
170 メモリ
180 第2の順序論理回路
190 第2の組合せ論理回路
200 メモリ回路
210 クロック遅延回路
220 メモリ
230 システムクロック信号
240 書込みイネーブル信号
250 低スキュー回路
260 高スキュー回路
270 論理素子
280 メモリクロック信号
280R 低スキューメモリクロック信号
280W 高スキューメモリクロック信号
290 データ入力
295 データ出力
300 タイミング図
310 読取りスキュー
320 書込みスキュー
400 クロック遅延回路
410 ラッチ回路
412 クロック入力
414 ラッチ入力
416 ラッチ出力
420 AND論理ゲート
430 第2のAND論理ゲート
440 第1のインバータ
450 第2のインバータ
460 第3のインバータ
470 OR論理ゲート
500 クロック遅延回路
505 クロックイネーブル信号
510 第1のインバータ
520 第1のAND論理ゲート
530 第2のAND論理ゲート
540 第1のクロックゲーティングセル
542 クロックイネーブル入力
550 第2のクロックゲーティングセル
552 クロックイネーブル入力
560 第1のインバータ
570 第2のインバータ
580 第3のインバータ
600 クロック遅延回路
610 第1のラッチ回路
612 クロック入力
614 ラッチ入力
615 ラッチ入力
616 第1のラッチ入力
617 第2のラッチ入力
621 第1のインバータ
630 第1のNAND論理ゲート
640 第2のNAND論理ゲート
650 第3のNAND論理ゲート
702 モバイル電話デバイス
705 ラップトップコンピュータデバイス
706 固定位置端末デバイス

Claims (30)

  1. 第1のクロック信号と、
    極性を有する、書込みイネーブル信号と、
    前記第1のクロック信号に結合された、低スキュー回路であって、前記第1のクロック信号とは異なる第2のクロック信号を出力するように構成された、低スキュー回路と、
    前記第1のクロック信号に結合された、高スキュー回路であって、前記第2のクロック信号とは異なる第3のクロック信号を出力するように構成された、高スキュー回路と、
    前記低スキュー回路、前記高スキュー回路、および前記書込みイネーブル信号に結合された、選択回路であって、前記書込みイネーブル信号の前記極性に基づいて前記第2のクロック信号または前記第3のクロック信号の一方を出力するように構成された、選択回路と、
    前記選択回路に結合された、メモリと
    を備える、メモリ回路。
  2. 前記書込みイネーブル信号の前記極性は、ロジックハイまたはロジックローの一方である、請求項1に記載のメモリ回路。
  3. 前記選択回路は、書込み動作時に前記第3のクロック信号を出力し、読取り動作時に前記第2のクロック信号を出力する、請求項1に記載のメモリ回路。
  4. 前記高スキュー回路は、少なくとも1つの遅延素子を含む、請求項1に記載のメモリ回路。
  5. 前記第1のクロック信号は、ゼロクロックスキューを有し、前記第2のクロック信号は、ゼロよりも大きい第1のクロックスキューを有し、前記第3のクロック信号は、前記第1のクロックスキューよりも大きい第2のクロックスキューを有する、請求項1に記載のメモリ回路。
  6. メモリは、キャッシュメモリまたはメモリサブシステムである、請求項1に記載のメモリ回路。
  7. 前記第3のクロック信号を使用して前記メモリにデータが書き込まれ、前記第2のクロック信号を使用して前記メモリから前記データが読み取られる、請求項1に記載のメモリ回路。
  8. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車車両内の自動車デバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む、請求項1に記載のメモリ回路。
  9. 第1のクロック信号および書込みイネーブル信号に結合された、ラッチ回路であって、前記書込みイネーブル信号の極性に基づいてラッチ出力を出力するように構成された、ラッチ回路と、
    前記ラッチ出力および前記第1のクロック信号に結合された、第1のANDゲートと、
    前記第1のクロック信号に結合されるとともに、第3のインバータに直列接続された第2のインバータに直列接続された第1のインバータを経由して前記ラッチ出力に結合された、第2のANDゲートと、
    前記第1のANDゲートの出力および前記第2のANDゲートの出力に結合された、MUXゲートと
    を備える、クロック遅延回路。
  10. 前記第1のANDゲートは、前記ラッチ出力がロジックハイであるときに前記MUXゲートに第2のクロック信号を出力するように構成される、請求項9に記載のクロック遅延回路。
  11. 前記第2のANDゲートは、前記ラッチ出力がロジックローであるときに前記MUXゲートに第3のクロック信号を出力するように構成される、請求項9に記載のクロック遅延回路。
  12. 前記第1のクロック信号は、ゼロレイテンシを有し、前記第2のクロック信号は、ゼロよりも大きい第1のレイテンシを有し、前記第3のクロック信号は、前記第1のレイテンシよりも大きい第2のレイテンシを有する、請求項9に記載のクロック遅延回路。
  13. 前記MUXゲートは、書込み動作時に前記第3のクロック信号を出力し、読取り動作時に前記第2のクロック信号を出力するように構成される、請求項9に記載のクロック遅延回路。
  14. 前記MUXゲートの出力はメモリに結合される、請求項9に記載のクロック遅延回路。
  15. メモリは、キャッシュメモリまたはメモリサブシステムである、請求項14に記載のクロック遅延回路。
  16. 前記第3のクロック信号を使用して前記メモリにデータが書き込まれ、前記第2のクロック信号を使用して前記メモリから前記データが読み取られる、請求項14に記載のクロック遅延回路。
  17. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車車両内の自動車デバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む、請求項9に記載のクロック遅延回路。
  18. クロックイネーブル信号および書込みイネーブル信号に結合された、第1のANDゲートと、
    前記書込みイネーブル信号に結合された、第1のインバータと、
    前記クロックイネーブル信号および前記第1のインバータに結合された、第2のANDゲートと、
    第1のクロック信号および前記第2のANDゲートの出力に結合された、第1のクロックゲーティングセルと、
    前記第1のクロック信号および前記第1のANDゲートの出力に結合された、第2のクロックゲーティングセルと、
    前記第2のクロックゲーティングセルの出力に結合された、第1のインバータと、
    前記第1のインバータの出力に結合された、第2のインバータと、
    前記第2のインバータの出力に結合された、第3のインバータと、
    前記第1のクロックゲーティングセルの出力および前記第3のインバータの出力に結合された、ORゲートと
    を備える、クロック遅延およびゲーティング回路。
  19. 前記第1のクロックゲーティングセルは、前記第2のANDゲートの前記出力がロジックハイであるときに前記ORゲートに第2のクロック信号を出力するように構成される、請求項18に記載のクロック遅延およびゲーティング回路。
  20. 前記第3のインバータは、前記第1のANDゲートの前記出力がロジックハイであるときに前記ORゲートに第3のクロック信号を出力するように構成される、請求項18に記載のクロック遅延およびゲーティング回路。
  21. 前記第1のクロック信号は、ゼロレイテンシを有し、前記第2のクロック信号は、ゼロよりも大きい第1のレイテンシを有し、前記第3のクロック信号は、前記第1のレイテンシよりも大きい第2のレイテンシを有する、請求項18に記載のクロック遅延およびゲーティング回路。
  22. 前記ORゲートは、書込み動作時に前記第3のクロック信号を出力し、読取り動作時に前記第2のクロック信号を出力するように構成される、請求項18に記載のクロック遅延およびゲーティング回路。
  23. 前記ORゲートの出力はメモリに結合される、請求項18に記載のクロック遅延およびゲーティング回路。
  24. メモリは、キャッシュメモリまたはメモリサブシステムである、請求項23に記載のクロック遅延およびゲーティング回路。
  25. 前記メモリは、前記第3のクロック信号を使用して前記メモリにデータを書き込み、前記第2のクロック信号を使用して前記メモリからデータを読み取る、請求項23に記載のクロック遅延およびゲーティング回路。
  26. 音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーションデバイス、通信デバイス、モバイルデバイス、モバイル電話、スマートフォン、携帯情報端末、固定位置端末、タブレットコンピュータ、コンピュータ、ウェアラブルデバイス、ラップトップコンピュータ、サーバ、および自動車車両内の自動車デバイスからなるグループから選択されたデバイス内に組み込まれ、前記デバイスをさらに含む、請求項18に記載のクロック遅延およびゲーティング回路。
  27. 第1のクロック信号と、
    極性を有する書込み、イネーブル信号と、
    前記第1のクロック信号および前記書込みイネーブル信号に結合された、クロック遅延回路であって、前記書込みイネーブル信号の前記極性に基づいて第2のクロック信号または第3のクロック信号の一方を出力するように構成された、クロック遅延回路と、
    前記クロック遅延回路に結合された、メモリと
    を備える、メモリ回路。
  28. 前記クロック遅延回路は、書込み動作時に前記第3のクロック信号を出力し、読取り動作時に前記第2のクロック信号を出力する、請求項27に記載のメモリ回路。
  29. 前記クロック遅延回路は、
    前記第1のクロック信号および前記書込みイネーブル信号に結合された、ラッチ回路であって、前記書込みイネーブル信号の前記極性に基づいてラッチ出力を出力するように構成された、ラッチ回路と、
    前記ラッチ出力および前記第1のクロック信号に結合された、第1のANDゲートと、
    前記第1のクロック信号に結合されるとともに、第3のインバータに直列接続された第2のインバータに直列接続された第1のインバータを経由して前記ラッチ出力に結合された、第2のANDゲートと、
    前記第1のANDゲートの出力および前記第2のANDゲートの出力に結合された、ORゲートであって、前記メモリに結合された、ORゲートと
    を備える、請求項27に記載のメモリ回路。
  30. 前記クロック遅延回路は、
    クロックイネーブル信号および前記書込みイネーブル信号に結合された、第1のANDゲートと、
    前記書込みイネーブル信号に結合された、第1のインバータと、
    前記クロックイネーブル信号および前記第1のインバータに結合された、第2のANDゲートと、
    前記第1のクロック信号および前記第2のANDゲートの出力に結合された、第1のクロックゲーティングセルと、
    前記第1のクロック信号および前記第1のANDゲートの出力に結合された、第2のクロックゲーティングセルと、
    前記第2のクロックゲーティングセルの出力に結合された、第1のインバータと、
    前記第1のインバータの出力に結合された、第2のインバータと、
    前記第2のインバータの出力に結合された、第3のインバータと、
    前記第1のクロックゲーティングセルの出力および前記第3のインバータの出力に結合された、ORゲートであって、前記メモリに結合された、ORゲートと
    を備える、請求項27に記載のメモリ回路。
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