CN109690677A - 用于存储器的时钟整形的设备和方法 - Google Patents

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Abstract

根据一些实例的存储器电路可包含使用写入启用信号的极性来确定存储器上的向存储器提供期望时钟时延的操作(即，写入或读取)的时钟延迟电路。所述时钟延迟电路可具有低偏移部分和高偏移部分。对所述高偏移部分或低偏移部分的选择可取决于写入启用线的状态，例如极性或逻辑值。

Description

用于存储器的时钟整形的设备和方法
技术领域
本公开大体上涉及存储器电路，且更确切地但非排他地说，涉及根据存储器的物理位置和定时临界性而运用存储器时钟的可配置延迟来对存储器电路进行时钟整形。
背景技术
随着数字数据的用途变得广泛，使用数字数据的电子装置，例如无线通信装置，需要更大且刚有效的存储器系统以存储并存取数字数据。另外，连同驱动这些存储器系统的时脉频率的增大，这些存储器系统的数目在片上系统设计中增大。通过增大时脉频率，存储器系统正变成芯片的功率、性能和面积(Power,Performance,and Area，PPA)的瓶颈。对于此类存储器系统，时钟时延是有益的以满足存储器的输入上的设置时间。但是，时钟时延对存储器输出路径上的定时具有负影响。存储器输入和输出处的改良的定时可转换成降低的功率、提高的系统性能或减小的系统面积。换句话说，当其降低PPA上的输出侧时，时钟时延可提高存储器的输入侧上的PPA。因此，存储器系统的期望定时系统可定义为：(1)当写入到存储器时，更高时钟时延是合乎期望的和(2)当从存储器读取数据时，更低时钟时延是合乎期望的。但是，当前电路设计以及布局和路由方法可仅独立于读取或写入操作而提供恒定时钟时延。取决于输入或输出侧上的定时临界性，此产生次优的设计。换句话说，当前设计仅实现时钟时延的以上情形中的一个。
相应地，需要克服常规的方法的不足的系统、设备和方法，包含在此提供的方法、系统和设备。
发明内容
以下呈现关于与本文中所公开的设备和方法相关联的一或多个方面和/或实例的简化概述。因而，不应将以下概述视为涉及所有预期方面和/或实例的详尽概览，也不应认为以下概述识别涉及所有预期方面和/或实例的关键或至关重要的要素，或描绘与任何特定方面和/或实例相关联的范围。因此，以下概述的唯一目的是以简化形式呈现与关于本文中所公开的设备和方法的一或多个方面和/或实例相关的特定概念，以先于下文所呈现的详细描述。
在一个方面中，一种存储器电路包括：第一时钟信号；写入启用信号，所述写入启用信号具有极性；低偏移电路，其耦合到所述第一时钟信号，所述低偏移电路经配置以输出不同于所述第一时钟信号的第二时钟信号；高偏移电路，其耦合到所述第一时钟信号，所述高偏移电路经配置以输出不同于所述第二时钟信号的第三时钟信号；选择电路，其耦合到所述低偏移电路、所述高偏移电路和所述写入启用信号，所述选择电路经配置以基于所述写入启用信号的所述极性而输出所述第二时钟信号或所述第三时钟信号中的一个；以及存储器，其耦合到所述选择电路。
在另一方面中，一种时钟延迟电路包括：锁存电路，其耦合到第一时钟信号和写入启用信号，所述锁存电路经配置以基于所述写入启用信号的极性而输出锁存输出；第一“与”门，其耦合到所述锁存输出和所述第一时钟信号；第二“与”门，其通过与第二反相器串联的第一反相器耦合到所述第一时钟信号和所述锁存输出，所述第二反相器与第三反相器串联；以及“或”门，其耦合到所述第一“与”门的输出和所述第二“与”门的输出。反相器的数目可根据可调整第三时钟延迟而配置。即使在图中展示三个反相器，反相器的数目可或多或少取决于定时要求。
在再一方面中，一种时钟延迟电路包括：第一“与”门，其耦合到时钟启用信号和写入启用信号；第一反相器，其耦合到所述写入启用信号；第二“与”门，其耦合到所述时钟启用信号和所述第一反相器；第一时钟门控单元，其耦合到第一时钟信号和所述第二“与”门的输出；第二时钟门控单元，其耦合到所述第一时钟信号和所述第一“与”门的输出；第一反相器，其耦合到所述第二时钟门控单元的输出；第二反相器，其耦合到所述第一反相器的输出；第三反相器，其耦合到所述第二反相器的输出；以及“或”门，其耦合到所述第一时钟门控单元的输出和所述第三反相器的输出。
在再一方面中，一种存储器电路包括：第一时钟信号；写入启用信号，所述写入启用信号具有极性；时钟延迟电路，其耦合到所述第一时钟信号和所述写入启用信号，所述时钟延迟电路经配置以基于所述写入启用信号的所述极性而输出第二时钟信号或第三时钟信号中的一个；以及存储器，其耦合到所述时钟延迟电路。
与本文中所公开的设备和方法相关联的其它特征和优点将基于附图和详细描述而对所属领域的技术人员显而易见。
附图说明
随着在结合附图考虑时通过参考以下详细描述更好地理解本公开的方面和其许多附带优点，将容易获得对本公开的方面和其许多附带优点的更全面了解，附图只是为了说明而不是限制本公开而呈现，且其中：
图1说明根据本公开的一些实例的示范性存储器电路。
图2说明根据本公开的一些实例的存储器电路和时钟延迟电路。
图3说明根据本公开的一些实例的时钟偏移的时序图。
图4说明根据本公开的一些实例的时钟延迟电路。
图5说明根据本公开的一些实例的另一时钟延迟电路。
图6说明根据本公开的一些实例的又另一时钟延迟电路。
图7说明根据本公开的一些实例的可与前述存储器电路和时钟延迟电路集成的各种电子装置。
根据惯例，附图描绘的特征可能未按比例绘制。因此，为了清晰起见，描绘的特征的尺寸可任意扩大或减小。根据惯例，为了清晰起见，简化了一些附图。因此，图式可能不描绘特定设备或方法的全部组件。另外，贯穿说明书和图式，相似附图标记表示相似特征。
具体实施方式
本文中所公开的示范性方法、设备和系统解决行业需要以及其它先前未经识别的需要，且缓解常规方法、设备和系统的缺点。举例来说，根据本公开的一些实例的时钟延迟电路可在写入循环期间提供更高时钟时延(即，延迟)并在读取循环期间提供更低时钟时延。这可用以改良输入侧的功率、效能和面积，而对输出侧上的功率、效能和面积没有任何负面影响。时钟延迟电路可使用写入启用信号的极性来确定存储器上的向存储器提供期望时钟时延的操作(即，读取或写入)。时钟延迟电路可具有低偏移部分和高偏移部分。对高偏移部分或低偏移部分的选择可取决于写入启用线的状态(例如，写入启用信号的极性)。这可例如在多GHz设计中将写入操作频率提高10％。另外，本文中论述的实例可提高受存储器时钟限制的产品的最高频率，相对于最接近存储器平衡最远存储器的数据设置时间，并通过降低数据路径缓冲器大小来提高功率和区域因数。
图1说明根据本公开的一些实例的示范性存储器电路。如图1所展示，存储器电路100可包含耦合到第一时钟延迟电路120(即，D1)的系统时钟110(即，CLK)、第二延迟时钟电路130(即，D2)和第三延迟时钟电路140(即，D3)。第一时钟延迟电路120可耦合到第一时序逻辑电路150(例如，触发器电路S1)，所述第一时序逻辑电路耦合到第一组合逻辑电路160(C1)，所述第一组合逻辑电路又耦合到存储器170(例如，高速缓冲存储器或主存储器阵列)。第二时钟延迟电路130可耦合到存储器170。连同耦合到存储器170的第二组合逻辑电路190(即，C2)，第三延迟时钟电路140可耦合到第二时序逻辑电路180(即，S2)。第二时序逻辑电路180可通过额外逻辑电路(未展示)耦合到第一时序逻辑电路150。
存储器电路100可被视为存储器170、第二时序逻辑电路与第一时序逻辑电路150之间的闭合环路，其中系统时钟110控制存储器170、第二时序逻辑电路与第一时序逻辑电路150之间的同步操作。为了在给定时钟频率下实现存储器电路100的正确功能性，需要在静态定时分析期间检查两组定时要求。这些定时要求包含(a)存储器170的输入侧上的设置/维持时间和(b)存储器170之后的第二时序逻辑电路180上的设置/维持时间。最大时钟频率取决于设置检查：
存储器170输入：TD1+TS1(CLK->Q)+TC1+存储器设置时间-TD2必须小于或等于时钟110的周期；且
存储器170输出：T(CLK->存储器输出)+TC2+S2设置时间-TD3+TD2必须小于或等于时钟110的周期。在写入操作期间，可通过到存储器170的时钟信号输入上的更高偏移来实现用以满足输入数据上的设置时间的更高时钟偏移。在读取操作期间，可通过到存储器170的时钟信号输入上的更低偏移来实现用以满足第二时序逻辑电路180上的设置时间的更低时钟偏移。
图2说明根据本公开的一些实例的存储器电路和时钟延迟电路。如图2中所展示，存储器电路200可包含时钟延迟电路210(例如，第二时钟延迟电路130)和存储器220(例如，存储器170)。时钟延迟电路210可耦合到系统时钟信号230(例如，系统时钟线)和写入启用信号240(例如，写入启用线)。时钟延迟电路210可包含耦合于系统时钟信号230与逻辑元件270(例如，MUX门)之间的低偏移电路250和高偏移电路260。逻辑元件270可耦合到写入启用信号240，且经配置以允许逻辑元件270在低偏移电路250与高偏移电路260之间进行选择，以基于写入启用信号240的极性而输出存储器时钟信号280。举例来说，如果写入启用信号240具有正极性或具有对应于逻辑1的电压电平，那么存储器电路200处于写入模式下。相反地，如果写入启用信号240具有负极性或具有对应于逻辑0的电压电平，那么存储器电路200处于读取模式下。低偏移时钟电路250可经配置以在读取操作期间提供低偏移存储器时钟信号280R(见图3)，且高偏移时钟电路260可经配置以在写入操作期间提供高偏移存储器时钟信号280W(见图3)。存储器220可包含数据输入290和数据输出295。可在读取操作期间使用低偏移存储器时钟信号280R，以起始在数据输出295上从存储器220读取数据，且可在写入操作期间使用高偏移存储器时钟信号280W，以起始从数据输入290向存储器220写入数据。时钟延迟电路210是门控和延迟电路，其可基于期望操作而延迟时钟或在无操作发生时门控时钟。
图3说明根据本公开的一些实例的时钟偏移的时序图。如图3中所展示，时序图300说明系统时钟信号230、具有读取偏移310的低偏移存储器时钟信号280R、具有写入偏移320的高偏移存储器时钟信号280W、数据输出295、和读取操作(即，读取偏移310)和写入操作(即，写入偏移320)的数据输入290。如可见，读取偏移310比写入偏移320更小(或更低)，所述写入偏移允许存储器时钟信号280在写入操作期间具有更高延迟并在读取操作期间具有更低延迟。
图4说明根据本公开的一些实例的时钟延迟电路。如图4中所展示，时钟延迟电路400(例如，第二时钟延迟电路130)可包含锁存电路410(例如，ND锁存器)，其具有耦合到系统时钟信号230的时钟输入412(即，clk)、耦合到写入启用信号240的锁存输入414(即，‘d’)和锁存输出416(即，‘nq’)。时钟延迟电路400还可包含第一“与”门420，所述第一“与”门耦合到系统时钟信号230和锁存输出416，且经配置以在写入启用信号是负极性或逻辑0时输出低偏移存储器时钟信号280R。时钟延迟电路400还可包含第二“与”门430，所述第二“与”门耦合到系统时钟信号230和锁存输出与第二反相器450和第三反相器460串联的第一反相器440之后的锁存输出416，且经配置以在写入启用信号是正极性或逻辑1时输出高偏移存储器时钟信号280W。时钟延迟电路400还可包含“或”逻辑门470，所述“或”逻辑门耦合到低偏移存储器时钟信号280R和高偏移存储器时钟信号280W，其基于写入启用信号240的极性或逻辑值而向存储器(未展示)输出存储器时钟信号280，以使得存储器时钟信号280能够在写入启用信号是正极性或逻辑1时(例如，在写入操作期间)等于高偏移存储器时钟信号280W，和在写入启用信号是负极性或逻辑0时(例如，在读取操作期间)等于低偏移存储器时钟信号280R。尽管展示三个反相器，但应理解，可取决于定时要求而使用更多或更少反相器。反相器的数目可根据可调整第三时钟延迟而配置。另外，取决于读取或写入操作，时钟延迟电路400可实施为具有用于存储器的可配置时钟整形的时钟门控单元。
图5说明根据本公开的一些实例的另一时钟延迟电路。如图5中所展示，时钟延迟电路500(例如，第二时钟延迟电路130)可包含作为输入耦合到第一“与”门520和第二“与”门530的时钟启用信号505、和作为输入通过第一反相器510耦合到第一“与”门520且直接耦合到第二“与”门530的写入启用信号240。时钟延迟电路500可包含作为输入耦合到第一时钟门控单元540和第二时钟门控单元550的系统时钟信号230。第一时钟门控单元540可包含耦合到第一“与”门520的时钟启用输入542(例如，CLK_EN)，并经配置以产生低偏移存储器时钟信号280R。第一时钟门控单元540可经配置以向低偏移存储器时钟信号280R提供第一延迟或第一时延。第二时钟门控单元550可包含耦合到第二“与”门530时钟启用输入552(例如，CLK_EN)，并经配置以产生高偏移存储器时钟信号280W。第二时钟门控单元550可经配置以向高偏移存储器时钟信号280W提供第二延迟或第二时延。时钟延迟电路500可包含“或”逻辑门470，所述“或”逻辑门经配置以在第一反相器560、第二反相器570和第三反相器580之后直接输入低偏移存储器时钟信号280R并输入高偏移存储器时钟信号280W，且经配置以基于写入启用信号240的极性或逻辑值而向存储器(未展示)输出存储器时钟信号280，以使得存储器时钟信号280能够在写入启用信号是正极性或逻辑1时(例如，在写入操作期间)等于高偏移存储器时钟信号280W，和在写入启用信号是负极性或逻辑0时(例如，在读取操作期间)等于低偏移存储器时钟信号280R。时钟启用505可用以控制向存储器操作施加系统时钟信号230或停用时钟延迟电路500。写入启用信号240可用作两个时钟门控单元540和550的启用。每个时钟门控单元540和550可针对存储器的读取/写入操作中的每一个产生单独时钟。所产生时钟可根据期望定时要求而偏移。
图6说明根据本公开的一些实例的又另一时钟延迟电路。如图6中所展示，时钟延迟电路600(例如，第二时钟延迟电路130)可包含第一锁存电路610(例如，ND锁存器)，其具有耦合到系统时钟信号230的时钟输入612(即，clk)、耦合到写入启用信号240的锁存输入614(即，‘d’)和第一锁存输出616(即，‘q’)。时钟延迟电路600还可包含第二锁存电路620(例如，ND锁存器)，其具有耦合到系统时钟信号230的时钟输入612(即，clk)、耦合到第一反相器621且接着耦合到写入启用信号240的锁存输入615(即，‘d’)和第二锁存输出617(即，‘q’)。时钟延迟电路600还可包含第一NAND逻辑门630，所述第一NAND逻辑门通过反相器或缓冲器622和反相器或缓冲器623和第一锁存输出616耦合到系统时钟信号230，且经配置以在写入启用信号是正极性或逻辑1时输出高偏移存储器时钟信号280W。时钟延迟电路600还可包含第二NAND逻辑门640，所述第二NAND逻辑门耦合到系统时钟信号230和第二锁存输出417，且经配置以在写入启用信号是负极性或逻辑0时输出低偏移存储器时钟信号280R。时钟延迟电路600还可包含第三NAND逻辑门650，所述第三NAND逻辑门耦合到低偏移存储器时钟信号280R和高偏移存储器时钟信号280W，其基于写入启用信号240的极性或逻辑值而向存储器(未展示)输出存储器时钟信号280，以使得存储器时钟信号280能够在写入启用信号是正极性或逻辑1时(例如，在写入操作期间)等于高偏移存储器时钟信号280W，和在写入启用信号是负极性或逻辑0时(例如，在读取操作期间)等于低偏移存储器时钟信号280R。
图7说明根据本公开的一些实例的可与前述存储器电路(例如，存储器电路100或200)或例如集成式装置、半导体装置、集成电路或晶粒等时钟延迟电路(例如，时钟延迟电路400、500或600)中的任一个整合的各种电子装置。举例来说，移动电话装置702、笔记本计算机装置705和固定位置终端设备706可包含如本文所描述的集成式装置700。集成式装置700可以是例如本文中所描述的集成电路、晶粒或集成式装置中的任一个。图7中所说明的装置702、705、706仅仅是示范性的。其它电子装置还可以集成式装置700为特征，包含但不限于包含移动装置的装置(例如，电子装置)群组、手持式个人通信系统(personalcommunication system，PCS)单元、例如个人数字助理等便携式数据单元、具全球定位系统(global positioning system，GPS)功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备等固定位置数据单元、通信装置、智能电话、平板计算机、计算机、可佩戴式装置、服务器、路由器、实施于机动车(例如，自控车辆)中的电子装置、或存储或检索数据或计算机指令的任何其它装置、或其任何组合。
图1到7中所说明的组件、过程、特征和/或功能中的一或多个可重新布置和/或组合成单个组件、过程、特征或功能或体现于若干组件、过程或功能中。在不脱离本公开的情况下，还可添加额外的元件、组件、过程和/或功能。还应注意，图1到7和其在本公开中的对应描述不限于晶粒和/或IC。在一些实施方案中，图1到7和其对应描述可用以制造、创造、提供和/或生产集成式装置。在一些实施方案中，装置可包含晶粒、集成式装置、晶粒封装、集成电路(integrated circuit，IC)、装置封装、集成电路(IC)封装、晶圆、半导体装置、叠层包装(package on package，PoP)装置和/或内插件。
在本说明书中，特定术语用以描述特定特征。术语“移动装置”可描述且不限于音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、移动装置、移动电话、智能电话、个人数字助理、固定位置终端机、平板计算机、计算机、可佩戴式装置、笔记本计算机、服务器、机动车中的汽车装置和/或通常由人携带和/或具有通信能力(例如，无线、蜂窝、红外、短程无线等等)的其它类型的便携式电子装置。此外，术语“用户设备(user equipment，UE)”、“移动终端”、“移动装置”与“无线装置”可以是可互换的。
电子装置之间的无线通信可基于不同技术，例如码分多址(code divisionmultiple access，CDMA)、宽带CDMA、时分多址(time division multiple access，TDMA)、频分多址(frequency division multiple access，FDMA)、正交频分多路复用(OrthogonalFrequency Division Multiplexing，OFDM)、全球移动通信系统(Global System forMobile Communications，GSM)、3GPP长期演进(Long Term Evolution，LTE)或可用于无线通信网络或数据通信网络中的其它协议。
词语“示范性”在本文中用以意指“充当实例、例子或说明”。本文中描述为“示范性”的任何细节不应被理解为比其它实例更有利。同样地，术语“实例”不意味着所有实例包含所论述特征、优点或操作模式。此外，可将特定特征和/或结构与一或多个其它特征和/或结构组合。此外，此处所描述设备的至少一部分可经配置以执行此处所描述方法的至少一部分。
本文中所使用的术语是出于描述特定实例的目的，且并不意图限制本公开的实例。如本文中所使用，除非上下文另外明确指示，否则单数形式“一”和“所述”既定还包含复数形式。应进一步理解，术语“包括(comprises/comprising)”和/或“包含(includes/including)”当在本文中使用时规定存在陈述的特征、整数、动作、操作、元件和/或组件，但不排除一或多个其它特征、整数、动作、操作、元件、组件和/或其群组的存在或添加。
应注意，术语“连接”、“耦合”或其任何变体意味着元件之间的直接或间接的任何连接或耦合，且可涵盖通过中间元件“连接”或“耦合”在一起的两个元件之间的中间元件的存在。
本文使用例如“第一”、“第二”等等名称对元件的任何参考不限制那些元件的量和/或次序。而是，这些名称用作区别两个或更多个元件和/或元件的实例的方便方法。并且，除非另有陈述，否则一组元件可包括一或多个元件。
本申请中所陈述或所说明、所描绘的内容都不预期专用于任何组件、行动、特征、益处、优点或等效于公用，而不管权利要求书中是否叙述所述组件、行动、特征、益处、优点或等效者。
在以上实施方式中可看出，可在实例中将不同特征分组在一起。不应将此公开内容理解为所要求实例具有比各别权利要求中所明确地提和的特征更多的特征的意图。相反，所述情形使得发明性内容可存在于所公开个别实例的少于所有的特征中。因此，以下权利要求书特此应被视为并入描述中，其中每一权利要求本身可作为单独实例。虽然每一权利要求本身可作为单独实例，但应注意，虽然从属权利要求可在权利要求书中指与一个或多个权利要求的具体组合，但其它实例也可涵盖或包含所述从属权利要求与任何其它从属权利要求的标的物的组合，或任何特征与其它从属和独立权利要求的组合。除非明确地表达出不希望具体组合，否则在本文中提议这些组合。此外，还希望可将权利要求的特征包含于任何其它独立权利要求中，即使所述权利要求并不直接地依附于独立权利要求也如此。
此外应注意，在实施方式中或在权利要求书中所公开的方法可由包括用于执行此方法的相应动作的装置的装置实施。
此外，在一些实例中，个别动作可被再分成多个子动作，或含有多个子动作。此类子步骤可含于个别动作的公开内容中并成为其部分。
虽然前述公开内容展示本公开的说明性实例，但应注意，在不脱离如所附权利要求书界定的本公开的范围的情况下，可以在本文中做出各种改变和修改。无需以任何特定次序来执行根据本文中所描述的本公开的实例的方法权利要求项的功能和/或动作。另外，将不详细地描述或可省略熟知元件以免混淆本文中所公开的方面和实例的相关细节。此外，尽管可能以单数形式描述或要求本公开的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。

Claims (30)

1.一种存储器电路，其包括：
第一时钟信号；
写入启用信号，所述写入启用信号具有极性；
低偏移电路，其耦合到所述第一时钟信号，所述低偏移电路经配置以输出不同于所述第一时钟信号的第二时钟信号；
高偏移电路，其耦合到所述第一时钟信号，所述高偏移电路经配置以输出不同于所述第二时钟信号的第三时钟信号；
选择电路，其耦合到所述低偏移电路、所述高偏移电路和所述写入启用信号，所述选择电路经配置以基于所述写入启用信号的所述极性而输出所述第二时钟信号或所述第三时钟信号中的一个；以及
存储器，其耦合到所述选择电路。
2.根据权利要求1所述的存储器电路，其中所述写入启用信号的所述极性是逻辑高或逻辑低中的一个。
3.根据权利要求1所述的存储器电路，其中所述选择电路在写入操作期间输出所述第三时钟信号并在读取操作期间输出所述第二时钟信号。
4.根据权利要求1所述的存储器电路，其中所述高偏移电路包含至少一个延迟元件。
5.根据权利要求1所述的存储器电路，其中所述第一时钟信号具有零时钟偏移，所述第二时钟信号具有大于零的第一时钟偏移，且所述第三时钟信号具有大于所述第一时钟偏移的第二时钟偏移。
6.根据权利要求1所述的存储器电路，其中存储器是高速缓冲存储器或存储器子系统。
7.根据权利要求1所述的存储器电路，其中使用所述第三时钟信号来向所述存储器写入数据且使用所述第二时钟信号来从所述存储器读取所述数据。
8.根据权利要求1所述的存储器电路，其中所述存储器电路并入到选自由以下组成的群组的装置中：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、移动装置、移动电话、智能电话、个人数字助理、固定位置终端机、平板计算机、计算机、可佩戴式装置、笔记本计算机、服务器和机动车中的汽车装置，并进一步包含所述装置。
9.一种时钟延迟电路，其包括：
锁存电路，其耦合到第一时钟信号和写入启用信号，所述锁存电路经配置以基于所述写入启用信号的极性而输出锁存输出；
第一“与”门，其耦合到所述锁存输出和所述第一时钟信号；
第二“与”门，其通过与第二反相器串联的第一反相器耦合到所述第一时钟信号和所述锁存输出，所述第二反相器与第三反相器串联；以及
MUX门，其耦合到所述第一“与”门的输出和所述第二“与”门的输出。
10.根据权利要求9所述的时钟延迟电路，其中所述第一“与”门经配置以在所述锁存输出是逻辑高时向所述MUX门输出第二时钟信号。
11.根据权利要求9所述的时钟延迟电路，其中所述第二“与”门经配置以在所述锁存输出是逻辑低时向所述MUX门输出第三时钟信号。
12.根据权利要求9所述的时钟延迟电路，其中所述第一时钟信号具有零时延，所述第二时钟信号具有大于零的第一时延，且所述第三时钟信号具有大于所述第一时延的第二时延。
13.根据权利要求9所述的时钟延迟电路，其中所述MUX门经配置以在写入操作期间输出所述第三时钟信号并在读取操作期间输出所述第二时钟信号。
14.根据权利要求9所述的时钟延迟电路，其中所述MUX门的输出耦合到存储器。
15.根据权利要求14所述的时钟延迟电路，其中存储器是高速缓冲存储器或存储器子系统。
16.根据权利要求14所述的时钟延迟电路，其中使用所述第三时钟信号来向所述存储器写入数据且使用所述第二时钟信号来从所述存储器读取所述数据。
17.根据权利要求9所述的时钟延迟电路，其中所述时钟延迟电路并入到选自由以下组成的群组的装置中：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、移动装置、移动电话、智能电话、个人数字助理、固定位置终端机、平板计算机、计算机、可佩戴式装置、笔记本计算机、服务器和机动车中的汽车装置，并进一步包含所述装置。
18.一种时钟延迟和门控电路，其包括：
第一“与”门，其耦合到时钟启用信号和写入启用信号；
第一反相器，其耦合到所述写入启用信号；
第二“与”门，其耦合到所述时钟启用信号和所述第一反相器；
第一时钟门控单元，其耦合到第一时钟信号和所述第二“与”门的输出；
第二时钟门控单元，其耦合到所述第一时钟信号和所述第一“与”门的输出；
第一反相器，其耦合到所述第二时钟门控单元的输出；
第二反相器，其耦合到所述第一反相器的输出；
第三反相器，其耦合到所述第二反相器的输出；以及
“或”门，其耦合到所述第一时钟门控单元的输出和所述第三反相器的输出。
19.根据权利要求18所述的时钟延迟和门控电路，其中所述第一时钟门控单元经配置以在所述第二“与”门的所述输出是逻辑高时向所述“或”门输出第二时钟信号。
20.根据权利要求18所述的时钟延迟和门控电路，其中所述第三反相器经配置以在所述第一“与”门的所述输出是逻辑高时向所述“或”门输出第三时钟信号。
21.根据权利要求18所述的时钟延迟和门控电路，其中所述第一时钟信号具有零时延，所述第二时钟信号具有大于零的第一时延，且所述第三时钟信号具有大于所述第一时延的第二时延。
22.根据权利要求18所述的时钟延迟和门控电路，其中所述“或”门经配置以在写入操作期间输出所述第三时钟信号并在读取操作期间输出所述第二时钟信号。
23.根据权利要求18所述的时钟延迟和门控电路，其中所述“或”门的输出耦合到存储器。
24.根据权利要求23所述的时钟延迟电路和门控，其中存储器是高速缓冲存储器或存储器子系统。
25.根据权利要求23所述的时钟延迟和门控电路，其中所述存储器使用所述第三时钟信号来向所述存储器写入数据，并使用所述第二时钟信号来从所述存储器读取数据。
26.根据权利要求18所述的时钟延迟和门控电路，其中所述时钟延迟和门控电路并入到选自由以下组成的群组的装置中：音乐播放器、视频播放器、娱乐单元、导航装置、通信装置、移动装置、移动电话、智能电话、个人数字助理、固定位置终端机、平板计算机、计算机、可佩戴式装置、笔记本计算机、服务器和机动车中的汽车装置，并进一步包含所述装置。
27.一种存储器电路，其包括：
第一时钟信号；
写入启用信号，所述写入启用信号具有极性；
时钟延迟电路，其耦合到所述第一时钟信号和所述写入启用信号，所述时钟延迟电路经配置以基于所述写入启用信号的所述极性而输出第二时钟信号或第三时钟信号中的一个；以及
存储器，其耦合到所述时钟延迟电路。
28.根据权利要求27所述的存储器电路，其中所述时钟延迟电路在写入操作期间输出所述第三时钟信号并在读取操作期间输出所述第二时钟信号。
29.根据权利要求27所述的存储器电路，其中所述时钟延迟电路包括：
锁存电路，其耦合到所述第一时钟信号和所述写入启用信号，所述锁存电路经配置以基于所述写入启用信号的所述极性而输出锁存输出；
第一“与”门，其耦合到所述锁存输出和所述第一时钟信号；
第二“与”门，其通过与第二反相器串联的第一反相器耦合到所述第一时钟信号和所述锁存输出，所述第二反相器与第三反相器串联；以及
“或”门，其耦合到所述第一“与”门的输出和所述第二“与”门的输出，其中所述“或”门耦合到所述存储器。
30.根据权利要求27所述的存储器电路，其中所述时钟延迟电路包括：
第一“与”门，其耦合到时钟启用信号和所述写入启用信号；
第一反相器，其耦合到所述写入启用信号；
第二“与”门，其耦合到所述时钟启用信号和所述第一反相器；
第一时钟门控单元，其耦合到所述第一时钟信号和所述第二“与”门的输出；
第二时钟门控单元，其耦合到所述第一时钟信号和所述第一“与”门的输出；
第一反相器，其耦合到所述第二时钟门控单元的输出；
第二反相器，其耦合到所述第一反相器的输出；
第三反相器，其耦合到所述第二反相器的输出；以及
“或”门，其耦合到所述第一时钟门控单元的输出和所述第三反相器的输出，其中所述“或”门耦合到所述存储器。
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