CN104335279B - 芯片间存储器接口结构 - Google Patents

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Abstract

在实施例中，堆叠封装系统具有存储管芯(102、104)和逻辑管芯(106)。存储管芯包括第一存储器(306)和第二存储器(308)，每一个都被操作为与另一个独立，而且每一个都具有被电气连接至逻辑管芯的芯片间接口(310、312)。逻辑管芯具有两个独立的时钟源(318、322)，一个用于向第一存储器提供第一时钟信号，而另一个时钟源用于向第二存储器提供第二时钟信号。

Description

芯片间存储器接口结构
基于35U.S.C.§119要求优先权
本专利申请要求享有于2012年6月1日递交的、名称为“INTER-CHIP MEMORYINTERFACE STRUCTURE”的临时申请No.61/654,156的优先权，该临时申请已经转让给本申请的受让人，故以引用方式将其明确地并入本文。
技术领域
概括地说，本发明涉及封装的集成电路，而更具体地说，涉及具有与存储芯片电气通信的逻辑芯片的堆叠封装的集成电路。
背景技术
中央处理单元(CPU)和存储芯片间接口对系统性能和功率而言是十分重要的。由于系统要求更高的性能，所以CPU和本地存储器之间的数据业务增加了，针对高数据带宽推高了芯片间接口的速度。然而，高速的芯片间接口常常遭受时钟抖动和时钟信号歪斜。
图1是堆叠的POP(堆叠封装)系统的简化剖视图，该系统包括被标记为102和104的两个存储芯片(管芯)和被标记为106的逻辑芯片(管芯)。逻辑芯片106包括CPU(未示出)，其中，存储芯片102和104是可用于CPU的存储层次结构的一部分。
存储芯片102和104被电气连接至逻辑芯片106。导线107将存储芯片电气连接至在封装基板108上的接触垫(未示出)，并且封装基板108中的通孔(未示出)提供至封装球110的电气连接。封装球110通过封装基板112上的互连(未示出)并通过封装球114来提供至逻辑芯片106的电气连接。
封装球116通过在封装基板112中通孔(未示出)被电气连接至封装球114，从而逻辑芯片106可以通过印刷电路板(未示出)被电气连接至其它的封装集成电路。
很多移动系统具有多条存储通道，其中，每个存储通道接口通常具有32比特的I/O(输入/输出)宽度。这一接口的物理实施方式是在堆叠的封装中跨越管芯进行分割。在抽象地表示图1的POP系统中的存储器与CPU的接口的图2中示出了这一分布式分割特征。
参照图2，被标记为202的平面表示存储芯片，而被标记为204的平面表示逻辑芯片。存储芯片202上的芯片间接口被分割成被标记为206和208的两个结构。这个芯片间接口包括用于例如时钟信号、指令信号、功率轨、地轨、地址信号、写数据信号和读数据信号的互连。
在逻辑芯片204上相应的芯片间接口以与在存储芯片上相同的方式被分割，并且通过被标记为210和212的两个结构来抽象。被标记为214的线路抽象地表示了结构206和结构210之间的互连，而被标记为216的线路抽象地表示了结构208和结构212之间的互连。相应地，线路214和216被称为互连。在图1的剖视图中，对应于互连214和互连216的组合的结构是导线107、封装基板108内的通孔、封装球110、封装基板112上的互连以及封装球114。
对芯片间接口进行物理分割的一个原因是因为由模垫和封装球的布置所施加的约束。功能单元218抽象地表示时钟源和用于驱动芯片间接口的驱动器集合。为了正确操作，由功能单元218表示的时钟源必须在芯片间接口的两个部分上保持相同的时钟相位，即使芯片间接口的这两个部分在物理上位于逻辑芯片204两端的附近。
由标记206、208、210、212、214和216表示的结构是构成用于将存储芯片202耦合至逻辑芯片204的芯片间接口的总电气长度的一部分。如图2中示出的在两个芯片上的这一单个接口的物理分布和分割是时钟信号抖动歪斜的部分原因，这限制了整体的系统频率和性能。
发明内容
本发明的示例性实施例是针对用于具有存储管芯和逻辑管芯的堆叠封装系统的系统和方法的，其中，存储管芯包括第一存储器和第二存储器，它们相互独立地操作，并且每个存储器都具有与逻辑管芯电气连接的芯片间接口。
在实施例中，堆叠封装系统包括第一管芯和第二管芯。第一管芯包括被配置到第一存储器和第二存储器中的多个存储单元。第二管芯包括：中央处理单元、耦合到中央处理单元的总线、耦合到总线的存储器管理单元、耦合到存储器管理单元用于向第一存储器提供第一时钟信号的第一时钟源以及耦合到存储器管理单元用于向第二存储器提供第二时钟信号的第二时钟源，其中，第一时钟源和第二时钟源是彼此独立的。
在另一实施例中，公开了一种用于存储器管理单元以访问存储半导体管芯上的物理存储器的方法。该方法包括：将地址空间中的地址转换成第一物理地址空间中的物理地址或第二物理地址空间中的物理地址，其中，第一物理地址空间和第二物理地址空间的大小各是地址空间的大小的一半；将具有第一物理地址空间中的物理地址的数据只写入存储半导体管芯上的第一存储器；将具有第二物理地址空间中的物理地址的数据只写入存储半导体管芯上的第二存储器；只从在存储半导体管芯上的第一存储器中读取具有第一物理地址空间中的物理地址的数据；只从存储半导体管芯上的第二存储器中读取具有第二物理地址空间中的物理地址的数据。
在另一实施例中，计算机可读非暂时性介质具有存储在其上的指令，当指令被处理器执行时，执行一种方法。该方法包括：将地址空间中的地址转换成第一物理地址空间中的物理地址或第二物理地址空间中的物理地址，其中，第一物理地址空间和第二物理地址空间的大小各是地址空间的大小的一半；将具有第一物理地址空间中的物理地址的数据只写入存储半导体管芯上的第一存储器；将具有第二物理地址空间中的物理地址的数据只写入存储半导体管芯上的第二存储器；只从存储半导体管芯上的第一存储器中读取具有第一物理地址空间中的物理地址的数据；只从存储半导体管芯上的第二存储器中读取具有第二物理地址空间中的物理地址的数据。
在另一实施例中，堆叠封装系统包括：第一管芯、第二管芯、形成于第一管芯中的第一存储器、形成于第二管芯中的第二存储器以及用于管理存储器读取和写入的存储器管理单元，其中，存储器管理单元形成于第二管芯中。存储器管理单元执行以下操作：将地址空间中的地址转换成第一物理地址空间中的物理地址或第二物理地址空间中的物理地址，其中，第一物理地址空间和第二物理地址空间的大小各是地址空间的大小的一半；将具有第一物理地址空间中的物理地址的数据只写入第一存储器；将具有第二物理地址空间中的物理地址的数据只写入第二存储器；只从第一存储器中读取具有第一物理地址空间中的物理地址的数据；只从第二存储器中读取具有第二物理地址空间中的物理地址的数据。
附图说明
给出附图以协助对本发明的实施例的描述，并且提供附图仅用于对实施例的说明而非其限制。
图1是用于集成电路的常规的堆叠封装系统的剖视图。
图2是对常规的存储器与CPU的芯片间接口的抽象。
图3根据实施例示出了存储器与CPU的芯片间接口的逻辑视图。
图4根据实施例示出了存储器与CPU的芯片间接口的另一逻辑视图。
图5是根据实施例示出了地址转换以及写入和读取数据的方法的流程图。
图6示出了采用实施例的无线通信网络。
具体实施方式
在以下描述和针对本发明的特定实施例的相关附图中公开了本发明的方面。在不脱离本发明的范围的情况下，可以设计出替代的实施例。此外，将不详细描述或将省略本发明的公知要素，以避免使本发明的相关细节不明显。
本文中使用“示例性”一词来表示“用作例子、实例或说明”。本文描述为“示例性”的任何实施例不必被解释为比其它实施例更优选或更具优势。同样地，术语“本发明的实施例”不要求本发明的全部实施例都包括所讨论的特征、优点或操作方式。
本文使用的术语仅出于描述具体实施例的目的，并不是要限制本发明的实施例。如本文所使用的，除非上下文另外明确指示，单数形式的“一(a)”、“一个(an)”和“该(the)”旨在也包括复数形式。还应当理解的是，当在本文中使用时，术语“包括”、“包括有”、“包含”和/或“包含有”，明确了存在所述的特征、整体(integer)、步骤、操作、要素和/或部件，但是没有排除存在或添加一个或多个其它特征、整体(integer)、步骤、操作、要素、部件和/或其组合。
此外，很多实施例是以一系列动作的形式(例如由计算设备的单元来执行)来描述的。应当认识到的是，本文描述的各种动作可以由特定电路(例如，专用集成电路(ASIC))、由一个或多个处理器执行的程序指令或由二者的组合来执行。此外，可以考虑其中存储了相应计算机指令集的任何形式的计算机可读存储介质内全部地体现本文描述的这些动作序列，计算机指令集在执行时，可以使得相关联的处理器执行本文描述的功能。因此，可以用多种不同的形式来体现本发明的各个方面，所有这些形式已被预期落入所要求保护的主题的范围内。此外，对于本文描述的各个实施例，本文可以将任何这样的实施例的相应形式描述为，例如，“逻辑上被配置为”执行所描述的动作。
图3根据实施例示出了存储器与CPU的芯片间接口。被标记为302的平面抽象地表示包括CPU(未示出)的逻辑芯片(管芯)。被标记为304的平面抽象地表示存储芯片。尽管图3中示出的存储芯片304包括单个管芯，但是在这一单个管芯上的存储单元被逻辑地划分成被标记为306和308的两部分。存储器的这两部分可以共享相同的地线和功率总线，但是它们用于命令、读取数据、写入数据和时钟信号的信号线是彼此分离的。在实践中，芯片302和芯片304被封装在堆叠封装系统中。其它芯片可以被堆叠在这两个芯片之上并且被集成在相同的封装系统中，但是为了简化说明，在图3中只示出了两个芯片。
被标记为310的结构抽象地表示存储部分306的芯片间接口，该芯片间接口包括用于指令信号、读数据信号、写数据信号和时钟信号的各种互连。类似地，被标记为312的结构抽象地表示存储部分308的芯片间接口，该芯片间接口包括用于指令信号、读数据信号、写数据信号和时钟信号的各种互连。
被标记为314的结构抽象地表示逻辑芯片302上被电气连接至存储芯片304上的芯片间接口310的芯片间接口部分。类似地，被标记为316的结构抽象地表示逻辑芯片302上被电气连接至存储芯片304上的芯片间接口312的芯片间接口部分。
被标记为318的功能单元表示逻辑芯片302上的时钟源、驱动器集合和逻辑框。功能单元318通过芯片间接口314和310向存储部分306提供时钟信号、指令信号、读数据信号和写数据信号。线路320表示芯片间接口314和310之间的电气互连。
被标记为322的功能单元表示逻辑芯片302上的时钟源、驱动器集合和逻辑框。功能单元322通过芯片间接口316和312向存储部分308提供时钟信号、指令信号、读数据信号和写数据信号。线路324表示芯片间接口316和312之间的电气互连。
功能单元318和322提供的信号是相互独立的。特别地，这两个功能单元中的时钟源提供的时钟信号是相互独立的。每个时钟源只需要驱动与它相关联的接口，其中，每个接口与另一接口是电气独立的。图4的实施例中示出的每个芯片间接口都是电气独立的，并且不需要如在其它类型的芯片间接口中那样被分布在封装系统的两边上。这有助于减轻时钟抖动和歪斜以获得更好的系统级定时余量。
与实现单个、统一的芯片间接口相反，实现两个分离的芯片间接口在用于控制和访问集成在存储芯片304上的存储单元的信号线路和驱动器的总数以及信号路径长度之间进行折衷。为了说明这一折衷，考虑图4。图4是图3的实施例的逻辑表示，其示出了通过系统总线406相互连接的CPU402和存储器管理单元404。假设存储芯片304的总存储大小为1GB。如果使用单个芯片间接口，则地址线的数量会是20。通过对存储单元进行逻辑分组，使得存储部分306和存储部分308各是0.5GB，则芯片间接口314和316各具有19条地址线，总共为38条地址线。
因此，在上面的例子中，通过使用独立、自包含的接口，地址线的总数是38而不是如果使用单个、统一接口所需要的20。然而，因为19条线路的群组是相互电气独立的，所以每个接口的信号路径长度只有统一接口的信号路径长度的一半。
缩短信号路径长度提供了若干改进。例如，需要引入的缓存较少，产生较少的时钟信号抖动。较短的信号路径长度引入较少的时钟信号歪斜。此外，可以使用较小的缓存，以及每条信号线路具有较少的总电容，这有助于减少CPU和存储器二者中的功耗。由于较少的时钟信号抖动、歪斜和功耗，实施例有望实现较高的时钟频率。
对于一些实施例，存储部分306和308以及它们的相应接口可以被对称地位于由存储芯片304表示的存储半导体管芯中。例如，利用表示存储芯片304中的对称线的虚线304S将表示为存储芯片304的存储半导体管芯划分成左半部分304L和右半部分304R，存储部分306位于左半部分304L中，而存储部分308位于右半部分304R中。
对于一些实施例，功能单元318和322以及它们的相应接口可以被对称地布置于由逻辑芯片302表示的存储半导体管芯中。例如，利用表示逻辑芯片302中的对称线的虚线302S将表示为逻辑芯片302的逻辑半导体管芯划分成左半部分302L和右半部分302R，功能单元318位于左半部分302L中，而功能单元322位于右半部分302R中。
无论是实现两个芯片间接口还是使用单个芯片间接口CPU 402都看见相同的地址空间。存储器管理单元404隐藏芯片间接口的实现。存储器管理单元对具体地址进行转换，从而将经转换的地址驱动到接口314或接口316上，但非二者。
图5是根据实施例示出了上述地址转换以及写入和读取数据的方法的流程图。在步骤502中，MMU 404将CPU 402看见的地址空间中的地址转换为第一物理地址空间中的物理地址或第二物理地址空间中的物理地址。第一物理地址空间和第二物理地址空间的大小各是CPU 402所看见的地址空间的大小的一半。
如步骤504中指示的，当MMU 404写入具有第一物理地址空间中的物理地址的数据时，该数据只被写入存储芯片304中的第一存储器。例如，第一存储器可以是存储部分306。类似地，如步骤506中指示的，当MMU404写入具有第二物理地址空间中的物理地址的数据时，该数据只被写入存储芯片304上的第二存储器。例如，第二存储器可以是存储部分308。
如步骤508中指示的，当MMU 404读取具有第一物理地址空间中的物理地址的数据时，只从存储芯片304上的第一存储器中读取该数据。类似地，如步骤510中指示的，当MMU404读取具有第二物理地址空间中的物理地址的数据时，只从存储芯片304上的第二存储器中读取该数据。
图5是示出了可以依据存储在存储器中的指令，由MMU 404执行的过程的流程图。存储器可以是存储部分306或存储部分308，或者它可以是与MMU 404集成在一起的存储器。这样的存储器可以被称为非暂时性计算机可读存储器，其上具有存储的指令。
实施例可以在诸如蜂窝电话网络之类的众多通信系统中发现广泛的应用。例如，图6示出了包括基站604A、604B和604C的蜂窝电话网络602。图6示出了被标记为606的通信设备，其可以是诸如所谓的智能电话、平板电脑或适用于蜂窝电话网络的一些其它类型的通信设备的移动蜂窝通信设备。通信设备606不必是移动的。在图6的具体例子中，通信设备606位于与基站604C相关联的小区内。箭头608和610分别形象地表示上行链路信道和下行链路信道，通信设备606通过上行链路信道和下行链路信道与基站604C通信。
可以在与例如通信设备606、基站604C或二者相关联的数据处理系统中使用实施例。图6只示出了可以采用本文所描述的实施例的众多应用中的一个应用。
本领域技术人员应当理解的是可以使用各种不同的技术和工艺中的任何技术和工艺来表示信息和信号。例如，在贯穿上面的描述中提及的数据、指令、命令、信息、信号、比特、符号和码片可以用电压、电流、电磁波、磁场或磁粒子、光场或磁粒子或其任意组合来表示。
此外，本领域技术人员还应当意识到，结合本文公开的实施例描述的各种说明性逻辑框、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或二者的组合。为了清楚地说明硬件和软件的这种可交换性，以上各种说明性部件、方框、模块、电路、和步骤均围绕它们的功能来概括性描述。这样的功能被实现为硬件还是软件取决于具体应用和施加在整个系统上的设计约束。技术人员可以针对各个具体应用以变通方式来实施所描述的功能，但是这种实施决策不应当被解释为使得脱离本发明的范围。
结合本文公开的实施例所描述的方法、序列和/或算法可以直接体现为硬件、由处理器执行的软件模块或这二者的组合。软件模块可以位于RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、移动磁盘、CD-ROM或者本领域熟知的任何其它形式的存储介质中。将示例性存储介质耦合到处理器，从而使该处理器能够从存储介质读取信息，且可以向该存储介质写入信息。或者，存储介质可以是处理器的组成部分。
相应地，本发明的实施例可以包括体现了利用如先前描述的芯片间存储接口来读取和写入数据的方法的计算机可读介质。相应地，本发明不限于所示出的例子，并且用于执行本文描述的功能的任何单元都包含于本发明的实施例中。
虽然前述公开内容示出了本发明的说明性实施例，但是应当注意的是，本文可以进行各种改变和修改而不脱离如所附的权利要求书所定义的本发明的保护范围。不需要以任何特定的顺序来执行根据本文描述的本发明的实施例的方法权利要求的功能、步骤和/或动作。此外，尽管本发明的要素可能被描述或声明为单数的形式，但是除非明确地声明了限制为单数，复数是预期的。

Claims (4)

1.一种堆叠封装系统，包括：
第一管芯(102、104)和第二管芯(106)；
所述第一管芯包括：
被配置到第一存储器(306)和第二存储器(308)中的多个存储单元，所述第一管芯具有包括所述第一存储器的第一半部分(304L)和包括所述第二存储器的第二半部分(304R)；
所述第二管芯包括：
中央处理单元(402)；
总线(406)，其耦合到所述中央处理单元；
存储器管理单元(404)，其耦合到所述总线；
第一时钟源，其耦合到所述存储器管理单元用于向所述第一存储器提供第一时钟信号；
第二时钟源，其耦合到所述存储器管理单元用于向所述第二存储器提供第二时钟信号，其中所述第一时钟信号独立于所述第二时钟信号，其中，所述第一时钟源和所述第二时钟源是彼此独立的；第一功能单元(318)，其耦合到所述存储器管理单元用于向所述第一存储器驱动第一读数据信号集合和第一写数据信号集合；
第二功能单元(322)，其耦合到所述存储器管理单元用于向所述第二存储器驱动第二读数据信号集合和第二写数据信号集合；
驱动所述第一读数据信号集合的所述第一功能单元独立于驱动所述第二读数据信号集合的所述第二功能单元之外；
驱动所述第一写数据信号集合的所述第一功能单元独立于驱动所述第二写数据信号集合的所述第二功能单元之外；以及
将所述第一时钟源耦合到所述第一存储器的第一互连(314、320、310)和所述第二时钟源耦合到所述第二存储器的第二互连(316、324、312)，所述第一时钟源用于驱动所述第一互连以为所述第一存储器提供时钟，所述第二时钟源用于驱动所述第二互连以为所述第二存储器提供时钟，其中，所述第一互连和所述第二互连具有相同的电气长度并且彼此是电气独立的。
2.如权利要求1所述的堆叠封装系统，其中，所述存储器管理单元将地址转换为第一物理地址或第二物理地址，所述地址属于地址空间，所述第一物理地址属于与所述第一存储器相关联的第一物理地址空间，所述第二物理地址属于与所述第二存储器相关联的第二物理地址空间，其中，所述第一物理地址空间和所述第二物理地址空间的大小均是所述地址空间的大小的一半。
3.一种用于逻辑半导体管芯上的存储器管理单元访问存储器半导体管芯(102、104)上的物理存储器的方法，所述方法包括：
将地址空间中的地址转换成第一物理地址空间中的物理地址或第二物理地址空间中的物理地址，其中，所述第一物理地址空间和所述第二物理地址空间的大小均是所述地址空间的大小的一半；
将具有所述第一物理地址空间中的物理地址的数据只写入所述存储器半导体管芯上的第一存储器；
将具有所述第二物理地址空间中的物理地址的数据只写入所述存储器半导体管芯上的第二存储器；
只从所述存储器半导体管芯上的所述第一存储器中读取具有所述第一物理地址空间中的物理地址的数据；
只从所述存储器半导体管芯上的所述第二存储器中读取具有所述第二物理地址空间中的物理地址的数据；
通过利用第一功能单元(318)来通过将所述存储器半导体管芯上的第一接口(310)耦合到所述逻辑半导体管芯上的第一接口(314)的第一互连(320)驱动数据信号，将具有所述第一物理地址空间中的物理地址的数据只写入所述存储器半导体管芯上的所述第一存储器，所述逻辑半导体管芯(106)具有第一半部分(302L)和第二半部分(302R)，所述逻辑半导体管芯上的所述第一接口和所述第一功能单元形成于所述逻辑半导体管芯的所述第一半部分上；
通过独立于所述第一功能单元地利用第二功能单元(322)来通过将所述存储器半导体管芯上的第二接口(312)耦合到所述逻辑半导体管芯上的第二接口(316)的第二互连(324)驱动数据信号，将具有所述第二物理地址空间中的物理地址的数据只写入所述存储器半导体管芯上的所述第二存储器，所述逻辑半导体管芯上的所述第二接口和所述第二功能单元形成于所述逻辑半导体管芯的所述第二半部分上；
其中，所述存储器半导体管芯包括第一半部分(304L)和第二半部分(304R)，其中，所述第一存储器位于所述存储器半导体管芯的所述第一半部分中，而所述第二存储器位于所述存储器半导体管芯的所述第二半部分中，其中，所述第一互连和所述第二互连具有相同的电气长度并且彼此是电气独立的；
通过利用所述第一功能单元来读取所述存储器半导体管芯上的所述第一接口上的数据信号，只从所述第一存储器中读取具有所述第一物理地址空间中的物理地址的数据；以及
通过独立于所述第一功能单元地利用所述第二功能单元来读取所述存储器半导体管芯上的所述第二接口上的数据信号，只从所述第二存储器中读取具有所述第二物理地址空间中的物理地址的数据；
其中，所述存储器半导体管芯和所述逻辑半导体管芯被包括在单个堆叠封装系统中。
4.一种堆叠封装系统，包括：
第一管芯(102、104)；
第二管芯(106)；
第一存储器(306)，其形成于所述第一管芯中；
第二存储器(308)，其形成于所述第一管芯中；
存储器管理单元(404)，其用于管理存储器读取和写入，所述存储器管理单元形成于所述第二管芯中，所述存储器管理单元用于：
将地址空间中的地址转换成第一物理地址空间中的物理地址或第二物理地址空间中的物理地址，其中，所述第一物理地址空间和所述第二物理地址空间的大小均是所述地址空间的大小的一半；
将具有所述第一物理地址空间中的物理地址的数据只写入所述第一存储器；
将具有在所述第二物理地址空间中的物理地址的数据只写入所述第二存储器；
只从所述第一存储器中读取具有所述第一物理地址空间中的物理地址的数据；
只从所述第二存储器中读取具有所述第二物理地址空间中的物理地址的数据；
通过利用第一功能单元(318)来通过将所述第一管芯上的第一接口(310)耦合到所述第二管芯上的第一接口(314)的第一互连(320)驱动数据信号，将具有所述第一物理地址空间中的物理地址的数据只写入所述第一存储器，所述第二管芯具有第一半部分(302L)和第二半部分(302R)，所述第二管芯上的所述第一接口和所述第一功能单元形成于所述第二管芯的所述第一半部分上；
通过独立于所述第一功能单元地利用第二功能单元(322)来通过将所述第一管芯上的第二接口(312)耦合到所述第二管芯上的第二接口(316)的第二互连(324)驱动数据信号，将具有所述第二物理地址空间中的物理地址的数据只写入所述第二存储器，所述第二管芯上的所述第二接口和所述第二功能单元形成于所述第二管芯的所述第二半部分上；
其中，所述第一管芯包括第一半部分(304L)和第二半部分(304R)，其中，所述第一存储器位于所述第一管芯的所述第一半部分中，而所述第二存储器位于所述第一管芯的所述第二半部分中，其中，所述第一互连和所述第二互连具有相同的电气长度并且彼此是电气独立的；
通过利用所述第一功能单元来读取所述第一管芯上的所述第一接口上的数据信号，只从所述第一存储器中读取具有所述第一物理地址空间中的物理地址的数据；以及
通过独立于所述第一功能单元地利用所述第二功能单元来读取所述第一管芯上的所述第二接口上的数据信号，只从所述第二存储器中读取具有所述第二物理地址空间中的物理地址的数据。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107147B1 (ko) * 2013-02-01 2020-05-26 삼성전자주식회사 패키지 온 패키지 장치
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9570142B2 (en) * 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
US20170118140A1 (en) * 2015-10-21 2017-04-27 Mediatek Inc. Network switch having identical dies and interconnection network packaged in same package
KR20180037556A (ko) 2016-10-04 2018-04-12 삼성전자주식회사 무선 통신 장치 및 그 제어 방법
KR102400101B1 (ko) 2017-11-03 2022-05-19 삼성전자주식회사 Pop 반도체 패키지 및 그를 포함하는 전자 시스템
US10579557B2 (en) * 2018-01-16 2020-03-03 Advanced Micro Devices, Inc. Near-memory hardened compute blocks for configurable computing substrates
KR20190087893A (ko) * 2018-01-17 2019-07-25 삼성전자주식회사 클럭을 공유하는 반도체 패키지 및 전자 시스템
KR102674550B1 (ko) 2019-10-07 2024-06-13 삼성전자주식회사 온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법
US11797229B2 (en) * 2020-07-02 2023-10-24 Micron Technology, Inc. Multiple register clock driver loaded memory subsystem

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101461007A (zh) * 2005-12-30 2009-06-17 美光科技公司 用于存储器堆叠系统和方法的可配置输入和输出

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945886A (en) * 1996-09-20 1999-08-31 Sldram, Inc. High-speed bus structure for printed circuit boards
JP2008140220A (ja) 2006-12-04 2008-06-19 Nec Corp 半導体装置
US8120958B2 (en) * 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
US7701251B1 (en) 2008-03-06 2010-04-20 Xilinx, Inc. Methods and apparatus for implementing a stacked memory programmable integrated circuit system in package
US7944726B2 (en) 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules
US20100174858A1 (en) 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
US8683164B2 (en) 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
US8713248B2 (en) * 2009-06-02 2014-04-29 Nokia Corporation Memory device and method for dynamic random access memory having serial interface and integral instruction buffer
US8296526B2 (en) * 2009-06-17 2012-10-23 Mediatek, Inc. Shared memory having multiple access configurations
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages
US8472279B2 (en) * 2010-08-31 2013-06-25 Micron Technology, Inc. Channel skewing
US20120137090A1 (en) * 2010-11-29 2012-05-31 Sukalpa Biswas Programmable Interleave Select in Memory Controller
US8400808B2 (en) * 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
JP2013058277A (ja) * 2011-09-07 2013-03-28 Renesas Electronics Corp 半導体装置
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101461007A (zh) * 2005-12-30 2009-06-17 美光科技公司 用于存储器堆叠系统和方法的可配置输入和输出

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