JP2015525398A - チップ間メモリインターフェース構造 - Google Patents

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Abstract

一実施形態では、スタック化パッケージオンパッケージシステムは、メモリダイ(102、104)および論理ダイ(106)を有する。メモリダイは、各々が他方から独立して動作し、各々が論理ダイに電気的に接続されたチップ間インターフェース(310、312)を有する、第1のメモリ(306)および第2のメモリ(308)を含む。論理ダイは、2つの独立したクロックソース(318、322)を有し、一方は第1のメモリに第1のクロック信号を提供し、他方のクロックソースは、第2のメモリに第2のクロック信号を提供する。

Description

本発明は、パッケージ化された集積回路に関し、より詳細には、メモリチップと電気通信している論理チップを有する、スタック化パッケージオンパッケージ(stacked package-on-package)集積回路に関する。
米国特許法第119条に基づく優先権の主張
本特許出願は、本出願の譲受人に譲渡され、参照により本明細書に明確に組み込まれる、2012年6月1日に出願された「INTER-CHIP MEMORY INTERFACE STRUCTURE」と題する米国仮出願第61/654,156号の優先権を主張する。
中央処理装置(CPU)およびメモリチップ間インターフェースは、システム性能および電力にとって極めて重要である。システムが性能をより必要とするとき、CPUとローカルメモリとの間のデータトラフィックは増加し、高いデータ帯域幅のためのチップ間インターフェース速度を増加させる。しかしながら、高速チップ間インターフェースはしばしば、クロックジッタおよびクロック-信号間スキューにより影響をこうむる。
図1は、102および104と標示された2つのメモリチップ(ダイス)、および106と標示された論理チップ(ダイ)を含むスタック化POP(パッケージオンパッケージ)システムの簡略断面図である。論理チップ106は、CPU(図示せず)を含み、メモリチップ102および104は、CPUが利用可能なメモリ階層の一部である。
メモリチップ102および104は、論理チップ106に電気的に接続されている。ワイヤ107は、パッケージ基板108上の接触パッド(図示せず)にメモリチップを電気的に接続し、パッケージ基板108内のビア(図示せず)は、パッケージボール(package ball)110への電気的接続を提供する。パッケージボール110は、パッケージ基板112上の相互接続部(図示せず)を介して、およびパッケージボール114を介して論理チップ106への電気的接続を提供する。
パッケージボール116は、論理チップ106がプリント回路板(図示せず)を介して他のパッケージ化集積回路に電気的に接続され得るように、パッケージ基板112内のビア(図示せず)を介してパッケージボール114に電気的に接続されている。
多くのモバイルシステムは、複数のメモリチャネルを有し、各メモリチャネルインターフェースが32ビットI/O(入力/出力)幅を有するのが一般的である。このインターフェースの物理的実装形態は、スタック化パッケージ内のダイスにわたってセグメント化される。この分散したセグメント化の特徴は、図1のPOPシステム内のメモリ-CPU間インターフェースを概略化する、図2に示される。
図2を参照すると、202と標示された平面はメモリチップを表し、204と標示された平面は論理チップを表す。メモリチップ202上のチップ間インターフェースは、206および208と標示された2つの構造部にセグメント化される。このチップ間インターフェースは、たとえば、クロック信号、コマンド信号、母線、グランドレール(ground rail)、アドレス信号、書込データ信号、および読取データ信号のための相互接続部を含む。
論理チップ204上の対応するチップ間インターフェースは、メモリチップ上と同様にセグメント化され、210および212と標示された2つの構造部によって概略化される。214と標示されたラインは、構造部206と構造部210との間の相互接続部を概略化し、216と標示されたラインは、構造部208と構造部212との間の相互接続部を概略化する。したがって、ライン214および216は、相互接続部と呼ばれる。相互接続部214および216の組合せに対応する、図1の断面図内の構造部は、ワイヤ107、パッケージ基板108内のビア、パッケージボール110、パッケージ基板112上の相互接続部、およびパッケージボール114である。
チップ間インターフェースを物理的にセグメント化するための理由は、ダイパッドおよびパッケージボールのレイアウトによって課された制約のためである。機能ユニット218は、クロックソースと、チップ間インターフェースを駆動するドライバの組とを概略化する。適切な動作のために、機能ユニット218によって表されたクロックソースは、チップ間インターフェースの2つの部分が論理チップ204の両端部の近くに物理的に配置されても、チップ間インターフェースのこれら2つの部分にわたって同じクロック位相を維持しなければならない。
ラベル206、208、210、212、214、および216によって表された構造部は、メモリチップ202を論理チップ204に結合するためのチップ間インターフェースの電気的長さ全体に寄与する。図2に示す2つのチップにわたる、この単一のインターフェースの物理的分散およびセグメント化は、システムの周波数および性能全体を制限する、クロック信号ジッタスキューに寄与する。
本発明の例示的な実施形態は、メモリダイおよび論理ダイを有するスタック化パッケージオンパッケージシステムのためのシステムおよび方法を対象とし、本メモリダイは、各々が他方から独立して動作し、各々が論理ダイに電気的に接続されたチップ間インターフェースを有する、第1のメモリおよび第2のメモリを含む。
一実施形態では、スタック化パッケージオンパッケージシステムは、第1のダイおよび第2のダイを含む。第1のダイは、第1のメモリおよび第2のメモリ内に構成された複数のメモリセルを含む。第2のダイは、中央処理装置と、中央処理装置に結合されたバスと、バスに結合されたメモリ管理ユニットと、第1のメモリに第1のクロック信号を提供するためにメモリ管理ユニットに結合された第1のクロックソースと、第2のメモリに第2のクロック信号を提供するためにメモリ管理ユニットに結合された第2のクロックソースとを含み、第1および第2のクロックソースは、互いに独立している。
別の実施形態では、メモリ半導体ダイ上の物理メモリにアクセスするためのメモリ管理ユニットのための方法が開示される。本方法は、アドレス空間内のアドレスを第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換するステップであって、第1および第2の物理アドレス空間のサイズが各々アドレス空間のサイズの2分の1である、ステップと、第1の物理アドレス空間内の物理アドレスを有するデータをメモリ半導体ダイ上の第1のメモリにのみ書き込むステップと、第2の物理アドレス空間内の物理アドレスを有するデータをメモリ半導体ダイ上の第2のメモリにのみ書き込むステップと、メモリ半導体ダイ上の第1のメモリからのみ第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと、メモリ半導体ダイ上の第2のメモリからのみ第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップとを含む。
別の実施形態では、非一時的コンピュータ可読記録媒体は、プロセッサによって実行されるとき、方法を実施する命令を記憶している。本方法は、アドレス空間内のアドレスを第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換するステップであって、第1および第2の物理アドレス空間のサイズが各々アドレス空間のサイズの2分の1である、ステップと、第1の物理アドレス空間内の物理アドレスを有するデータをメモリ半導体ダイ上の第1のメモリにのみ書き込むステップと、第2の物理アドレス空間内の物理アドレスを有するデータをメモリ半導体ダイ上の第2のメモリにのみ書き込むステップと、メモリ半導体ダイ上の第1のメモリからのみ第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと、メモリ半導体ダイ上の第2のメモリからのみ第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップとを含む。
別の実施形態では、スタック化パッケージオンパッケージシステムは、第1のダイと、第2のダイと、第1のダイに形成された第1のメモリと、第1のダイに形成された第2のメモリと、メモリの読取りおよび書込みを管理するためのメモリ管理手段とを含み、本メモリ管理手段は第2のダイに形成される。本メモリ管理手段は、アドレス空間内のアドレスを第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換し、第1および第2の物理アドレス空間のサイズが各々アドレス空間のサイズの2分の1であって、第1の物理アドレス空間内の物理アドレスを有するデータを第1のメモリにのみ書き込み、第2の物理アドレス空間内の物理アドレスを有するデータを第2のメモリにのみ書き込み、第1のメモリからのみ第1の物理アドレス空間内の物理アドレスを有するデータを読み取り、第2のメモリからのみ第2の物理アドレス空間内の物理アドレスを有するデータを読み取る。
添付の図面は、本発明の実施形態に関する説明において助けとなるように提示されており、本発明の限定ではなく、実施形態の例示のみのために提供されている。
集積回路のための従来のスタック化パッケージオンパッケージシステムの断面図である。 従来のメモリ-CPU間チップ間インターフェースの概略図である。 一実施形態による、メモリ-CPU間チップ間インターフェースの論理的ビューである。 一実施形態による、メモリ-CPU間チップ間インターフェースの別の論理的ビューである。 一実施形態による、アドレス変換し、データを書き込み読み取る方法を示すフロー図である。 一実施形態を採用するワイヤレス通信ネットワークを示す図である。
本発明の特定の実施形態を対象とする以下の説明および関連する図面において、本発明の態様が開示される。本発明の範囲から逸脱することなく、代替の実施形態が考案され得る。加えて、本発明の関連する詳細を不明瞭にしないように、本発明のよく知られている要素は詳細に説明されないか、または省略される。
「例示的な」という言葉は、「例、事例、または例示として機能する」ことを意味するように本明細書で使用される。「例示的な」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいか、または有利であると解釈されるべきではない。同様に、「本発明の実施形態」という用語は、本発明のすべての実施形態が、論じられた特徴、利点または動作モードを含むことを必要としない。
本明細書で使用する用語は、特定の実施形態の説明のみを目的とするものであり、本発明の実施形態を限定するものではない。本明細書で使用する単数形「a」、「an」、および「the」は、文脈が別段に明確に示すのでなければ、複数形をも含むものとする。さらに、本明細書で使用する「含む(comprises)」、「含んでいる(comprising)」、「含む(includes)」、および/または「含んでいる(including)」という用語は、述べられた特徴、整数、ステップ、動作、要素、および/または構成要素の存在を明示するが、1つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、および/またはそれらのグループの存在または追加を排除しないことを理解されよう。
さらに、多くの実施形態について、たとえばコンピューティングデバイスの要素によって実行されるべき、一連の動作に関して説明する。本明細書で説明する様々なアクションは、特定の回路(たとえば、特定用途向け集積回路(ASIC))によって、1つまたは複数のプロセッサによって実行されるプログラム命令によって、または両方の組合せによって実施できることを認識されよう。さらに、本明細書で説明するこれらの一連のアクションは、実行時に、関連するプロセッサに本明細書で説明する機能性を実施させるコンピュータ命令の対応するセットを記憶した、任意の形式のコンピュータ可読記憶媒体内で全体として具現化されるものと見なすことができる。したがって、本発明の様々な態様は、特許請求される主題の範囲内にすべて入ることが企図されているいくつかの異なる形式で具現化され得る。さらに、本明細書で説明される実施形態ごとに、任意のそのような実施形態の対応する形式は、本明細書では、たとえば、説明されるアクションを実行する「ように構成された論理」として説明されることがある。
図3は、一実施形態による、メモリ-CPU間チップ間インターフェースを示す。302と標示された平面は、CPU(図示せず)を含む論理チップ(ダイ)を概略化する。304と標示された平面は、メモリチップを概略化する。図3に示すメモリチップ304は単一のダイから成るが、この単一のダイ上のメモリセルは、306および308と標示された2つの部分に論理的に区分される。メモリのこれら2つの部分は、同じグランドおよび電力バスを共有することができるが、コマンド、読取データ、書込データ、およびクロック信号のためのそれらの信号ラインは、互いに分離される。実際には、チップ302および304は、スタック化パッケージオンパッケージシステム内にパッケージ化される。他のチップは、これら2つのチップ上にスタック化され、同じパッケージシステムに統合され得るが、説明を簡単にするために、図3には2つのチップのみが示されている。
310と標示された構造部は、コマンド信号、読取データ信号、書込データ信号、およびクロック信号のための様々な相互接続部を含む、メモリ部分306のためのチップ間インターフェースを概略化する。同様に、312と標示された構造部は、コマンド信号、読取データ信号、書込データ信号、およびクロック信号のための様々な相互接続部を含む、メモリ部分308のためのチップ間インターフェースを概略化する。
314と標示された構造部は、メモリチップ304上のチップ間インターフェース310に電気的に接続された、論理チップ302上のチップ間インターフェースの一部を概略化する。同様に、316と標示された構造部は、メモリチップ304上のチップ間インターフェース312に電気的に接続された、論理チップ302上のチップ間インターフェースの一部を概略化する。
318と標示された機能ユニットは、クロックソース、ドライバの組、および論理チップ302上の論理ブロックを表す。機能ユニット318は、チップ間インターフェース314および310を介して、クロック信号、コマンド信号、読取データ信号、および書込データ信号をメモリ部分306に提供する。ライン320は、チップ間インターフェース314とチップ間インターフェース310との間の電気的相互接続部を表す。
322と標示された機能ユニットは、クロックソース、ドライバの組、および論理チップ302上の論理ブロックを表す。機能ユニット322は、チップ間インターフェース316および312を介して、クロック信号、コマンド信号、読取データ信号、および書込データ信号をメモリ部分308に提供する。ライン324は、チップ間インターフェース316とチップ間インターフェース312との間の電気的相互接続部を表す。
機能ユニット318および322によって提供される信号は、互いに独立している。詳細には、これら2つの機能ユニット内のクロックソースによって提供されるクロック信号は、互いに独立している。各クロックソースは、その関連のインターフェースを駆動するだけでよく、各インターフェースは、他と電気的に独立している。図4の実施形態に示す各チップ間インターフェースは、電気的に独立しており、他の種類のチップ間インターフェースの場合のようにパッケージシステムの両側に分散される必要はない。これは、より良いシステムレベルタイミングマージンのために、クロックジッタおよびスキューを緩和するのを助ける。
単一の統合型チップ間インターフェースを実装するのとは対照的に、2つの別のチップ間インターフェースを実装することは、メモリチップ304上に統合されたメモリセルを制御し、それにアクセスするのに使用される単一のラインおよびドライバの総数を含む信号パス長を代償とする。この代償を説明するために、図4を考察する。図4は、図3の実施形態の論理表現であり、システムバス406を介して互いに接続されたCPU402およびメモリ管理ユニット404を示す。メモリチップ304の総メモリサイズが1GBであると仮定する。単一のチップ間インターフェースが使用されるとすれば、アドレスラインの数は、20本となるであろう。メモリ部分306およびメモリ部分308が各々0.5GBとなるようにメモリセルを論理的にグループ化することによって、各チップ間インターフェース314および316は、19本のアドレスラインを有し、すなわち合計38本のアドレスラインを有する。
したがって、上記の例では、独立した自己含有のインターフェースを利用することによって、アドレスラインの総数は、単一の統合型インターフェースが使用される場合に必要とされる20本ではなく、38本である。しかしながら、19本の各グループは他方から電気的に独立しているので、各インターフェースの信号パス長は、統合型インターフェースの信号パス長の半分にすぎない。
信号パス長を短縮化することは、いくつかの改善を提供する。たとえば、導入される必要があるバッファはより少なくなり、クロック信号ジッタがより小さくなる。より短い信号パス長は、より小さいクロック信号スキューをもたらす。また、より小さいバッファを利用することができ、各信号ラインのキャパシタンス全体がより小さくなり、このことが、CPUとメモリの両方における電力消費量を低減するのを助ける。より小さいクロック信号ジッタ、スキュー、および電力消費量により、実施形態は、より高いクロック周波数を実現することが予想される。
いくつかの実施形態の場合、メモリ部分306および308、ならびにそれらの対応するインターフェースは、メモリチップ304によって表されるメモリ半導体ダイ内に対称にレイアウトされ得る。たとえば、破線304Sは、メモリチップ304によって表されるメモリ半導体ダイを左半部分304Lと右半部分304Rとに分割する、メモリチップ304内の対称線を表し、メモリ部分306は左半部分304Lにあり、メモリ部分308は右半部分304Rにある。
いくつかの実施形態の場合、機能ユニット318および322、ならびにそれらの対応するインターフェースは、論理チップ302によって表されるメモリ半導体ダイ内に対称にレイアウトされ得る。たとえば、破線302Sは、論理チップ302によって表される論理半導体ダイを左半部分302Lと右半部分302Rとに分割する、論理チップ302内の対称線を表し、機能ユニット318は左半部分302Lにあり、機能ユニット322は右半部分302Rにある。
CPU402は、2つのチップ間インターフェースが実装されるにせよ、または単一のチップ間インターフェースが使用されるにせよ、同じアドレス空間が見える。メモリ管理ユニット404は、チップ間インターフェースの実装形態を見えないようにする。メモリ管理ユニットは、特定のアドレスを変換し、その結果、変換されたアドレスは、インターフェース314またはインターフェース316のいずれかの上で駆動されるが、両方では駆動されない。
図5は、一実施形態による、アドレス変換し、データを書き込み読み取る上述の方法を示すフロー図である。ステップ502では、MMU404は、CPU402によって見られるアドレス空間内のアドレスを、第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換する。第1および第2の物理アドレス空間のサイズは各々、CPU402によって見られるアドレス空間のサイズの2分の1である。
ステップ504に示すように、MMU404が第1の物理アドレス空間内の物理アドレスを有するデータを書き込んでいるとき、そのデータは、メモリチップ304上の第1のメモリにのみ書き込まれる。たとえば、第1のメモリは、メモリ部分306とすることができる。同様に、ステップ506に示すように、MMU404が第2の物理アドレス空間内の物理アドレスを有するデータを書き込んでいるとき、そのデータは、メモリチップ304上の第2のメモリにのみ書き込まれる。たとえば、第2のメモリは、メモリ部分308とすることができる。
ステップ508に示すように、MMU404が第1の物理アドレス空間内の物理アドレスを有するデータを読み取っているとき、そのデータは、メモリチップ304上の第1のメモリからのみ読み取られる。同様に、ステップ510に示すように、MMU404が第2の物理アドレス空間内の物理アドレスを有するデータを読み取っているとき、そのデータは、メモリチップ304上の第2のメモリからのみ読み取られる。
図5は、メモリ内に記憶された命令の下でMMU404によって実行され得るプロシージャを示すフロー図である。メモリは、メモリ部分306または308とすることができるか、またはMMU404と統合されたメモリとすることができる。そのようなメモリは、命令を記憶した非一時的コンピュータ可読メモリと呼ばれ得る。
実施形態は、セルラー電話ネットワークなどの多数の通信システムに普及した適用例を発見することができる。たとえば、図6は、基地局604A、604Bおよび604Cを含むセルラー電話ネットワーク602を示す。図6は、606と標示された通信デバイスを示しており、これはモバイルセルラー通信デバイス、たとえば、いわゆるスマートフォン、タブレット、またはセルラー電話ネットワークに適した何らかの他の種類の通信デバイスであり得る。通信デバイス606は、モバイルである必要はない。図6の特定の例では、通信デバイス606は、基地局604Cに関連するセル内に位置する。矢印608および610は、それぞれアップリンクチャネルおよびダウンリンクチャネルを図式的に表しており、これによって通信デバイス606は基地局604Cと通信する。
実施形態は、たとえば、通信デバイス606もしくは基地局604C、またはその両方に関連するデータ処理システムにおいて使用され得る。図6は、本明細書で説明する実施形態が用いられ得る多くの適用例のうちのたった1つの適用例を示す。
情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることを当業者は諒解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
さらに、本明細書で開示した実施形態に関連して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装できることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップを、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課される設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じるものと解釈すべきではない。
本明細書で開示された実施形態と関連して説明された方法、シーケンス、および/またはアルゴリズムは、ハードウェアで、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで直接具現化され得る。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野で知られている任意の他の形態の記憶媒体中に常駐し得る。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体はプロセッサと一体であり得る。
したがって、本発明の一実施形態は、前述のように、チップ間メモリインターフェース構造によってデータを読み取り書き込むための方法を具現するコンピュータ可読媒体を含み得る。したがって、本発明は図示の例に限定されず、本明細書で説明した機能を実行するためのいかなる手段も、本発明の実施形態中に含まれる。
上記の開示は本発明の例示的な実施形態を示すが、添付の特許請求の範囲によって規定される本発明の範囲から逸脱することなく、本明細書において様々な変更および修正を行うことができることに留意されたい。本明細書で説明した本発明の実施形態による方法クレームの機能、ステップおよび/またはアクションは、特定の順序で実行されなくてもよい。さらに、本発明の要素は、単数形で説明または特許請求されていることがあるが、単数形に限定することが明示的に述べられていない限り、複数形が企図される。
102 メモリチップ
104 メモリチップ
106 論理チップ
107 ワイヤ
108 パッケージ基板
110 パッケージボール
112 パッケージ基板
114 パッケージボール
116 パッケージボール
202 メモリチップ
204 論理チップ
206 チップ間インターフェース、構造部
208 チップ間インターフェース、構造部
210 チップ間インターフェース、構造部
212 チップ間インターフェース、構造部
214 相互接続部、ライン
216 相互接続部、ライン
218 機能ユニット
302 論理チップ
302S 対称線
302L 論理半導体ダイの左半部分
302R 論理半導体ダイの右半部分
304 メモリチップ
304S 対称線
304L メモリ半導体ダイの左半部分
304R メモリ半導体ダイの右半部分
306 メモリ部分、第１のメモリ
308 メモリ部分、第２のメモリ
310 チップ間インターフェース、構造部
312 チップ間インターフェース、構造部
314 チップ間インターフェース、構造部
316 チップ間インターフェース、構造部
318 機能ユニット
320 電気的相互接続部
322 機能ユニット
324 電気的相互接続部
402 中央処理ユニット(CPU)
404 メモリ管理ユニット(MMU)
406 システムバス
602 セルラー電話ネットワーク
604A 基地局
604B 基地局
604C 基地局
606 通信デバイス
608 アップリンクチャネル
610 ダウンリンクチャネル

Claims (15)

  1. 第1のダイ(102、104)および第2のダイ(106)を含むスタック化パッケージオンパッケージシステムであって、
    前記第1のダイは、
    第1のメモリ(306)および第2のメモリ(308)内に構成された複数のメモリセルを含み、
    前記第2のダイは、
    中央処理装置(402)と、
    前記中央処理装置に結合されたバス(406)と、
    前記バスに結合されたメモリ管理ユニット(404)と、
    第1のクロック信号を前記第1のメモリに供給するために前記メモリ管理ユニットに結合された第1のクロックソース(318)と、
    第2のクロック信号を前記第2のメモリに供給するために前記メモリ管理ユニットに結合された第2のクロックソース(322)と
    を含み、
    前記第1のクロックソースおよび第2のクロックソースは互いに独立していることを特徴とするスタック化パッケージオンパッケージシステム。
  2. 前記第2のダイは、
    読取データ信号の第1の組および書込データ信号の第1の組を前記第1のメモリへと駆動するために前記メモリ管理ユニットに結合された第1の機能ユニット(318)と、
    読取データ信号の第2の組および書込データ信号の第2の組を前記第1のメモリへと駆動するために前記メモリ管理ユニットに結合された第2の機能ユニット(322)と
    をさらに含み、
    読取データ信号の前記第1の組を駆動する前記第1の機能ユニットは、読取データ信号の前記第2の組を駆動する前記第2の機能ユニットから独立しており、
    書込データ信号の前記第1の組を駆動する前記第1の機能ユニットは、書込データ信号の前記第2の組を駆動する前記第2の機能ユニットから独立していることを特徴とする請求項1に記載のスタック化パッケージオンパッケージシステム。
  3. 前記メモリ管理ユニットは、アドレスを第1の物理アドレスまたは第2の物理アドレスのいずれかに変換し(502)、前記アドレスはアドレス空間に属しており、前記第1の物理アドレスは前記第1のメモリに関連する第1の物理アドレス空間に属しており、前記第2の物理アドレスは前記第2のメモリに関連する第2の物理アドレス空間に属しており、前記第1の物理アドレス空間および第2の物理アドレス空間のサイズは各々、前記アドレス空間のサイズの2分の1であることを特徴とする請求項2に記載のスタック化パッケージオンパッケージシステム。
  4. 前記第1のダイは、前記第1のメモリを含む第1の半部分(304L)および前記第2のメモリを含む第2の半部分(304R)を有し、前記スタック化パッケージオンパッケージシステムは、第1の相互接続部(314、320、310)および第2の相互接続部(316、324、312)をさらに含み、前記第1のクロックソースは前記第1のメモリをクロック制御するために前記第1の相互接続部を駆動し、前記第2のクロックソースは前記第2のメモリをクロック制御するために前記第2の相互接続部を駆動し、前記第1の相互接続部および第2の相互接続部は等しい電気的長さを有することを特徴とする請求項3に記載のスタック化パッケージオンパッケージシステム。
  5. メモリ半導体ダイ(102、104)上の物理メモリにアクセスするためのメモリ管理ユニットのための方法であって、
    アドレス空間内のアドレスを、第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換するステップであって、前記第1の物理アドレス空間および第2の物理アドレス空間のサイズは各々、前記アドレス空間のサイズの2分の1である、ステップ(502)と、
    前記第1の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第1のメモリにのみ書き込むステップ(504)と、
    前記第2の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第2のメモリにのみ書き込むステップ(506)と、
    前記メモリ半導体ダイ上の前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(508)と、
    前記メモリ半導体ダイ上の前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(510)と
    を含むことを特徴とする方法。
  6. 第1の機能ユニット(318)によって第1のインターフェース(314)上でデータ信号を駆動することによって、前記第1の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第1のメモリにのみ書き込むステップであって、前記第1のインターフェースおよび前記第1の機能ユニットは、第1の半部分(302L)および第2の半部分(302R)を有する論理半導体ダイ(106)上に形成され、前記第1のインターフェースおよび前記第1の機能ユニットは、前記論理半導体ダイの前記第1の半部分上に形成される、ステップと、
    第2の機能ユニット(322)によって第2のインターフェース(316)上でデータ信号を駆動することによって、前記第2の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第2のメモリにのみ書き込むステップであって、前記第2のインターフェースおよび前記第2の機能ユニットは、前記論理半導体ダイの前記第2の半部分上に形成される、ステップと、
    前記第1の機能ユニットにより前記第1のインターフェース上のデータ信号を読み取ることによって、前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと、
    前記第2の機能ユニットにより前記第2のインターフェース上のデータ信号を読み取ることによって、前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと
    をさらに含む方法であって、
    前記メモリ半導体ダイおよび前記論理半導体ダイは、単一のスタック化パッケージオンパッケージシステムに含まれることを特徴とする請求項5に記載の方法。
  7. 前記メモリ半導体ダイは、第1の半部分(304L)および第2の半部分(304R)を含み、前記第1のメモリは前記メモリ半導体ダイの前記第1の半部分にあり、前記第2のメモリは前記メモリ半導体ダイの前記第2の半部分にあることを特徴とする請求項6に記載の方法。
  8. メモリ半導体ダイ(102、104)上の物理メモリにアクセスするためのメモリ管理ユニットのための方法であって、
    アドレス空間内のアドレスを、第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換するステップであって、前記第1の物理アドレス空間および第2の物理アドレス空間のサイズは各々、前記アドレス空間のサイズの2分の1である、ステップ(502)と、
    前記第1の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第1のメモリにのみ書き込むステップ(504)と、
    前記第2の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第2のメモリにのみ書き込むステップ(506)と、
    前記メモリ半導体ダイ上の前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(508)と、
    前記メモリ半導体ダイ上の前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(510)と
    を含む、方法。
  9. 第1の機能ユニット(318)によって第1のインターフェース(314)上でデータ信号を駆動することによって、前記第1の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第1のメモリにのみ書き込むステップであって、前記第1のインターフェースおよび前記第1の機能ユニットは、第1の半部分(302L)および第2の半部分(302R)を有する論理半導体ダイ(106)上に形成され、前記第1のインターフェースおよび前記第1の機能ユニットは、前記論理半導体ダイの前記第1の半部分上に形成される、ステップと、
    第2の機能ユニット(322)によって第2のインターフェース(316)上でデータ信号を駆動することによって、前記第2の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第2のメモリにのみ書き込むステップであって、前記第2のインターフェースおよび前記第2の機能ユニットは、前記論理半導体ダイの前記第2の半部分上に形成される、ステップと、
    前記第1の機能ユニットにより前記第1のインターフェース上のデータ信号を読み取ることによって、前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと、
    前記第2の機能ユニットにより前記第2のインターフェース上のデータ信号を読み取ることによって、前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと
    をさらに含む方法であって、
    前記メモリ半導体ダイおよび前記論理半導体ダイは、単一のスタック化パッケージオンパッケージシステムに含まれる、請求項8に記載の方法。
  10. 前記メモリ半導体ダイは、第1の半部分(304L)および第2の半部分(304R)を含み、前記第1のメモリは前記メモリ半導体ダイの前記第1の半部分にあり、前記第2のメモリは前記メモリ半導体ダイの前記第2の半部分にあることを特徴とする請求項9に記載の方法。
  11. プロセッサ(402、404)によって実行されるときに方法を実施する命令を記憶した非一時的コンピュータ可読記録媒体であって、前記方法は、
    アドレス空間内のアドレスを、第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換するステップであって、前記第1の物理アドレス空間および第2の物理アドレス空間のサイズは各々、前記アドレス空間のサイズの2分の1である、ステップ(502)と、
    前記第1の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第1のメモリにのみ書き込むステップ(504)と、
    前記第2の物理アドレス空間内の物理アドレスを有するデータを、前記メモリ半導体ダイ上の第2のメモリにのみ書き込むステップ(506)と、
    前記メモリ半導体ダイ上の前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(508)と、
    前記メモリ半導体ダイ上の前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップ(510)と
    を含むことを特徴とする非一時的コンピュータ可読記録媒体。
  12. 前記メモリ半導体ダイは、第1の半部分(304L)および第2の半部分(304R)を含み、前記第1のメモリは前記第1の半部分にあり、前記第2のメモリは前記第2の半部分にあることを特徴とする請求項11に記載の非一時的コンピュータ可読記録媒体。
  13. 前記方法は、
    第1の機能ユニット(318)によって第1のインターフェース(314)上でデータ信号を駆動することによって、前記第1の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第1のメモリにのみ書き込むステップであって、前記第1のインターフェースおよび前記第1の機能ユニットは、第1の半部分(302L)および第2の半部分(302R)を有する論理半導体ダイ(106)上に形成され、前記第1のインターフェースおよび前記第1の機能ユニットは、前記論理半導体ダイの前記第1の半部分上に形成される、ステップと、
    第2の機能ユニット(322)によって第2のインターフェース(316)上でデータ信号を駆動することによって、前記第2の物理アドレス空間内の物理アドレスを有するデータを前記メモリ半導体ダイ上の前記第2のメモリにのみ書き込むステップであって、前記第2のインターフェースおよび前記第2の機能ユニットは、前記論理半導体ダイの前記第2の半部分上に形成される、ステップと、
    前記第1の機能ユニットにより前記第1のインターフェース上のデータ信号を読み取ることによって、前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと、
    前記第2の機能ユニットにより前記第2のインターフェース上のデータ信号を読み取ることによって、前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取るステップと
    をさらに含み、
    前記メモリ半導体ダイおよび前記論理半導体ダイは、単一のスタック化パッケージオンパッケージシステムに含まれることを特徴とする請求項11に記載の非一時的コンピュータ可読記録媒体。
  14. 第1のダイ(102、104)と、
    第2のダイ(106)と、
    前記第1のダイに形成された第1のメモリ(306)と、
    前記第1のダイに形成された第2のメモリ(308)と、
    前記第2のダイに形成された、メモリの読取りおよび書込みを管理するためのメモリ管理手段(404)であって、
    アドレス空間内のアドレスを、第1の物理アドレス空間内の物理アドレスまたは第2の物理アドレス空間内の物理アドレスのいずれかに変換し(502)、前記第1の物理アドレス空間および第2の物理アドレス空間のサイズは各々、前記アドレス空間のサイズの2分の1であり、
    前記第1の物理アドレス空間内の物理アドレスを有するデータを、前記第1のメモリにのみ書き込み(504)、
    前記第2の物理アドレス空間内の物理アドレスを有するデータを、前記第2のメモリにのみ書き込み(506)、
    前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取り(508)、
    前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取る(510)
    ためのメモリ管理手段と
    を含むことを特徴とするスタック化パッケージオンパッケージシステム。
  15. 前記メモリ管理手段はさらに、
    第1の機能ユニット(318)によって第1のインターフェース(314)上でデータ信号を駆動することによって、前記第1の物理アドレス空間内の物理アドレスを有するデータを前記第1のメモリにのみ書き込み、前記第1のインターフェースおよび前記第1の機能ユニットは、第1の半部分(302L)および第2の半部分(302R)を有する第2のダイ上に形成され、前記第1のインターフェースおよび前記第1の機能ユニットは、前記第2のダイの前記第1の半部分上に形成され、
    第2の機能ユニット(322)によって第2のインターフェース(316)上でデータ信号を駆動することによって、前記第2の物理アドレス空間内の物理アドレスを有するデータを前記第2のメモリにのみ書き込み、前記第2のインターフェースおよび前記第2の機能ユニットは、前記第2のダイの前記第2の半部分上に形成され、
    前記第1の機能ユニットにより前記第1のインターフェース上のデータ信号を読み取ることによって、前記第1のメモリからのみ、前記第1の物理アドレス空間内の物理アドレスを有するデータを読み取り、
    前記第2の機能ユニットにより前記第2のインターフェース上のデータ信号を読み取ることによって、前記第2のメモリからのみ、前記第2の物理アドレス空間内の物理アドレスを有するデータを読み取り、
    前記第1のダイは、第1の半部分および第2の半部分を含み、前記第1のメモリは前記第1のダイの前記第1の半部分にあり、前記第2のメモリは前記第1のダイの前記第2の半部分にあることを特徴とする請求項14に記載のスタック化パッケージオンパッケージシステム。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019125373A (ja) * 2018-01-17 2019-07-25 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． クロックを共有する半導体パッケージ

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102107147B1 (ko) * 2013-02-01 2020-05-26 삼성전자주식회사 패키지 온 패키지 장치
KR102144367B1 (ko) * 2013-10-22 2020-08-14 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US9570142B2 (en) * 2015-05-18 2017-02-14 Micron Technology, Inc. Apparatus having dice to perorm refresh operations
US20170118140A1 (en) * 2015-10-21 2017-04-27 Mediatek Inc. Network switch having identical dies and interconnection network packaged in same package
KR20180037556A (ko) 2016-10-04 2018-04-12 삼성전자주식회사 무선 통신 장치 및 그 제어 방법
KR102400101B1 (ko) 2017-11-03 2022-05-19 삼성전자주식회사 Pop 반도체 패키지 및 그를 포함하는 전자 시스템
US10579557B2 (en) * 2018-01-16 2020-03-03 Advanced Micro Devices, Inc. Near-memory hardened compute blocks for configurable computing substrates
KR102674550B1 (ko) 2019-10-07 2024-06-13 삼성전자주식회사 온-다이 미러링 기능을 갖는 메모리 칩 및 그것을 테스트하는 방법
US11797229B2 (en) * 2020-07-02 2023-10-24 Micron Technology, Inc. Multiple register clock driver loaded memory subsystem

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100325368A1 (en) * 2009-06-17 2010-12-23 Media Tek, Inc. Shared memory having multiple access configurations
JP2013058277A (ja) * 2011-09-07 2013-03-28 Renesas Electronics Corp 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945886A (en) * 1996-09-20 1999-08-31 Sldram, Inc. High-speed bus structure for printed circuit boards
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP2008140220A (ja) 2006-12-04 2008-06-19 Nec Corp 半導体装置
US8120958B2 (en) * 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
US7701251B1 (en) 2008-03-06 2010-04-20 Xilinx, Inc. Methods and apparatus for implementing a stacked memory programmable integrated circuit system in package
US7944726B2 (en) 2008-09-30 2011-05-17 Intel Corporation Low power termination for memory modules
US20100174858A1 (en) 2009-01-05 2010-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Extra high bandwidth memory die stack
US8683164B2 (en) 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
US8713248B2 (en) * 2009-06-02 2014-04-29 Nokia Corporation Memory device and method for dynamic random access memory having serial interface and integral instruction buffer
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages
US8472279B2 (en) * 2010-08-31 2013-06-25 Micron Technology, Inc. Channel skewing
US20120137090A1 (en) * 2010-11-29 2012-05-31 Sukalpa Biswas Programmable Interleave Select in Memory Controller
US8400808B2 (en) * 2010-12-16 2013-03-19 Micron Technology, Inc. Phase interpolators and push-pull buffers
US20130159587A1 (en) * 2011-12-15 2013-06-20 Aaron Nygren Interconnect Redundancy for Multi-Interconnect Device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100325368A1 (en) * 2009-06-17 2010-12-23 Media Tek, Inc. Shared memory having multiple access configurations
JP2013058277A (ja) * 2011-09-07 2013-03-28 Renesas Electronics Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019125373A (ja) * 2018-01-17 2019-07-25 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． クロックを共有する半導体パッケージ
JP7291487B2 (ja) 2018-01-17 2023-06-15 三星電子株式会社 クロックを共有する半導体パッケージ

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