CN104598405A - 扩展芯片及可扩展的芯片系统及控制方法 - Google Patents

Abstract

公开了一种扩展芯片及可扩展的芯片系统及控制方法。所述扩展芯片包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，所述设备扩展装置包括第一至第三端口，其中第一端口经由内存总线连接至I/O引脚，所述I/O引脚用于连接外部的内存总线；第二端口经由内存总线与存储器相连；以及第三端口经由用户自定义总线与计算单元相连。该扩展芯片可以兼容内存的标准芯片封装，从而便于升级已有的芯片系统。

Description

扩展芯片及可扩展的芯片系统及控制方法

技术领域

本发明属于芯片系统设计技术，具体地，涉及扩展芯片及可扩展的芯片系统及控制方法。

背景技术

在芯片系统产品的生命周期中，经常会面临着硬件资源需要升级的情况。例如，在已经使用的PCB板上需要添加计算单元资源，以弥补产品在计算能力方面的不足。

图1示出了现有的芯片系统在升级后的示意性框图。在原PCB上设置的原硬件资源100包括主控芯片101和必备的主存储器102。为了升级芯片系统，采用重新设计的PCB，进一步包括新硬件资源200。新硬件资源200例如包括扩展芯片201和可能需要的辅存储器202。与传统PCB升级前的芯片系统相比，在主控芯片101和扩展芯片102之间增加了板级的用户自定义总线连接106，在扩展芯片201与辅存储器202之间也增加了板级的内存总线连接107。

由于新增的扩展芯片201和辅存储器202，原PCB的核心部分必须进行重大修改。此外，由于新增的用户自定义总线连接106和内存总线连接107，PCB板的板级总线的连接数量相当可观，这也极大地增加了布线的难度。因此，上述升级方案无法利用已有的PCB设计，而必须在关键部分进行大面积的修改和重新布线，才能满足升级需求。然而，重新设计PCB的过程耗时耗力，而且还极容易引入错误，结果导致扩展芯片的开发难度大和开发周期长。

发明内容

本发明的目的在于提供一种可以方便地用于升级已有芯片系统的扩展芯片。

根据本发明的一方面，提供一种扩展芯片，包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，所述设备扩展装置包括第一至第三端口，其中第一端口经由内存总线连接至I/O引脚，所述I/O引脚用于连接外部的内存总线；第二端口经由内存总线与存储器相连；以及第三端口经由用户自定义总线与计算单元相连。

优选地，所述设备扩展装置根据内存总线信号产生选择信号，使得第一至第三端口中的任一个端口与第一至第三端口中的其余两个端口中的一个端口相连，从而提供内存总线的路由功能，所述内存总线信号包括数据信号以及地址和控制信号。

优选地，所述扩展芯片兼容内存的标准芯片封装。

优选地，所述内存的标准芯片封装为SDRAM封装。

优选地，所述计算单元、设备扩展装置和存储器分别形成各自的管芯。

优选地，所述计算单元和所述设备扩展装置形成一个管芯，所述存储器形成另一个管芯。

优选地，所述计算单元堆叠在所述存储器上方，或者所述存储器堆叠在所述计算单元上方。

优选地，所述计算单元为选自现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)、单周期多数据流处理器(SIMD)。

优选地，所述存储器包括主存储器和辅存储器。

根据本发明的另一方面，提供一种可扩展的芯片系统，包括：主控芯片；以及上述的扩展芯片，其中，所述主控芯片和所述扩展芯片经由内存总线连接。

优选地，所述主控芯片为选自片上系统和嵌入式处理器中的一种。

根据本发明的又一方面，提供一种芯片系统控制方法，用于在主控芯片和扩展芯片之间传输信号，所述扩展芯片包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，包括：主控芯片经由内存总线向设备扩展装置传输内存总线信号；设备扩展装置接收所述内存总线信号，并根据所述内存总线信号产生选择信号；所述设备扩展装置根据所述选择信号提供主控芯片、计算单元和存储器之间的访问路径，所述内存总线信号包括数据信号以及地址和控制信号。

优选地，所述设备扩展装置根据所述内存总线信号产生选择信号包括：译码器根据地址和控制信号中的片选信号和/或地址信号产生选择信号。

优选地，所述方法提供以下访问路径中的至少之一：主控芯片直接访问设备扩展装置，计算单元直接访问设备扩展装置，主控芯片经由设备扩展装置访问存储器，计算单元经由设备扩展装置访问存储器，以及主控芯片经由设备扩展装置访问计算单元。

优选地，所述设备扩展装置包括：第一端口，用于经由内存总线与外部的主控芯片相连；第二端口，用于经由内存总线与外部的存储器相连；第三端口，用于经由用户自定义总线与外部的计算单元相连；第一数据缓冲器，用于缓存经由第一端口传送的数据信号；第二数据缓冲器，用于缓存经由第二端口传送的数据信号；第三数据缓冲器，用于缓存经由第三端口传送的数据信号；译码器，用于根据经由第一端口传送的地址和控制信号，产生所述选择信号；数据复用模块，用于根据选择信号，将第一至第三数据缓冲器中的至少两个数据缓冲器相连；以及旁路开关阵列，所述旁路开关阵列根据选择信号，选择性地将地址和控制信号从第一端口传送至第二端口。

优选地，所述主控芯片经由设备扩展装置访问存储器包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的读操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的写操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第二数据缓冲器，存储器根据接收到的地址和控制信号将第二数据缓冲器的数据写入到存储器相应地址。

优选地，所述主控芯片经由设备扩展装置访问计算单元包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的读操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据接用户总线控制器发出的地址和控制信号，计算单元的相应数据信号依次提供给第三数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的写操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第三数据缓冲器，计算单元根据用户总线控制器发出的地址和控制信号将第三数据缓冲器的数据写入到计算单元相应地址。

优选地，所述计算单元经由设备扩展装置访问存储器包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的读操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第三数据缓冲器，计算单元读取第三数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的写操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据用户总线发出的地址和控制信号将数据依次提供给第三数据缓冲器、数据复用模块、第二数据缓冲器，从而将计算单元的数据写入存储器相应地址。

根据本发明的实施例的扩展芯片可以兼容内存的标准芯片封装，从而便于升级已有的芯片系统。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了现有的芯片系统在升级后的示意性框图；

图2示出根据本发明的实施例的可扩展的芯片系统的示意性框图；

图3示出根据本发明的第一实施例的扩展芯片的示意性框图；

图4示出根据本发明的第二实施例的扩展芯片的示意性框图；

图5示出根据本发明的实施例的扩展芯片的封装结构示意图；以及

图6示出根据本发明的实施例的芯片系统的控制方法的流程图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

在本申请的上下文中，术语“扩展芯片”是指在主控芯片的基础上用于扩展系统功能的芯片，该扩展芯片连接至主控芯片并且与主控芯片之间通信。术语“可扩展的芯片系统”是指主控芯片和扩展芯片一起构成的芯片系统。

本发明可以各种形式呈现，以下将描述其中一些示例。

图2示出根据本发明的实施例的可扩展的芯片系统的示意性框图。该芯片系统包括主控芯片101，以及经由内存总线与主控芯片101相连的扩展芯片210，所述扩展芯片210为具备计算能力的易失性存储器。

在优选的实施例中，主控芯片101包括片上系统(SOC)或者嵌入式处理器等。扩展芯片210包括但不限于现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)、单周期多数据流处理器(SIMD)。在一个示例中，内存总线为SDRAM总线。扩展芯片210不仅具有强大的数据计算与分析能力，而且可以兼用作主存储器。

图3示出根据本发明的一个实施例的扩展芯片的示意性框图。扩展芯片210内部封装了计算单元211、设备扩展装置212和存储器213。在一个示例中，存储器213为SDRAM存储器。

在优选的实施例中，设备扩展装置212例如是包括三端口的扩展卡。第一端口用于提供插脚，与主板上的内存插槽相结合，从而提供主控芯片101与设备扩展装置212之间的连接。第二端口用于提供内存插槽，与存储器213相结合，从而提供设备扩展装置212与存储器213之间的连接。第三端口用于提供扩展接口，例如USB端口，从而提供设备扩展装置212与计算单元211之间的连接。

设备扩展装置212包括与第一至第三端口分别对应的数据缓冲器2121、2125和2127。数据缓冲器2121经由内存总线，从主控芯片101获取数据信号或者向主控芯片101提供数据信号。数据缓冲器2125经由内存总线，从存储器213获取数据信号或者向存储器213提供数据信号。数据缓冲器2127经由用户自定义总线，与计算单元211进行通信。

在优选的实施例中，数据缓冲器2121、2125和2127分别为三态缓冲器。在三态缓冲器的使能输出端有效时，三态缓冲器实现正常逻辑输出，即逻辑值为0或1。在三态缓冲器的使能输出端无效时，三态缓冲器的输入端可以接收数据，但是输出端为高阻状态。

译码器2122和旁路开关阵列2123经由内存总线，从主控芯片101获取地址和控制信号。译码器2122根据地址和控制信号产生选择信号。

在一个示例中，译码器2122根据地址和控制信号中的存储器片选信号产生选择信号。如果存储器片选信号为高电平，则选择信号指示存储操作。如果存储器片选信号为低电平，则选择信号指示扩展通信操作。

在另一个示例中，译码器2122根据地址和控制信号中的地址信号产生选择信号。例如，地址信号包括地址数据和保留数据。假定地址数据为N位，例如32位，那么可以将其中的M位(例如1位)作为保留位，用于指示主控芯片101期望的操作类型。如果保留位为高电平，则选择信号指示存储操作。如果保留位为低电平，则选择信号指示扩展通信操作。

译码器2122将选择信号分别提供至数据缓冲器2121、2125和2127、旁路开关阵列2123、数据复用模块2124和用户总线控制器2126。

数据复用模块2124包括一个多路复用器2124a。根据选择信号，多路复用器2124a将数据缓冲器2121与数据缓冲器2125和2127中的一个相连。同时，根据选择信号，数据缓冲器2121以及数据缓冲器2125和2127中的一个处于选通状态，数据缓冲器2125和2127中的另一个处于未选通状态。

因此，设备扩展装置212根据选择信号，提供主控芯片101与存储器213之间的连接，或者提供主控芯片101与计算单元211之间的连接，从而实现路由功能。

进一步地，如果选择信号指示存储操作，则旁路开关阵列2123导通，使得地址和控制信号经由设备扩展装置212直接传送至外部存储单元202。在设备扩展装置212两侧的内存总线中，数据信号以及地址和控制信号是完全对称的。如果选择信号指示扩展通信操作，则旁路开关阵列2123断开，用户总线控制器2126根据选择信号产生总线控制信号。该扩展方案可以兼容现有的内存总线，从而不必对主控芯片101和存储器213进行硬件修改。

图4示出根据本发明的另一个实施例的扩展芯片的示意性框图。扩展芯片210内部封装了计算单元211、设备扩展装置312和存储器213。在一个示例中，存储器213为SDRAM存储器。

译码器3122和旁路开关阵列3123经由内存总线，从主控芯片101获取地址和控制信号。译码器3122根据地址和控制信号产生选择信号。

译码器3122将选择信号分别提供至数据缓冲器3121、3125和3127、旁路开关阵列3123、数据复用模块3124和用户总线控制器3126。

根据该实施例的扩展芯片304与图3所示的设备扩展装置312的不同之处在于：数据复用模块3124包括三个多路复用器3124a、3124b和3124c。根据选择信号，三个多路复用器3124a、3124b和3124c将数据缓冲器3121与数据缓冲器3125和3127中的一个相连。同时，根据选择信号，数据缓冲器3121、数据缓冲器3125和3127中的至少两个处于选通状态。

因此，设备扩展装置312根据选择信号，提供主控芯片101与存储器213之间的连接，或者提供主控芯片101与计算单元211之间的连接，或者提供计算单元211与存储器213之间的连接，从而实现路由功能。

进一步地，如果选择信号指示存储操作，则旁路开关阵列3123导通，使得地址和控制信号经由设备扩展装置312直接传送至外部存储单元202。在设备扩展装置312两侧的内存总线中，数据信号以及地址和控制信号是完全对称的。如果选择信号指示扩展通信操作，则旁路开关阵列3123断开，用户总线控制器3126根据选择信号产生总线控制信号。该扩展方案可以兼容现有的内存总线，从而不必对主控芯片101和存储器213进行硬件修改。

图5示出根据本发明的实施例的扩展芯片210的封装结构示意图。应当注意，图中的形状和尺寸不代表实际物理的机械形状和尺寸，只是代表了各个部件的位置以及层次关系。扩展芯片210的最外围框表示兼容现有内存的标准芯片封装。在一个示例中，扩展芯片210例如封装成兼容标准SDRAM(包括DDR-SDRAM、LPDDR-SDRAM等)芯片的封装方式。在扩展芯片210内部，计算单元211、设备扩展装置212和存储器213可以是封装在一个芯片中的三个独立的管芯，在管芯上分别形成各自的焊盘。计算单元211占据芯片的大部分面积，设备扩展装置212和存储器213并排地堆叠在计算单元211顶部。

应当注意，图5是扩展芯片的一种可能的堆叠关系，但不仅限于这几种结构。扩展芯片210可以有不同的封装结构。例如，计算单元211可以堆叠在存储器213的上方。此外，设备扩展装置212可以包含在计算单元211的内部，而不作为独立的部件。实际上，采用何种结构取决于计算单元管芯和SDRAM存储器管芯的尺寸、形状等因素，以及取决于需要的SDRAM颗粒容量和现有管芯的容量关系。在优选的实施例中，所述SDRAM存储器包括主存储器和辅存储器。辅存储器是为了扩展系统带宽而附加的存储器，辅存储器的数量可以是一个或者多个。

图5所示的封装连接线1是计算单元211与设备扩展装置212之间的连接线，用于提供用户自定义总线，封装连接线2是设备扩展装置212与存储器213之间的连接线，用于提供内存总线，封装连接线3是设备扩展装置212与I/O引脚之间的连接线，用于进一步提供与外部的主控芯片101之间的内存总线。封装连接线1至3与计算单元211、设备扩展装置212和存储器213的相应管芯上的焊盘接触，从而实现电信号的传递。

尽管未示出，但扩展芯片210中的存储器213可以包括主存储器和辅存储器。计算单元和SDRAM主存储器以及SDRAM辅存储器之间的电信号连接是两组独立的内存总线连接，总线之间没有复用。SDRAM辅存储器的存在保证了计算单元在数据计算时可能会有对存储器大容量、低延时、高带宽的苛刻要求。

扩展芯片210被封装成与业界工业标准相兼容的某种SDRAM封装格式，可以直接替换PCB上原有的SDRAM芯片。这样新替换的扩展芯片210不止可以担当原来存储芯片的功能，同时可以满足系统对某些特殊硬件计算单元的需求。

扩展芯片210内封装的计算单元211是新增的硬件资源。本申请并未限定计算单元的类型、形式、实现方式，也不假设其所在的硬件环境、或者更上层的应用环境。

在优选的实施例中，扩展芯片210内封装的计算单元211可以是专为某个算法加速的硬件加速引擎或者通用的DSP、SIMD等处理器，甚至可以是硬件可编程逻辑FPGA、CPLD等。

在优选的实施例中，扩展芯片210内封装的计算单元是FPGA实现的各种逻辑功能单元。由于FPGA本身的可配置性，计算单元的功能可以灵活配置，以满足不同的应用需求，例如可以实现各种可能的并行计算、事务处理或实现各种外围设备接口。扩展芯片210内封装的计算单元的可配置性使得芯片系统可以满足不同应用的功能需求。

采用该架构的芯片系统既可以充分利用主控芯片101的计算处理能力，又可以利用扩展芯片210内封装的计算单元提供事务处理，从而方便地提高数据计算与分析能力，形成一个性能和功能都比较强大的系统。因此，本实施例的系统通过在扩展芯片内部进行管芯堆叠和封装连接，使在不修改PCB的情况下完成新增资源的添加和系统的升级。

图6示出根据本发明的实施例的芯片系统的控制方法的流程图。所述方法包括：

在步骤S1中，主控芯片经由内存总线向扩展芯片传输内存总线信号；

在步骤S2中，扩展芯片中的设备扩展装置接收所述内存总线信号，并根据所述内存总线信号产生选择信号；

在步骤S3中，扩展芯片中的设备扩展装置根据所述选择信号提供主控芯片、计算单元和存储器之间的访问路径。

在本实施例中，扩展芯片为具备计算能力的易失性存储器，内存总线信号包括数据信号以及地址和控制信号。

主控芯片101和扩展芯片210之间经由内存总线传输控制信号、地址信号和数据信号。相应地，内存总线包括地址总线、数据总线和控制总线。控制总线用于向扩展芯片210中提供读写信号，地址总线用于指定扩展芯片210的选中单元地址。数据总线是双向的，用于从主控芯片101向扩展芯片210传输待写入的数据，或者用于从扩展芯片210向主控芯片101传输已经读取的数据。

主控芯片101和扩展芯片210中的计算单元211之间经由内存总线以及用户自定义总线传输数据信号以及地址和控制信号，设备扩展装置中的译码器根据地址和控制信号中的片选信号和/或地址信号产生选择信号。在一个示例中，地址信号包括地址数据和保留数据，所述保留数据指示存储操作或扩展通信操作。

主控芯片控制方法提供以下访问路径中的至少之一：主控芯片直接访问设备扩展装置，计算单元直接访问设备扩展装置，主控芯片经由设备扩展装置访问存储器，计算单元经由设备扩展装置访问存储器，以及主控芯片经由设备扩展装置访问计算单元。优选地，主控芯片控制方法执行以下一种或多种操作：主控芯片经由设备扩展装置访问存储器，主控芯片经由设备扩展装置访问计算单元，计算单元经由设备扩展装置访问存储器。

所述设备扩展装置包括：第一端口，用于经由内存总线与外部的主控芯片相连；第二端口，用于经由内存总线与外部的存储器相连；第三端口，用于经由用户自定义总线与外部的计算单元相连；第一数据缓冲器，用于缓存经由第一端口传送的数据信号；第二数据缓冲器，用于缓存经由第二端口传送的数据信号；第三数据缓冲器，用于缓存经由第三端口传送的数据信号；译码器，用于根据经由第一端口传送的地址和控制信号，产生所述选择信号；数据复用模块，用于根据选择信号，将第一至第三数据缓冲器中的至少两个数据缓冲器相连；以及旁路开关阵列，所述旁路开关阵列根据选择信号，选择性地将地址和控制信号从第一端口传送至第二端口。

所述主控芯片经由设备扩展装置访问存储器包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的读操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的写操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第二数据缓冲器，存储器根据接收到的地址和控制信号将第二数据缓冲器的数据写入到存储器相应地址。

所述主控芯片经由设备扩展装置访问计算单元包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的读操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据接用户总线控制器发出的地址和控制信号，计算单元的相应数据信号依次提供给第三数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的写操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第三数据缓冲器，计算单元根据用户总线控制器发出的地址和控制信号将第三数据缓冲器的数据写入到计算单元相应地址。

所述计算单元经由设备扩展装置访问存储器包括：在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的读操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第三数据缓冲器，计算单元读取第三数据缓冲器缓存的数据；在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的写操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据用户总线发出的地址和控制信号将数据依次提供给第三数据缓冲器、数据复用模块、第二数据缓冲器，从而将计算单元的数据写入存储器相应地址。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (18)

1.一种扩展芯片，包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，所述设备扩展装置包括第一至第三端口，其中，

第一端口经由内存总线连接至I/O引脚，所述I/O引脚用于连接外部的内存总线；

第二端口经由内存总线与存储器相连；以及

第三端口经由用户自定义总线与计算单元相连。

2.根据权利要求1所述的扩展芯片，其中，所述设备扩展装置根据内存总线信号产生选择信号，使得第一至第三端口中的任一个端口与第一至第三端口中的其余两个端口中的一个端口相连，从而提供内存总线的路由功能，所述内存总线信号包括数据信号以及地址和控制信号。

3.根据权利要求1所述的扩展芯片，其中，所述扩展芯片兼容内存的标准芯片封装。

4.根据权利要求1所述的扩展芯片，其中，所述内存的标准芯片封装为SDRAM封装。

5.根据权利要求1所述的扩展芯片，其中，所述计算单元、设备扩展装置和存储器分别形成各自的管芯。

6.根据权利要求1所述的扩展芯片，其中，所述计算单元和所述设备扩展装置形成一个管芯，所述存储器形成另一个管芯。

7.根据权利要求5或6所述的扩展芯片，其中，所述计算单元堆叠在所述存储器上方，或者所述存储器堆叠在所述计算单元上方。

8.根据权利要求1所述的扩展芯片，其中，所述计算单元为选自现场可编程门阵列(FPGA)、复杂可编程逻辑器件(CPLD)、数字信号处理器(DSP)、单周期多数据流处理器(SIMD)。

9.根据权利要求1所述的扩展芯片，其中，所述存储器包括主存储器和辅存储器。

10.一种可扩展的芯片系统，包括：

主控芯片；以及

根据权利要求1-9中任一项所述的扩展芯片，

其中，所述主控芯片和所述扩展芯片经由内存总线连接。

11.根据权利要求1所述的芯片系统，其中所述主控芯片为选自片上系统和嵌入式处理器中的一种。

12.一种芯片系统控制方法，用于在主控芯片和扩展芯片之间传输信号，所述扩展芯片包括封装成一个芯片封装的计算单元、设备扩展装置和存储器，包括：

主控芯片经由内存总线向设备扩展装置传输内存总线信号；

设备扩展装置接收所述内存总线信号，并根据所述内存总线信号产生选择信号；

所述设备扩展装置根据所述选择信号提供主控芯片、计算单元和存储器之间的访问路径，所述内存总线信号包括数据信号以及地址和控制信号。

13.根据权利要求12所述的方法，所述设备扩展装置根据所述内存总线信号产生选择信号包括：

译码器根据地址和控制信号中的片选信号和/或地址信号产生选择信号。

14.根据权利要求12所述的方法，其中，所述方法提供以下访问路径中的至少之一：主控芯片直接访问设备扩展装置，计算单元直接访问设备扩展装置，主控芯片经由设备扩展装置访问存储器，计算单元经由设备扩展装置访问存储器，以及主控芯片经由设备扩展装置访问计算单元。

15.根据权利要求14所述的方法，其中，所述设备扩展装置包括：

第一端口，用于经由内存总线与外部的主控芯片相连；

第二端口，用于经由内存总线与外部的存储器相连；

第三端口，用于经由用户自定义总线与外部的计算单元相连；

第一数据缓冲器，用于缓存经由第一端口传送的数据信号；

第二数据缓冲器，用于缓存经由第二端口传送的数据信号；

第三数据缓冲器，用于缓存经由第三端口传送的数据信号；

译码器，用于根据经由第一端口传送的地址和控制信号，产生所述选择信号；

数据复用模块，用于根据选择信号，将第一至第三数据缓冲器中的至少两个数据缓冲器相连；以及

旁路开关阵列，所述旁路开关阵列根据选择信号，选择性地将地址和控制信号从第一端口传送至第二端口。

16.根据权利要求15所述的方法，其中所述主控芯片经由设备扩展装置访问存储器包括：

在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的读操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；

在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对存储器的写操作，旁路开关阵列打开，地址和控制信号经旁路开关阵列传递到存储器；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第二数据缓冲器，存储器根据接收到的地址和控制信号将第二数据缓冲器的数据写入到存储器相应地址。

17.根据权利要求15所述的方法，其中所述主控芯片经由设备扩展装置访问计算单元包括：

在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的读操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据接用户总线控制器发出的地址和控制信号，计算单元的相应数据信号依次提供给第三数据缓冲器、数据复用模块选择、第一数据缓冲器，主控芯片读取第一数据缓冲器缓存的数据；

在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为主控芯片对计算单元的写操作，旁路开关阵列关闭，地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；主控芯片发出数据信号，数据信号依次经过第一数据缓冲器、数据复用模块、第三数据缓冲器，计算单元根据用户总线控制器发出的地址和控制信号将第三数据缓冲器的数据写入到计算单元相应地址。

18.根据权利要求15所述的方法，其中所述计算单元经由设备扩展装置访问存储器包括：

在读操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的读操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；存储器根据接收到的地址和控制信号后，存储器的相应数据信号依次提供给第二数据缓冲器、数据复用模块选择、第三数据缓冲器，计算单元读取第三数据缓冲器缓存的数据；

在写操作中，主控芯片发出地址和控制信号给译码器和旁路开关阵列，译码器对地址和控制信号进行译码，解析出主控芯片发出的指令为计算单元对存储器的写操作，旁路开关阵列打开，同时地址和控制信号经译码器译码后由用户总线控制器发出地址和控制信号给计算单元；计算单元根据用户总线发出的地址和控制信号将数据依次提供给第三数据缓冲器、数据复用模块、第二数据缓冲器，从而将计算单元的数据写入存储器相应地址。