KR20190123729A

KR20190123729A - 전력 게이트 램프-업 제어 장치 및 방법

Info

Publication number: KR20190123729A
Application number: KR1020197024436A
Authority: KR
Inventors: 엘리야 키라다; 크리스토퍼 모자크
Original assignee: 인텔 코포레이션
Priority date: 2017-03-22
Filing date: 2018-02-22
Publication date: 2019-11-01
Also published as: WO2018175035A1; EP3602761A1; EP3602761A4; EP3602761B1; KR102629920B1; CN110431737A; US20180278246A1; CN110431737B; US11159154B2

Abstract

장치가 제공되는데, 이 장치는 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된 전력 게이트 디바이스; 및 전력 게이트 디바이스에 결합된 제어 회로 - 제어 회로는 전력 게이트 디바이스를 점진적으로 턴온하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 전력 게이트 디바이스를 턴온함 - 를 포함한다.

Description

전력 게이트 램프-업 제어 장치 및 방법

본 출원은 2017년 3월 22일자로 출원되었으며 발명의 명칭이 "Power Gate Ramp-up Control Apparatus and Method"인 미국 특허 출원 제15/466,688호의 우선권을 주장하며, 이 출원은 그 전체가 참조에 의해 통합된다.

전력 게이트들은 하나 이상의 로직 영역으로의 전원을 제어하기 위해 사용된다. 예를 들어, 전력 게이트는 프로세서의 처리 코어로의 전원을 게이팅(예를 들어, 제공을 인에이블 또는 디스에이블)하기 위해 프로세서에서 사용될 수 있다. 전력 게이트는 일반적으로 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합되는데, 여기서 이 예에서 게이팅된 전원 노드는 처리 코어에 결합되는 한편, 게이팅되지 않은 전원 노드는 전원에 결합된다.

전력 게이트 트랜지스터가 먼저 턴온될 때, 게이팅된 전원 노드와 게이팅되지 않은 전원 노드 사이의 트랜지스터의 소스 대 드레인 전압 차이(Vsd)는 매우 크다. 이러한 큰 Vsd는 트랜지스터를 통한 초기 램프-업 전류가 도전적인 과제가 되도록 만드는데, 그 이유는 이러한 초기 램프-업 전류는 트랜지스터 실리콘에 대한 자기-열 온도 문제(self-heat temperature issue)들을 야기할 수 있기 때문이다. 예를 들어, 초기 램프-업 전류는 전력 게이트 실리콘의 온도가 그 안전 레벨을 넘어 상승하게 야기하여, 실리콘이 과열되게 함으로써 결과적으로 신뢰성 문제를 일으킨다. 전류의 초기 램프-업 속도는 게이팅된 전원 노드에 제공되는 서플라이(supply)상에서 di/dt 이벤트들 또는 과도한 IR 드룹(droop)을 야기할 수 있다. 전류의 초기 램프-업 속도는 제어되지 않으면 금속 신뢰도 한계들의 위반을 야기할 수 있고, 이와 같이 초기 램프-업 속도가 전력 게이트 트랜지스터를 램프-업하는데 있어서의 제약이다. 이러한 제약은 턴온될 수 있는 전력 게이트 트랜지스터의 최소 크기를 제한할 수 있다.

전력 게이트 트랜지스터를 램핑하는 것과 연관된 또 다른 제약은, 게이팅되지 않은 전원 노드(또는 게이팅되지 않은 레일)상의 과도한 드룹 또는 신뢰성 문제들을 방지하기 위해 전력 게이트 트랜지스터로부터의 최대 전류(Imax)를 제한하는 것이다. 예를 들어, 전력 게이트 트랜지스터가 턴온되는 동안 일부 회로들이 게이팅되지 않은 레일을 사용하고 있을 수 있고, 그에 따라, 높은 드룹으로 인해 결합이 잠재적으로 실패한다. 이러한 제약은 턴온될 수 있는 전력 게이트 트랜지스터의 최대 크기를 제한한다. 프로세스, 전압, 및 온도(PVT) 범위에 걸쳐 이러한 제약들을 만족시키는 것은 도전적 과제이다.

본 개시내용의 실시예들은 본 개시내용의 다양한 실시예들의 첨부된 도면과 이하의 상세한 설명으로부터 보다 완벽하게 이해될 것인데, 이것이 본 개시내용을 특정 실시예로 제한하는 것으로 여겨서는 안되고, 단지 설명과 이해를 위한 것이다.
도 1은 본 개시내용의 일부 실시예들에 따른, 전력 게이트 트랜지스터들의 슬라이스들을 램핑하기 위한 램프-업 회로의 하이 레벨 아키텍처를 도시한다.
도 2는 본 개시내용의 일부 실시예들에 따른, 전력 게이트 회로를 램핑하기 위한 장치를 도시한다.
도 3은 본 개시내용의 일부 실시예들에 따른, 전력 게이트 회로의 램핑을 제어하는 흐름도 또는 유한 상태 머신(FSM)을 도시한다.
도 4a-b는 본 개시내용의 일부 실시예들에 따라, 제각기, 게이팅된 전원 노드상의 일정한 전류 및 연관된 램프-업 전압을 도시하는 플롯들을 도시한다.
도 5a-c는 일부 실시예들에 따라, 바이어스 전압들의 램핑과 이 램핑이 거의 일정하거나 일정한 전류원을 낳고, 이는 다음으로 게이팅된 전원 노드상의 전압의 더 빠른 램프-업 시간을 낳는 것을 도시하는 플롯들을 도시한다.
도 6은 본 개시내용의 일부 실시예들에 따라, 다양한 바이어스 전압을 생성하는 회로를 도시한다.
도 7은 일부 실시예들에 따라, 전력 게이트 램프-업 회로를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다.

다양한 성능 파라미터들(예를 들어, 금속 신뢰도 한계, 최대 실리콘 온도, 트랜지스터를 통한 전류의 최대 안전 레벨 등)을 위반하는 것을 억제하기 위해, 램프-업 전류는 다음의 두 조건을 충족해야 한다: 1) 디바이스(예를 들어, 트랜지스터) 당 전류는 프로세스 기술 노드에 대해 식별되는 최대 안전 전류 레벨(예를 들어, I_{max device}) 미만이어야 한다; 및 2) 총 전류(또는 I_aggregate)는 최대 활성 데이터 전류(예를 들어, I_{max_active_data}), 또는 금속 신뢰도(RV) 한계에 대해 설정된 최대 전류(예를 들어, I_{max_RV}) 미만이어야 한다. 초기 램프-업 전류를 제어하고 또한 다양한 성능 파라미터들의 위반을 회피하는 하나의 접근법은 잘못된 ESD(electro-static discharge) 이벤트 트리거를 야기하지 않도록 충분히 느린 저속 램프-업을 요구하는 것이다.

하나의 그러한 예에서, p형 전력 게이트 트랜지스터들은 전력 게이트 트랜지스터들의 어레이가 램프-업 이벤트 지속기간 전체에 걸쳐 트랜지스터 문턱 전압(Vt) 근처에서 바이어싱되게 유지하기 위해 모든 아날로그 바이어스들을 이용하여 바이어싱된다. 어레이가 트랜지스터 문턱값 근처에서 바이어싱되기 때문에, 램프-업 전류 밀도는 너무 작아서 성능 파라미터들의 어떠한 위반도 야기하지 않는다. 그러나, 이러한 접근법은 p형 트랜지스터들에 대한 바이어스 전압이 매우 약하기 때문에 매우 느릴 수 있다.

예를 들어, 10 나노미터(nm) CMOS(Complementary Metal Oxide Semiconductor) 프로세스 기술 노드에서, 그리고 게이팅된 전원 노드상의 2 나노 패럿(nF) 부하 커패시턴스에 대해, 게이팅된 전원 노드상의 전압의 램프-업은 최악의 경우의 프로세스 코너에서 약 1.5 마이크로초(㎲)를 취한다. 또한, Vt 근처에서 동작하는 것은, 보상을 위해 일부 로직 및 회로 복잡성이 추가되지 않는 한, 프로세스 코너들에 걸친 램프-업 시간 변동들을 증가시킨다. 위의 동일한 예에서, 램프-업 시간은 프로세스, 전압, 및 온도(PVT)에 걸쳐 100 나노초(ns) 내지 1.5 마이크로초(㎲) 사이에서 변한다. 더욱이, 아날로그 회로 기술은 디지털 회로 솔루션에 비해 하나의 프로세스 기술 노드로부터 또 다른 프로세스 기술 노드로 포팅(port)하는 것이 보통 더 어렵고, 통상적으로 퓨즈들을 요구한다.

초기 램프-업 전류를 제어하고 다양한 성능 파라미터들의 위반을 회피하는 또 다른 접근법은 전력 게이트 트랜지스터들의 어레이가 슬라이스들로 분할되고 이러한 슬라이스들이 시간 경과에 따라 순차적으로 점진적으로 턴온되는 더 많은 디지털 접근법을 사용하는 것이다. 하나의 이러한 예에서, p형 전력 게이트 트랜지스터들은 램프-업 동안 공급 레벨의 절반(예를 들어, Vdd/2)에 의해 바이어싱된다. 일단 모든 전력 게이트 트랜지스터들이 점진적으로 턴온되면, 바이어스 레벨은 Vdd/2로부터 접지 레벨로 변경된다. 이 접근법이 다양한 성능 파라미터들을 위반하는 것을 회피하고 아날로그 바이어스 복잡성을 많이 제거하지만, Vdd/2 바이어스 레벨은 Vt에 가까울 수 있다. 따라서, 램프-업 시간은 느린 프로세스 코너에서 매우 느릴 수 있고, 이것은 또한 상이한 PVT 프로세스 코너들 중에서 상당히 변할 수 있다. 예를 들어, 최악의 경우의 코너들에서의 램프 업 시간은 게이팅된 전원 노드상에서 2nF 부하 커패시턴스를 갖는 10 nm CMOS 프로세스 기술 노드에 대해서 이 접근법에서 약 1㎲일 수 있다.

다양한 실시예들은 전력 게이트 트랜지스터들의 어레이를 슬라이스들로 분할하고 전력 게이트 트랜지스터에 대해 2개 이상의 이산 램프-업 바이어스를 허용하여 다양한 성능 및 신뢰성 제약들(이하, "성능 파라미터들")을 위반하는 것을 여전히 회피하면서 모든 프로세스 코너들에 걸쳐 램프-업 이벤트의 속도를 높임으로써 여기 논의된 문제들을 회피한다. 일부 실시예들에서, 게이팅된 전원 노드상의 전압이 그것의 타겟 전압 레벨로 완전히 램프-업될 때, 전력 게이트 트랜지스터들의 어레이는 접지 레벨로 바이어싱된다.

다양한 실시예들의 많은 기술적 효과들이 존재한다. 예를 들어, 다양한 실시예들을 사용하는 게이팅된 전원 노드상의 전압에 대한 램프 업 시간은 제1 접근법보다 25배 더 빠르고 제2 접근법보다 약 9배 더 빠를 수 있다. 다양한 실시예들에 의해 달성되는 빠른 램프-업 시간은 전력 상태 탈출 및 진입 레이턴시들을 감소시킨다. 예를 들어, 전력 게이트들에 의해 급전되는 다양한 프로세서 코어들은 다른 공지된 접근법들보다 낮은 레이턴시들로 휴면 모드 상태에 진입하고 그로부터 빠져나갈 수 있다. 다양한 실시예들의 장치는 램프-업 시간에 대해 PVT 코너들에 걸쳐서 낮은 변동들이라는 결과를 낳는다. 예를 들어, 전력 게이트 트랜지스터들에의 바이어스 전압을 Vt보다 훨씬 더 강한 레벨들로 작동시킴으로써, PVT 코너들에 걸친 변동들이 감소될 수 있다. 변동은 가장 빠른 램프-업 시간에 대한 가장 느린 램프-업 시간의 비율에 의해 측정될 수 있다. 여기서 논의된 제1 접근법은 다양한 실시예들에 대한 1 내지 2에 비해 15의 변동 비율을 가질 수 있다. 일부 실시예들은 디지털 제어를 이용하여 전력 게이트 트랜지스터들에 이산 바이어스 전압들을 제공하는 대부분 디지털인 솔루션을 채택할 수 있다. 디지털 설계에 의해, 본질적으로 다양한 실시예들의 장치는 아날로그 대안들보다 상이한 프로세스 기술 노드들에 걸쳐 스케일링하고, 미세 조정하고, 프로그래밍하기에 더 쉽고, 더 간단하고, 강건할 수 있다. 다양한 실시예들의 디지털 설계는 또한 하드웨어 전송 언어 모델(예를 들어, 레지스터 전송 레벨(RTL) 기반 램프-업 로직 모델)에 대해 정식으로 검증가능하다. 다양한 실시예들 및 도면들로부터 다른 기술적 효과들이 명백해질 것이다.

이하의 설명에서는, 다수의 상세사항들이 본 개시내용의 실시예들의 더욱 철저한 설명을 제공하기 위해 논의된다. 그러나, 본 기술 분야의 통상의 기술자에게는 본 개시내용의 실시예들이 이들 특정 상세사항 없이도 실시될 수 있음이 명백할 것이다. 다른 예들에서, 본 개시내용의 실시예를 모호하게 하는 것을 피하기 위해, 잘 알려진 구조 및 디바이스는 상세히 도시되기 보다는 블록도 형태로 도시된다.

실시예들의 대응 도면들에서, 신호들은 라인들로 표현된다는 점에 주목하자. 일부 라인들은, 더 많은 구성 신호 경로들을 나타내기 위해, 더 두꺼울 수 있으며, 및/또는, 주 정보 흐름 방향을 나타내기 위해, 하나 이상의 끝에서 화살표들을 가질 수 있다. 이러한 표시들은 제한하려고 의도된 것이 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 쉬운 이해를 촉진하기 위해 하나 이상의 예시적인 실시예와 관련하여 사용된다. 임의의 표현된 신호는, 설계 요구들 또는 선호사항들에 의해 좌우되는 바와 같이, 어느 방향으로든 진행할 수 있고 임의의 적당한 유형의 신호 스킴으로 구현될 수 있는 하나 이상의 신호를 실제로 포함할 수 있다.

명세서 전체에 걸쳐서, 그리고 청구항들에서, 용어 "접속된(connected)"은 어떠한 중개 디바이스들도 없이 연결된 것들 사이의 전기적, 기계적, 또는 자기적 접속과 같은 직접 접속을 의미한다. 용어 "결합된(coupled)"은 연결된 것들 사이의 직접적인 전기적, 기계적, 또는 자기적 연결, 또는 하나 이상의 수동 또는 능동 중개 디바이스를 통한 간접 연결과 같은 직접 또는 간접 연결을 의미한다. 용어 "회로" 또는 "모듈"은 원하는 기능을 제공하기 위해 서로 협동하도록 구성된 하나 이상의 수동 및/또는 능동 컴포넌트를 지칭할 수 있다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 또는 데이터/클록 신호를 지칭할 수 있다. "한(a)", "한(an)" 및 "그(the)"의 의미는 복수 참조(plural reference)들을 포함한다. 에서(in)의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.

"실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 (구체적으로 특정되지 않는 한) 목표 값의 ±10% 내에 있는 것을 말한다. 달리 명시되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사들 "제1(first)", "제2(second)" 및 "제3(third)" 등을 사용하는 것은, 단지 유사한 대상들의 상이한 사례들이 지칭되고 있다는 점을 표시할 뿐이며, 이렇게 설명되는 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식 중 어느 하나로, 주어진 순서에 있어야 함을 암시하도록 의도되는 것은 아니다.

본 개시내용의 목적들을 위해, "A 및/또는 B" 및 "A 또는 B"이라는 문구들은(A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.

실시예들의 목적들을 위해, 여기에 설명된 다양한 회로들 및 로직 블록들에서의 트랜지스터들은 MOS(metal oxide semiconductor) 트랜지스터들 또는 그 파생물들이고, MOS 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함한다. 트랜지스터들 및/또는 MOS 트랜지스터 파생물들은 Tri-Gate 및 FinFET 트랜지스터들, GAAC(Gate All Around Cylindrical) 트랜지스터들, TFET(Tunneling FET), 정방형 와이어(Square Wire), 또는 사각형 리본(Rectangular Ribbon) 트랜지스터들, FeFET(ferroelectric FET)들, 또는 탄소 나노튜브들이나 스핀트로닉 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. MOSFET의 대칭적인 소스 및 드레인 단자들은 동일한 단자들이며, 여기에서 교환 가능하게 이용된다. TFET 디바이스는, 반면에, 비대칭적 소스와 드레인 단자들을 갖는다. 본 기술분야에서의 통상의 기술자들은 다른 트랜지스터들, 예를 들어, 바이폴라 접합 트랜지스터들(BJT PNP/NPN), BiCMOS, CMOS, eFET 등이 본 개시내용의 범위를 벗어나지 않고 사용될 수 있다는 점을 알 것이다. "MN"이라는 용어는 n형 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 표시하고, "MP"라는 용어는 p형 트랜지스터(예를 들어, PMOS, PNP BJT 등)를 표시한다.

도 1은 본 개시내용의 일부 실시예들에 따라, 전력 게이트 트랜지스터들의 슬라이스들을 램핑하기 위한 램프-업 회로의 하이 레벨 아키텍처(100)를 도시한다. 아키텍처(100)는 복수의 전력 게이트 회로 또는 전력 게이트들의 슬라이스들(101), 복수의 드라이버(102), 바이어스 생성기 및 연관된 제어 회로(103), 유한 상태 머신(FSM)(104), 및 부하(105)를 포함한다. 여기서, 전력 게이트들(101)의 'n'개의 슬라이스들이 도시된다. 예를 들어, 슬라이스들(101₁, 101₂, 101₃,...101_n)이다. 일부 실시예들에서, 각각의 전력 게이트 슬라이스는 연관된 드라이버에 의해 제어된다. 예를 들어, 전력 게이트 슬라이스(101₁)는 드라이버(102₁)에 의해 제어되고, 전력 게이트 슬라이스(101₂)는 드라이버(102₂)에 의해 제어되고, 전력 게이트 슬라이스(101₃)는 드라이버(102₃)에 의해 제어되고, 전력 게이트(101_n)는 드라이버(102_n)에 의해 제어된다. 일부 실시예들에서, 각각의 전력 게이트 슬라이스는 게이팅되지 않은 전원 노드(106) 및 게이팅된 전원 노드(107)에 결합된다. 일부 실시예들에서, 게이팅되지 않은 전원 노드(106)는 외부 소스(예를 들어, 배터리 또는 외부 전압 레귤레이터) 또는 내부 소스(예를 들어, 내부 DC-DC 컨버터 또는 낮은 드롭아웃 레귤레이터)로부터 전원을 수신한다.

일부 실시예들에서, 바이어스 생성기 및 연관된 제어 회로(103)는 노드(107)상의 전압을 램프-업하기 위해 시간 시퀀스에 걸쳐서 전력 게이트들에 제공되는 이산 바이어스 전압들을 생성하여 램프-업 속도가 모든 프로세스 기술 코너들에 걸쳐서 성능 및 신뢰성 제약의 위반을 피하도록 하는데 적합한 회로(103)를 포함한다. 일부 실시예들에서, 바이어스 생성기 및 연관된 제어 회로(103)는 FSM(104)의 출력(109)에 따라 바이어스 전압들을 선택하는 하나 이상의 다중화기를 포함한다.

일부 실시예들에서, 전력 게이트에 제공되는 바이어스 전압은 정전류원을 근사한다. 정전류원은 도 4a를 참조하여 도시된 바와 같이 PVT 코너들에 걸쳐 일정하고 또한 게이팅된 전원 노드(107)의 전원 레벨에 독립적인 전류 I₀를 제공하는 전류원이다. 도 4a-4b는 본 개시내용의 일부 실시예들에 따라, 제각기 게이팅된 전원 노드상의 정전류 및 연관된 램프-업 전압을 도시하는 플롯들(400 및 420)을 도시한다. 램프 시점 t₀과 시점 t₁ 사이에서, 바이어스 생성기 및 연관된 제어 회로(103)에 의해 제공되는 전류는 일정하다. 해당 정전류 레벨이 최대화되지만 전류 제한들(예를 들어, I_{max_device} 및/또는 I_{max_RV}) 중 어느 것도 초과하지 않는 경우, 게이팅된 전원 노드(107)의 램프 업 속도는 최대화되고 신뢰성 또는 성능 문제들을 야기하지 않을 것이다.

도 1을 다시 참조하면, 일부 실시예들에서, 바이어스 생성기 및 연관된 제어 회로(103)는 다음과 같은 조건들을 충족시키면서 정전류원을 제공하도록 동작 가능하다: 1) 전력 게이트 디바이스 당 전류는 프로세스 기술 노드에 대해 식별된 최대 안전 전류 레벨보다 작다; 및 2) 총 전류(또는 I_aggregate)는 최대 활성 데이터 전류(예를 들어, I_{max_active_data}) 또는 금속 신뢰도 한계에 대해 설정된 최대 전류(예를 들어, I_{max_RV}), 또는 ESD보다 작다. 전력 게이트에 대해 대응하는 바이어스 전압을 생성하는 임의의 적합한 정전류원이 사용될 수 있다. 하나의 이러한 실시예들에서, 게이팅된 전원 노드상의 전압이 그 원하는 전압 레벨에 도달할 때, 바이어스 전압은 (신뢰성 마진에 따라 약하거나 강한) 접지 전압으로 스위칭된다.

다양한 실시예들에서, FSM(104)은 바이어스 생성기(103)로 하여금 p형 전력 게이트 어레이(101)가 모든 PVT 코너들에 대해 빠르게 램프-업하는 것을 허용하기 위해 점진적으로 더 강해지는 디지털 제어된 이산 바이어스를 p형 전력 게이트 어레이(101)에 대해 사용하도록 야기한다. 다양한 실시예들이 p형 전력 게이트 어레이(101)를 참조하여 예시되지만, 전력 게이트 어레이(101)는 p형 디바이스들, n형 디바이스들, 또는 이들의 조합 중 하나 이상을 포함하는 상이한 슬라이스들을 포함할 수 있다. 일부 실시예들에서, 전력 게이트 어레이(101)의 슬라이스들은 FSM(104)에 의해 제어되고, 이는 점진적으로 더 많은 슬라이스들을 턴온하고 및/또는 전력 게이트 트랜지스터들에 대해 강한 바이어스들을 턴온할 수 있다(예를 들어, 전력 게이트 어레이(101)를 통해 더 높은 전류를 초래함). 일부 실시예들에서, 턴온되는 전력 게이트 어레이의 비율 및 이산 바이어스의 값 모두가 FSM(104)에 의해 결정된다. 일부 실시예들에서, FSM(104)이 상이한 램프-업 스테이지들을 통해 시퀀싱함에 따라, 이는 더 강한 바이어스를 점진적으로 강제하고 전력 게이트 어레이(101)의 더 많은 부분들을 턴온하여, 거의 일정한 (및 최대화된) 램프-업 전류를 유지하게 한다.

일부 경우들에서, 게이팅된 서플라이 값이 게이팅되지 않은 서플라이의 값에 접근하고 있을 때 전력 게이트를 통해 일정한 램프-업 전류를 유지하는 것은 (p형 전력 게이트상의 Vsd가 더 작아지기 때문에) 통상의 전류원들에 대해 어렵다. 그러나, 이는 일부 실시예들에 따라 바이어스를 보강하고 더 많은 전력 게이트 레그들을 턴온함으로써 다양한 실시예들의 디지털 접근법에 의해 보상된다. 다양한 실시예들에서, 바이어스 전압들의 값들은 전력 게이트를 사용하는 프로세서 또는 집적 회로의 포스트 실리콘 캘리브레이션(post silicon calibration)에 기초하여 프로그래밍될 수 있다.

도 2는 본 개시내용의 일부 실시예들에 따라 전력 게이트 회로를 램핑하기 위한 장치(200)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 2의 그러한 요소들이 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이들로 제한되지 않는다는 것을 지적해 두고자 한다. 다양한 실시예들을 모호하게 하지 않기 위해, 하나의 드라이버(102₁) 및 하나의 전력 게이트 회로(101₁)가 예시된다. 그러나, 실시예들은 도 1을 참조하여 설명된 바와 같이 임의의 수의 전력 게이트 회로들로 확장될 수 있다.

도 2를 다시 참조하면, 일부 실시예들에서, 전력 게이트 회로(101₁)는 단일 p형 트랜지스터(이것은 트랜지스터들의 병렬 세트로서 분포될 수 있음)를 포함하고, 여기서 단일 p형 트랜지스터는 게이팅되지 않은 전원 노드(106)에 결합된 소스 단자 및 게이팅된 전원 노드(107)에 결합된 드레인 단자를 갖는다. 일부 실시예들에서, 전력 게이트 회로(101₁)는 p형 트랜지스터들 MP₁ 내지 MP_N의 스택을 포함하고, 여기서 'N' 은 1 보다 큰 정수이다.

일부 실시예들에서, 드라이버(102₁)는 그 전원 노드가 게이팅되지 않은 전원 노드(106)에 결합되고 그 접지 노드가 바이어스 생성기 및 제어 회로(103)의 출력에 결합된 인버터이다. 일부 실시예들에서, 드라이버(102₁)의 접지 노드상의 전압은 전력 게이트 회로(101₁)의 바이어스 전압을 결정하고, 게이팅된 전원 노드(107)상의 전압의 램프-업 레이트 또는 속도에 직접 영향을 준다.

일부 실시예들에서, 바이어스 생성기 및 제어 회로(103)는 레벨-시프터(201), 다중화기들(202, 203, 및 204), 바이어스 생성 및/또는 고전압 아날로그 회로(205)(이하, 회로(205)), 및 디코더(206)를 포함한다. 일부 실시예들에서, 회로(205)는 바이어스 전압들(208_1-n)(예를 들어, vbias₁, vbias₂,...vbias_n) weakvsshi(209)(예를 들어, 나쁘게 레귤레이팅된 상승된 접지), strongvsshi(210)(예를 들어, 잘 레귤레이팅된 상승된 접지)를 생성한다. 여기서, 신호 명칭들 및 노드 명칭들에 대한 참조는 교환가능하게 사용된다. 예를 들어, vbias₁ 또는 208₁은 문장의 문맥에 따라 노드 vbias₁ 또는 208₁을 지칭할 수 있거나, 신호 vbias₁ 또는 208₁을 지칭할 수 있다. 일부 실시예들에서, vbias₁의 전압 레벨은 Vcc/2 또는 Vdd/2(예를 들어, 노드(106)상의 전압을 2로 나눔), vbias₂의 전압 레벨은 Vcc/4이고, 등등과 같이 된다. 일부 실시예들에서, vbias₁ 또는 208₁은 vbias₂ 또는 208₂의 전압 레벨보다 더 높은 전압 레벨을 갖는다. 일부 실시예들에서, vbias₁ 또는 208₁은 vbias₂ 또는 208₂에 의해 산출되는 전류보다 전력 게이트 디바이스를 통해 더 적은 전류를 산출할 것이다. 회로(205)의 일 실시예가 도 6을 참조하여 도시된다.

도 2를 다시 참조하면, FSM(104)은 바이어스 생성기 및 제어 회로(103)를 제어하기 위한 하나 이상의 제어 신호(109)를 생성한다. 예를 들어, FSM(104)은 전력 게이트들의 어느 슬라이스들을, 이들 중 몇 개를, 및 전력 게이트들에 대한 연관된 바이어스 전압들을 식별하는 디폴트 상태 코드를 생성한다. 일부 실시예들에서, FSM(104)은 게이팅되지 않은 전원 노드(106)상의 안정적 전원을 표시하기 위해 전력 양호 신호를 생성할 수 있다. 예를 들어, 게이팅되지 않은 전원 노드(106)상의 전원(VccUngated라고도 함)이 그 원하는 레벨을 수신하였을 때, FSM(104)은 전력 게이트들(101₁)의 램핑을 가능하게 하는 전력 양호 신호를 어서트(또는 디어서트)한다.

일부 실시예들에서, FSM(104)은 자신이 전력 관리 유닛(오프-칩 또는 온-다이)으로부터 램프-업 요청을 수신할 때 램프-업 프로세스를 초기화한다. 일부 실시예들에서, 램프-업 프로세스의 초기화는 임의의 시간에 그리고 필요에 따라 빈번하게 발생할 수 있다. 일부 실시예들에서, 램프-업 프로세스의 초기화는 게이팅되지 않은 서플라이가 안정화된 후에 발생한다.

일부 실시예들에서, FSM(104)은 전력 게이트들의 어느 슬라이스들이 턴온되는지 및 그들의 연관된 바이어스 전압들을 표시하는 코드(예를 들어, 다중 비트)를 생성한다. 일부 실시예들에서, 코드는 디코더(206)에 의해 디코딩되어 제어 비트들을 생성하는 인코딩된 코드이다. 예를 들어, FSM(104)으로부터의 코드는 3 비트 코드이고, 디코더는 이것을 8 비트로 디코딩한다. 일부 실시예들에서, 디코딩된 제어 비트들로부터의 1 비트 또는 3개의 별개의 비트가 다중화기들(202, 203, 및 204) 을 제어하는 데 사용된다. 예를 들어, 제어 비트들로부터의 select1, select2, 및 select3이, 제각기, 다중화기들(203, 204 및 202)을 제어(예를 들어, 선택)하기 위해 사용된다.

예를 들어, 전력 게이트(101₁)를 완전히 OFF 상태로부터 완전히 ON 상태로 램프 업하기 위해, FSM(104)은 총 8개의 단계(모두 0들 및 모두 1들을 포함함)에 대해 3 비트 코드(예를 들어, 코드 [2:0])를 그레이 코드 방식으로 "000"으로부터 "111"로 전진시킨다. 일부 실시예들에서, 각각의 램프 업 단계/코드는 미리 정의된 동기화된 간격(예를 들어, 대략 20ns) 동안 지속된다. 그러나, 단계들의 수 및 단계 지속기간은 모두 임의로 선택될 수 있다. 일부 실시예들에서, 단계 간격을 프로그래밍하기 위해 디버그 후크(debug hook)들이 추가될 수 있다. 3 비트 버스(예를 들어, 109의 라인들 중 하나)는 전력 게이트(101₁)의 상태를 제어하는 디지털 제어 신호들의 세트가 되도록 디코딩된다.

다양한 실시예들이 'n'개의 바이어스 전압을 참조하여 설명되지만, 전력 게이트 회로를 램핑하기 위한 장치(200)는 n=1일 때 또한 동작할 수 있다. 일부 실시예들에서, 단일 vbias(예를 들어, vbias₁)는 포스트 실리콘 캘리브레이션에 기초하여 선택되고 램프-업 지속기간 동안 전력 게이트에 인가된다. 예를 들어, 더 빠른 다이들은 vbias₁에 대한 더 높은 값(예를 들어, p형 전력 게이트에 대한 더 약한 바이어싱)을 사용할 수 있는 반면, 더 느린 다이들은 vias₁의 더 낮은 값(예를 들어, p형 전력 게이트에 대한 더 강한 바이어싱)을 사용할 수 있다. 일부 실시예들에서, 이 단일 vbias의 값은 여전히 다중화기(예를 들어, 다중화기들(202, 203 및 204))의 출력이지만, vbias 다중화기 제어는 이 경우에 램프 업 동안 변하지 않을 수 있다. 하나의 이러한 실시예에서, vbias 다중화기 제어는 (제어 레지스터에 저장된) 포스트 실리콘 캘리브레이션에 기초하여(램프-업 동안) 동일한 vbias를 항상 선택할 수 있다. 일단 포스트 실리콘 다이의 프로세스 코너에 관해 결정이 이루어지면, 다중화기는 전체 램프-업 지속기간 동안 선택될 특정한 vbias를 항상 골라 내도록 프로그래밍될 수 있다. 예를 들어, 다중화기는 항상 고속 코너들에 대해 vbias로서 vdd/2를, 느린 코너들에 대해 vbias에 대해 vdd/4를, 그리고 전형적인 코너들에 대해 vbias에 대해 vdd/3을 항상 골라낼 수 있다. 일부 실시예들에서, vbias는 프로세스 독립 전류원에 의해 생성될 수 있고, 다중화기는 트랜지스터 폭들, 저항 크기들 등과 같은 전류원 생성기의 하나 이상의 내부 양태를 제어한다.

도 3은 본 개시내용의 일부 실시예들에 따라, 전력 게이트 회로의 램핑을 제어하기 위한 FSM(104)의 흐름도(300) 또는 동작을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 그런 요소들이 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이들로 제한되지 않는다는 것을 지적해 두고자 한다. 여기서, 5개의 상태가 도시되어 있다(301, 302, 303, 304, 및 305). FSM(104)은 상태(301)에서 시작하는데, 여기서 전력 양호가 어서트된 후(예를 들어, 노드(106)상의 전압이 원하는 레벨에 있을 때), 시작 상태가 시작되고 상태(302)로 진행한다.

일부 실시예들에서, FSM(104)은 자신이 전력 관리 유닛(오프-칩 또는 온-다이)으로부터 램프-업 요청을 수신할 때 상태(301)를 시작한다. 일부 실시예들에서, FSM(104)은 임의의 시간에 그리고 필요에 따라 빈번하게 상태(301)를 시작한다. 일부 실시예들에서, FSM(104)은 게이팅되지 않은 서플라이가 안정화된 후에 상태(301)를 시작한다.

상태(302)에서, FSM(104)은 다중화기(203)로 하여금 vbias1(208₁)을 선택하게 야기하는 제어 코드를 생성한다. 이에 따라, 노드(215)는 전력 게이트(101₁)를 바이어싱하기 위해 vbias₁에 가깝거나 또는 vbias₁에 있는 전압을 제공받는다. 그 다음, FSM(104)은 'T'초 동안 상태(302)에서 대기하고, 그 후 FSM(104)은 상태(303)로 이동한다. 일부 실시예들에서, 'T'의 지속기간은 (예를 들어, 소프트웨어 또는 하드웨어에 의해) 프로그램가능하다.

이 예에서, 상태들(302 내지 303) 사이의 점선은 상이한 vbias 레벨들에 대한 임의 개수의 중간 상태들을 나타낸다. 예를 들어, vbias₂, vbias₃ 등이 노드(215)에 제공된다. 상태(303)에서, FSM(104)은 다중화기(203)로 하여금 vbias_n(208_n)를 선택하게 야기하는 제어 코드를 생성한다. 이에 따라, 노드(215)는 전력 게이트(101₁)를 바이어싱하기 위해 vbias_n에 가까운 또는 vbias_n에 있는 전압을 제공받는다. 그 다음, FSM(104)은 'T'초 동안 상태(303)에서 대기하고, 그 후 FSM(104)은 상태(304)로 이동한다. 상태(304)에서, 노드(107)상의 전압 레벨은 그의 미리 결정된 레벨에 도달하고 FSM(104)은 다중화기(202)로 하여금 노드(212)상의 신호(예를 들어, 약한 또는 강한 Vsshi(209 또는 210))를 선택하게 야기하는 제어 코드를 생성하고 이와 같이 해당 신호는 노드(213)에 제공된다. 그 후 FSM(104)은 램핑 프로세스가 종료되는 상태(305)로 진행한다. 일부 실시예들에서, 상이한 상태들에 대한 시간 'T'의 값은 동일하거나 상이한 값들일 수 있고, 프로그램가능하거나 미리 결정될 수 있다.

도 2를 다시 참조하면, 일부 실시예들에서, 다중화기(203)는 이산 바이어스 전압들(208₁-208_n) 중 하나의 선택을 노드(211)에 제공한다. 그 후 선택된 바이어스 전압은 다중화기(202)에 제공된다. 일부 실시예들에서, 다중화기(204)는 weakvsshi(209)(예를 들어, 나쁘게 레귤레이팅된 접지) 또는 strongvsshi(210)(잘 레귤레이팅된 접지) 중 하나를 노드(212)에 제공한다. 일부 실시예들에서, 다중화기(202)는 노드들(211 또는 212)상의 신호들 중 하나를 선택하고 이를 노드(213)상으로 구동한다. "약한" 및 "강한" vsshi 신호들(209 및 210)을 제각기 갖는 한 가지 이유는 "ON" 상태에서 전력 게이트(101) 양단에 걸친 IR 강하를 최소화하면서 전력 게이트(101)의 "OFF" 상태 동안 누설 전력 소비를 절약하기 위한 것이다. 일 예에서, 강한 vsshi는 값= vdd/6의 잘 구동된 vsshi 신호이다. 일부 실시예들에서, 강한 구동을 제공하기 위해 전력 게이트(101₁)가 완전히 ON일 때 strongvsshi(210)가 사용된다. 일부 실시예들에서, weakvsshi(209)는 전력 게이트(101₁)가 OFF일 때 레벨 시프터(201)에 대해 안전 전압 레벨(예를 들어, 기저 실리콘에 대해 상해를 야기하지 않는 전압 레벨)을 제공하는 것이다. 일부 실시예들에서, vbias₁ _-n, weakvsshi, 및 strongvsshi를 생성하는 회로(205)는 이들이 전력/누설을 절약하기 위해 사용되지 않을 때, 전력 게이팅된다. 임의의 적절한 레벨 시프터 회로가 레벨 시프터(201)를 구현하기 위해 사용될 수 있다.

일부 실시예들에서, 램프 업 시간 동안, 다중화기(202)는 인버터(102₁)의 접지 노드에 바이어스 전압(예를 들어, 선택된 이산 바이어스 전압들(208₁ 내지 208_n) 중 하나)을 제공한다. 미리 결정된 시간 후에, FSM(104)은 다중화기(203)로 하여금 다중화기(202)에 의해 노드(213)에 제공되는 다음 이산 바이어스 전압을 선택하게 야기하는 제어 비트들을 업데이트한다. 이와 같이, 인버터(102₁)는 노드(215)상의 전압을 램프 다운하여 전력 게이트(101₁)의 구동 강도를 증가시킨다. 다양한 실시예들에서, 출력(215)은 노드(106) 및 노드(213)의 전압 레벨들 사이에서 스윙한다. 일부 실시예들에서, 전력 게이트(101₁)가 완전히 OFF되기 위해서, 노드(215)상에서 구동되는 전압은 노드(106)상의 전압과 동일하다.

다양한 실시예들에서, 전력 게이트(101₁)가 노드(107)에서의 전압을 미리 결정된 레벨(예를 들어, 서플라이의 예상 전압 레벨)로 램프 업할 때, 이후 다중화기(202)는 접지 노드(213)에 대해 노드(212)상의 신호를 선택한다. 예를 들어, weakvsshi(209) 또는 strongvsshi(210) 중 하나가 노드(212)에 제공된다. 일부 실시예들에서, 게이팅되지 않은 서플라이 노드(106)상의 전압 공급 레벨에 의존하여, weakvsshi(209) 또는 strongvsshi(210) 중 어느 하나가 접지 노드(213)에 제공된다. 접지 노드(213)에 대해 상승된 접지 레벨을 제공하는 한 가지 이유는 인버터(102₁)의 트랜지스터(들)의 산화물들에 걸친 스트레스를 감소시키기 위한 것이다. 일 예에서, 노드(106)상의 공급 전압이 명목 전압 Vdd(108)와 동일할 때, 이후 인버터(102₁)의 접지 노드(213)는 접지 레벨(예를 들어, 0V) 근처에 또는 접지 레벨에 있는 전압 레벨을 제공받는다.

표 1은 FSM(104)에 의해 제공되는 3-입력 버스에 기초하여 전력 게이트들의 4개 슬라이스(예를 들어, 슬라이스들(101_1-4))를 램핑하는 예를 도시한다.

이 예에서, 전력 게이트 어레이(101) 드라이버 출력(215)이 램프 업 동안에 변경될 뿐만 아니라, 턴온되는 전력 게이트 어레이(101)의 부분들 또는 슬라이스들도 변경된다. 램프 업 전류를 제어하는 또 다른 설계 노브로서, 이 예에서 전력 게이트 어레이(101)는 4개의 슬라이스로 분할되고, 1, 2, 3, 및 4로 인덱싱된다. 이 예에서, 슬라이스들(101_1-4)은 제각기 전력 게이트 어레이(101)의 영역의 3%, 1%, 2%, 및 94%를 포함한다. 슬라이스들 및 이들의 크기의 수는 모두 임의로 선택될 수 있고, 4개는 여기서 실시예들을 설명하기 위해 선택된다는 점에 유의한다. 이 예로 계속하면, 슬라이스들은 전력 게이트 램프-업 코드가 모두 0들(예를 들어, 완전히 OFF)로부터 모두 1들(예를 들어, 완전히 ON)로 증분함에 따라 증분적으로 턴온된다. 표 1은 입력 3 비트 제어 버스에 대한 상이한 슬라이스 턴온 시간들을 또한 도시한다. 여기서, 슬라이스에 대한 '0'은 그것이 턴오프되는 것을 의미하고 '1'은 그것이 턴온되는 것을 의미한다.

일부 실시예들에서, OFF 상태 동안, 모든 슬라이스들은 OFF인데, 여기서 그들의 p형 게이트 단자들이 VccUnGated에 속박되는데, 이는 게이팅되지 않은 서플라이 노드(106)상의 전압이다. 제1 램프-업 단계(RAMPUP0)에서, 3 비트 제어 버스는 "001"로 스위칭한다. 이 단계에서, vddby2(또는 vbias₁(208₁))는 전력 게이트 어레이의 3%를 턴온하는데 사용된다(예를 들어, 슬라이스 0). 이는 성능 및 신뢰성 제약 조건들이 초기 램프-업 동안 위반되지 않는 것을 보장한다. 다음 이벤트는, 3 비트 제어 버스가 "011"로 스위칭할 때 RAMPUP2 상태에서 발생한다. 이 단계에서, 다시 vddby2(또는 vbias₁(208₁))가 전력 게이트 어레이의 추가의 1%(예를 들어, 슬라이스 1)를 턴온시키기 위해 사용된다. 다음 이벤트는, 3 비트 제어 버스가 "010"으로 스위칭할 때 RAMPUP3 상태(예를 들어, 램프 업을 통해 절반)에서 발생한다. 이 단계에서, 성능 및 신뢰성 제약 조건들의 임의의 위반을 회피하기 위해, 노드(107)상의 게이팅된 서플라이(예를 들어, VccGated)는 충분히 높다(예를 들어, 전력 게이트(101₁)에서의 p형 디바이스의 Vsd는 충분히 작다).

따라서, RAMPUP3 상태에서, 램프-업 서플라이는 vddby2로부터 vddby4로 스위칭하여 모든 프로세스 코너들에 걸쳐 더 강한 드라이버 전류 및 더 빠른 램프-업을 허용한다. RAMPUP4 상태에서, 어레이의 추가 2%(예를 들어, 슬라이스 3)를 턴온하기 위해 vddby4가 사용된다. RAMPUP5 상태에서, 전력 게이트 어레이의 나머지(예를 들어, 슬라이스 4-어레이의 94%)를 턴온하기 위해 vddby4가 사용된다. 마지막으로, 완전히 ON 상태에서, 전력 게이트 어레이 드라이버 노드(215)는 정상 동작 동안 전력 게이트 어레이에 걸친 IR 강하를 감소시키기 위해 strongvsshi 값(예를 들어, vddby6)으로 구동된다.

도 5a-c는, 일부 실시예들에 따라, 거의 일정한 전류 또는 정전류 공급을 초래하고 이는 다음으로 게이팅된 전원 노드상의 전압의 더 빠른 램프-업 시간을 초래하는 바이어스 전압들의 램핑을 보여주는 플롯들(500, 520, 및 530)을 제각기 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5a-c의 그런 요소들이 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이들로 제한되지 않는다는 것을 지적해 두고자 한다. 여기서, 플롯(500)은 시간 경과에 따른 이산 바이어스 전압들(Vbias₁ _-n)의 선택 및 이후 (노드(107)상의 전압이 그 정상 레벨에 도달할 때의) Vsshi까지의 국면을 보여준다. 플롯(520)은 매 vbias 상태 동안 제공되는 정전류(I₀)를 도시한다. 이와 같이, 노드(107)상의 원하는 전압 레벨을 실현하기 위한 더 빠른 램프-업 시간이 달성된다. 플롯(530)은 시간 t0 내지 t1 사이의 상이한 vbias 레벨들 동안 상이한 프로세스, 전압, 및 온도(PVT) 코너들의 노드(107)상의 전압의 램프 업 거동을 도시한다.

도 6은 본 개시내용의 일부 실시예들에 따라, 다양한 바이어스 전압들(예를 들어, vbias₁, vbias₂, vbias_n, strongvsshi 등)을 생성하는 회로(600)(예를 들어, 회로(205))를 나타낸다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6의 이러한 요소들은 설명된 것과 유사한 임의의 방식으로 동작하거나 또는 기능할 수 있지만, 이에 제한되는 것은 아니라는 점을 지적해 두고자 한다. 회로(600)는 p형 트랜지스터들 MP₁, MP₂, MP₃, MP₄, MP₅, 및 MP₆; n형 트랜지스터들 MN₁, MN₂, MN₃, 및 MN₄; 및 도시된 바와 같이 함께 결합된 노드(601)을 포함한다. 여기서 노드(601)는 노드들(208_1-n, 209, 또는 210) 중 하나이다. 트랜지스터 MP₁의 게이트 단자는 EN_Vbias₁(Vbias₁을 인에이블)을 수신하고, 트랜지스터 MP₂의 게이트 단자는 En_Vbias₂_b(En_Vbias₂의 역임)를 수신하고, 트랜지스터 MN1의 게이트 단자는 EN_Vbias₁ 또는 En_Vbias₂를 수신하고, 트랜지스터 MN₂의 게이트 단자는 EN_Vbias₂를 수신하고, 트랜지스터 MN₃의 게이트 단자는 접지보다 약간 위의 전압을 수신하고, 트랜지스터 MN₄의 게이트 단자는 En_Vsshi를 수신하고, 및 트랜지스터 MN₃의 소스 단자는 (209) 또는 (210) 중 하나를 수신한다.

일부 실시예들에서, 트랜지스터들 MP₁, MP₂, MN₁, MN₂, MN₃, 및 MN₄는 이들이 자신들의 게이트 단자들을 제어하는 신호들에 의해 완전히 턴온되거나 턴오프되는 디지털 트랜지스터들이다. 회로(600) 내의 나머지 트랜지스터들은 다이오드-연결되고, 노드(106)상의 고전압 서플라이를 분할하여 Vddby2(예를 들어, vbias₁) 및 Vddby4(예를 들어, vbias₂)를 생성하는 데 사용된다.

일부 실시예들에서, 회로(600)가 Vddby2를 제공하는 경우(예를 들어, vdd/2, 그러면 En_Vbias₁=HI, En_Vbias₁_b=LO, En_Vbias₂=LO, En_Vbias₂_b=HI), 트랜지스터들 MP₁ 및 MN₁은 ON이고 트랜지스터들 MP₂ 및 MN₂는 OFF이다. 여기서, "HI"는 논리 하이를 나타내고 "LO"는 논리 로우를 나타낸다. 다이오드-연결된 트랜지스터들 MP₄ 및 MP₅는 노드(106)상의 고전압 서플라이를 2로 나누는데 사용된다. 회로(600)가 vddby4(예를 들어, Vdd/4)를 제공하는 경우라면(예를 들어, Vdd/4, 그러면 En_Vbias₁=LO, En_Vbias₁_b=HI, En_Vbias₂=HI, En_Vbias₂_b=LO), 트랜지스터 MP₁은 이제 OFF이고, 트랜지스터들 MP₂, MN₁, 및 MN₂는 ON이다. 다이오드-연결된 트랜지스터들 MP₃, MP₄, MP₅, 및 MP₆은 노드(106)상의 고전압 서플라이를 4로 나누는데 사용된다.

도 7은 일부 실시예들에 따라, 전력 게이트 램프-업 회로를 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7의 그런 요소들이 설명된 것과 유사한 임의의 방식으로 동작하거나 기능할 수 있지만, 이들로 제한되지 않는다는 것을 지적해 두고자 한다.

도 7은 납작한 표면 인터페이스 커넥터(flat surface interface connector)들이 이용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일부 실시예들에서, 컴퓨팅 디바이스(1600)는 이동 컴퓨팅 디바이스, 예컨대 컴퓨팅 태블릿, 이동 전화 또는 스마트폰, 무선-사용가능 이-리더, 또는 다른 무선 모바일 디바이스를 표현한다. 특정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시되는 것은 아니라는 점이 이해될 것이다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는 논의된 일부 실시예들에 따른, 하나 이상의 전력 게이트 램프-업 회로를 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들은 또한, 일부 실시예들에 따르면, 전력 게이트 램프-업 회로를 포함할 수 있다. 본 개시내용의 다양한 실시예들은 또한, (1670) 내의 네트워크 인터페이스, 예컨대 무선 인터페이스를 포함할 수 있고, 그에 의해 시스템 실시예는 무선 디바이스, 예를 들어 휴대폰 또는 개인용 정보 단말(personal digital assistant)에 통합될 수 있다.

일부 실시예들에서, 프로세서(1610)는, 마이크로프로세서, 애플리케이션 프로세서, 마이크로컨트롤러, 프로그래머블 로직 디바이스, 또는 기타의 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작은, 애플리케이션 및/또는 디바이스 기능이 그 상에서 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관계된 동작들, 전력 관리에 관계된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 다른 디바이스에 연결하는 것에 관계된 동작들을 포함한다. 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O와 관계된 동작들도 포함할 수 있다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내로 통합될 수 있거나, 컴퓨팅 디바이스(1600)에 연결될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 컴퓨팅 디바이스(1600)와 상호작용한다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는 디스플레이 서브시스템(1630)을 포함한다. 디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관계된 적어도 일부의 처리를 수행하기 위해 프로세서(1610)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는 I/O 컨트롤러(1640)를 포함한다. I/O 컨트롤러(1640)는 사용자와의 상호작용에 관계된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가적으로, I/O 컨트롤러(1640)는, 그것을 통해 사용자가 시스템과 상호작용할 수 있는 컴퓨팅 디바이스(1600)에 연결되는 추가적인 디바이스들에 대한 연결 포인트를 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더 또는 다른 디바이스 등의 특정 응용에서 사용하기 위한 다른 I/O 디바이스가 포함될 수 있다.

위에 언급된 바와 같이, I/O 컨트롤러(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 명령들을 제공할 수 있다. 또한, 오디오 출력은 디스플레이 출력 대신에, 또는 디스플레이 출력에 더하여 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하는 경우, 디스플레이 디바이스는 I/O 컨트롤러(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할도 한다. I/O 컨트롤러(1640)에 의해 관리되는 I/O 기능들을 제공하는 추가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600)상에 또한 존재할 수 있다.

일부 실시예들에서, I/O 컨트롤러(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호작용의 일부일 뿐만 아니라 시스템의 동작에 영향을 주는 시스템에 대한 환경적 입력의 제공(예컨대, 노이즈 필터링, 휘도 검출을 위한 디스플레이 조정, 카메라를 위한 플래시의 적용, 또는 다른 특징)일 수 있다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관계된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하기 위한 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 중단되더라도 상태가 변경되지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 중단되면 상태가 불확정적임(indeterminate)) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관계된 시스템 데이터(장기적이든 일시적이든)를 저장할 수 있다.

실시예들의 요소들은 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의되는 임의의 다른 프로세스들을 구현하는 명령어들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 또한 제공된다. 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, PCM(phase change memory), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 종류의 머신 판독가능 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 본 개시내용의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유하는 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전달될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는 접속(connectivity)(1670)을 포함한다. 접속(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 별개의 디바이스, 예컨대, 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국뿐만 아니라 헤드셋, 프린터 또는 기타 디바이스 같은 주변 기기일 수 있다.

접속(1670)은 다중의 상이한 종류의 접속을 포함할 수 있다. 일반화를 위해, 컴퓨팅 디바이스(1600)에는 셀룰러(cellular) 접속(1672) 및 무선 접속(1674)이 도시되어 있다. 셀룰러 접속(1672)은, GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속을 일반적으로 지칭한다. 무선 접속(또는 무선 인터페이스)(1674)은 셀 방식이 아닌 무선 접속을 지칭하며, (블루투스, 근접 장(Near Field), 기타 등등과 같은) PAN(personal area network)들, (Wi-Fi와 같은) LAN(Local Area Network)들, 및/또는 (WiMax와 같은) WAN(Wide Area Network)들, 또는 다른 무선 통신을 포함할 수 있다.

일부 실시예들에서, 컴퓨팅 디바이스(1600)는 주변기기 접속들(1680)을 포함한다. 주변기기 접속들(peripheral connections)(1680)은 하드웨어 인터페이스 및 커넥터 뿐만 아니라, 주변기기 접속을 이루기 위한 소프트웨어 컴포넌트(예를 들어, 드라이버, 프로토콜 스택)를 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스들에 대한 주변기기 디바이스("로(to)"(1682))일 뿐만 아니라, 그것에 접속되는 주변기기 디바이스들("로부터(from)"(1684))을 갖는 것일 수 있다는 점이 이해될 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600)상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 부가적으로, 도킹 커넥터는 컴퓨팅 디바이스(1600)가, 예를 들어, 컴퓨팅 디바이스(1600)로 하여금 오디오비주얼 또는 다른 시스템들에의 콘텐츠 출력을 제어하게 허용하는 소정의 주변 기기들과 접속하게 허용할 수 있다.

전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어(proprietary connection hardware)에 부가하여, 컴퓨팅 디바이스(1600)는 공통 또는 표준 기반 커넥터들을 통해 주변기기 접속들(1680)을 구축할 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(이것은 다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire, 또는 다른 타입들을 포함할 수 있다.

본 명세서에서 "실시예(an embodiment)", "일 실시예(one embodiment)", "일부 실시예들(some embodiments)", 또는 "다른 실시예들(other embodiments)"에 대한 참조는, 실시예들과 관련하여 설명되는 특정의 특징, 구조 또는 특성이 적어도 일부 실시예들에 포함되지만, 반드시 모든 실시예들에 포함되는 것은 아니라는 점을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 출현들은 반드시 모두가 동일한 실시예들을 가리키는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 포함될 수 있다("may", "might", 또는 "could" be included)고 기술되는 경우, 해당 특정 컴포넌트, 특징, 구조, 또는 특성이 반드시 포함될 필요는 없다. 명세서 또는 청구항이 단수("a" 또는 "an") 요소를 지칭할 때, 그것은 요소들 중 단 하나만이 있음을 의미하지는 않는다. 명세서 또는 청구항에서 "추가적인(additional)" 요소가 언급되는 경우, 추가 요소들 중 하나보다 많은 것이 존재함을 배제하지 않는다.

또한, 특정의 특징, 구조, 기능, 또는 특성은 하나 이상의 실시예에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예와 연관된 특정의 특징, 구조, 기능, 또는 특성이 상호 배타적이지 않은 어디에서든 제2 실시예와 조합될 수 있다.

본 명세서가 특정한 실시예와 함께 설명되었지만, 본 기술분야의 통상의 기술자에게는 전술한 설명을 고려하여 그러한 실시예들의 다수의 대안, 수정, 및 변형이 명백하게 될 것이다. 본 개시내용의 실시예들은 모든 그러한 대안, 수정 및 변형을 첨부된 청구항의 폭넓은 범위 내에 포함하도록 의도된 것이다.

또한, IC(integrated circuit) 칩들 및 다른 컴포넌트들로의 잘 알려진 전력/접지 접속들은, 설명 및 논의를 간단히 하고, 개시내용을 불명료하게 하지 않기 위해, 제시된 도면들 내에 보여질 수도 있고 그렇지 않을 수도 있다. 또한, 배열들은 블록도 형태로 보여질 수 있는데, 그것은 개시내용을 불명료하게 하는 것을 회피하기 위한 것이며, 또한 이러한 블록도 배열들의 구현에 대한 상세사항들이 본 개시내용이 그 내에서 구현될 플랫폼에 크게 의존한다는 사실을 고려한 것이다(즉, 이러한 상세사항들은 본 기술분야의 통상의 기술자의 이해의 범위 내에 있을 것이다). 구체적인 상세사항들(예를 들어, 회로들)이 본 개시내용의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 본 기술분야의 통상의 기술자에게는 본 개시내용이 이러한 세부적인 상세사항들 없이도, 또는 이러한 세부적인 상세사항들을 변경하여 실시될 수 있다는 점이 명백할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.

하기 예는 추가 실시예들과 관련된다. 이러한 예들에서의 상세사항들은 하나 이상의 실시예에서 어디에서든 사용될 수 있다. 본 명세서에서 설명되는 장치의 모든 선택적인 특징들은 방법 또는 프로세스에 대하여 또한 구현될 수 있다. 여기서의 다양한 실시예들은 다른 실시예들 중 임의의 것과 조합될 수 있고 그에 의해 다양한 조합들을 허용할 수 있다.

예 1은 장치인데, 이 장치는 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된 전력 게이트 디바이스; 및 전력 게이트 디바이스에 결합되는 제어 회로 - 제어 회로는 전력 게이트 디바이스를 점진적으로 턴온 또는 턴오프하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 전력 게이트 디바이스를 턴온 또는 턴오프함 - 를 포함한다.

예 2는 예 1의 모든 특징들을 포함하고, 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함한다.

예 3은 예 2의 모든 특징들을 포함하고, 제어 회로는, 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해, 시간 경과에 따라, 복수의 슬라이스로부터 적어도 2개의 슬라이스를 인에이블 또는 디스에이블한다.

예 4는 예 3의 모든 특징들을 포함하고, 복수의 디바이스 중 적어도 하나의 디바이스는 그들의 제각기 게이트 단자들이 함께 결합되도록 직렬로 결합되는 적어도 2 개의 트랜지스터를 포함하고, 적어도 하나의 디바이스는 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합된다.

예 5는 예 2의 모든 특징들을 포함하고, 복수의 것 중 적어도 하나의 디바이스는 단일 트랜지스터를 포함하고, 적어도 하나의 디바이스는 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합된다.

예 6은 예 1의 모든 특징들을 포함하고, 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함한다.

예 7은 예 6의 모든 특징들을 포함하고, 제1 바이어스 전압은 제2 바이어스 전압보다 높다.

예 8은 예 6의 모든 특징들을 포함하고, 제1 바이어스 전압은 제2 바이어스 전압에 의해 산출되는 전류보다 전력 게이트 디바이스를 통해 더 적은 전류를 산출한다.

예 9는 예 1의 모든 특징들을 포함하고, 제어 회로는 전력 게이트 디바이스에 결합된 드라이버; 및 드라이버를 제어하는 유한 상태 머신을 포함한다.

예 10은 예 1의 모든 특징들을 포함하고, 드라이버는 게이팅되지 않은 전원 노드에 결합되고, 드라이버의 저 전원 노드는 적어도 2 개의 바이어스 전압을 수신한다.

예 11은 예 10의 모든 특징들을 포함하고, 제어 회로는 적어도 2개의 바이어스 전압 중 하나를 선택하도록 동작가능한 하나 이상의 다중화기를 포함한다.

예 12는 장치이고, 이 장치는 게이팅되지 않은 전원 노드에 결합된 전력 게이트 회로; 전력 게이트 회로 및 게이팅되지 않은 전원 노드에 결합된 드라이버; 드라이버에 의해 수신되는 제어 신호를 생성하는 레벨 시프터를 포함하고, 드라이버는: 게이팅되지 않은 전원 노드에 결합된 풀업 디바이스 - 풀업 디바이스는 제어 신호를 수신함 -; 및 p형 디바이스와 직렬로 결합된 풀다운 디바이스 - 풀다운 디바이스는 전력 게이트 회로를 점진적으로 턴온시키기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 수신하는 소스 단자를 가짐 - 를 포함한다.

예 13은 예 12의 모든 특징들을 포함하고, 풀업 디바이스는 p형 디바이스, n형 디바이스, 또는 이 둘의 조합 중 하나를 포함하고, 풀다운 디바이스는 p형 디바이스, n형 디바이스, 또는 이 둘의 조합 중 하나를 포함한다.

예 14는 예 12의 모든 특징들을 포함하고, 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함한다.

예 15는 예 12의 모든 특징들을 포함하고, 제1 바이어스 전압은 제2 바이어스 전압보다 높거나, 또는 제1 바이어스 전압은 제 2 바이어스 전압에 의해 산출되는 전류보다 전력 게이트 디바이스를 통해 더 적은 전류를 산출한다.

예 16은 예 12의 모든 특징들을 포함하고, 예 15의 장치는 적어도 2 개의 바이어스 전압 중 하나를 선택하도록 동작가능한 하나 이상의 다중화기를 포함한다.

예 17은 예 12의 모든 특징들을 포함하고, 전력 게이트 회로는 슬라이스들로서 그룹화된 복수의 디바이스를 포함한다.

예 18은 예 12의 모든 특징들을 포함하고, 전력 게이트 회로는 게이팅된 전원 노드에 결합된다.

예 19는 예 18의 모든 특징들을 포함하고, 게이팅된 전원 노드는 부하에 결합된다.

예 20은 시스템이고, 이 시스템은 메모리; 메모리에 결합된 프로세서 - 프로세서는 제1 처리 코어; 및 제2 처리 코어를 포함하고, 제1 처리 코어는 제1 게이팅된 전원 노드에 의해 급전되고, 제2 처리 코어는 제2 게이팅된 전원 노드에 의해 급전됨 -, 제1 게이팅된 전원 노드에 결합된 제1 전력 게이트 회로; 제2 게이팅된 전원 노드에 결합된 제2 전력 게이트 회로 - 제1 또는 제2 전력 게이트 회로 중 적어도 하나는 전력 게이트 디바이스; 및 전력 게이트 디바이스에 결합된 제어 회로를 포함하고, 제어 회로는 전력 게이트 디바이스를 점진적으로 턴온하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 전력 게이트 디바이스를 턴온함 -; 및 프로세서가 또 다른 디바이스와 통신하는 것을 허용하기 위한 무선 인터페이스를 포함한다.

예 21은 예 20의 모든 특징들을 포함하고, 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함한다.

예 22는 예 20의 모든 특징들을 포함하고, 제어 회로는 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해, 시간 경과에 따라 복수의 슬라이스로부터 적어도 2 개의 슬라이스를 인에이블 또는 디스에이블하기 위한 것이다.

예 23은 예 20의 모든 특징들을 포함하고, 복수의 디바이스 중 적어도 하나의 디바이스는, 그들의 제각기 게이트 단자들이 함께 결합되도록 직렬로 결합되는 적어도 2개의 트랜지스터를 포함하거나, 또는 복수의 디바이스 중 적어도 하나의 디바이스는 단일 트랜지스터를 포함하고, 및 적어도 하나의 디바이스는 게이트팅된 또는 게이팅되지 않은 전원 노드들에 결합된다.

예 24는 예 20의 모든 특징들을 포함하고, 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함한다.

예 25는 예 24의 모든 특징들을 포함하고, 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함한다.

예 26은 예 24의 모든 특징들을 포함하고, 제1 바이어스 전압은 제2 바이어스 전압보다 높거나, 또는 제1 바이어스 전압은 제2 바이어스 전압에 의해 산출되는 전류보다 전력 게이트 디바이스를 통해 더 적은 전류를 생성하기 위한 것이다.

예 27은 예 20의 모든 특징들을 포함하고, 제어 회로는 전력 게이트 디바이스에 결합된 드라이버; 및 드라이버를 제어하는 유한 상태 머신을 포함한다.

예 28은 예 20의 모든 특징들을 포함하며, 드라이버는 게이팅되지 않은 전원 노드에 결합되고, 드라이버의 저 전원 노드는 적어도 2개의 바이어스 전압을 수신한다.

예 29는 장치이고, 이 장치는 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된 전력 게이트 디바이스; 및 전력 게이트 디바이스에 결합되는 제어 회로 - 제어 회로는 프로그래밍가능 바이어스 전압을 전력 게이트 디바이스에 제공함으로써 전력 게이트 디바이스를 턴온하기 위한 것임 - 를 포함한다.

예 30은 예 29의 모든 특징들을 포함하고, 제어 회로는 전력 게이트 디바이스에 결합된 드라이버; 및 드라이버를 제어하는 유한 상태 머신을 포함한다.

예 31은 예 29의 모든 특징들을 포함하고, 전력 게이트 회로는 게이팅된 전원 노드에 결합되고, 게이팅된 전원 노드는 부하에 결합된다.

예 32는 방법이며, 이 방법은 전력 게이트 디바이스를 점진적으로 턴온 또는 턴오프하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 전력 게이트 디바이스를 턴온 또는 턴오프하는 단계를 포함하고, 전력 게이트 디바이스는 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된다.

예 33은 예 32의 모든 특징들을 포함하고, 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함한다.

예 34는 예 33의 모든 특징들을 포함하고, 예 34의 방법은: 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해 시간 경과에 따라, 복수의 슬라이스로부터, 적어도 2개의 슬라이스를 인에이블 또는 디스에이블하는 단계를 포함한다.

예 35는 예33의 모든 특징들을 포함하고, 복수의 디바이스 중 적어도 하나의 디바이스는, 그들의 제각기 게이트 단자들이 함께 결합되도록 직렬로 결합되는 적어도 2개의 트랜지스터를 포함하고, 적어도 하나의 디바이스는 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합된다.

예 36은 예 33의 모든 특징들을 포함하고, 복수의 디바이스 중 적어도 하나의 디바이스는 단일 트랜지스터를 포함하고, 적어도 하나의 디바이스는 게이팅되거나 게이팅되지 않은 전원 노드들에 결합된다.

예 37은 예 32의 모든 특징들을 포함하고, 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함한다.

예 38은 예 37의 모든 특징들을 포함하고, 예 38의 방법은: 제2 바이어스 전압보다 더 높은 전압을 제1 바이어스 전압으로서 제공하는 단계를 포함한다.

예 39는 예 37의 모든 특징들을 포함하고, 예 37의 방법은 제2 바이어스 전압에 의해 생성되는 전류보다 전력 게이트 디바이스를 통해 더 적은 전류를 생성하는 단계를 포함한다.

예 40은 예 32의 모든 특징들을 포함하고, 예 40의 방법은 적어도 2 개의 바이어스 전압을 수신하는 단계를 포함한다.

예 41은 예 40의 모든 특징을 포함하고, 예 40의 방법은 적어도 2개의 바이어스 전압 중 하나를 선택하는 단계를 포함한다.

예 42는 예 32 내지 예 41 중 어느 하나의 예를 수행하는 수단을 포함하는 장치이다.

독자로 하여금 본 기술적 개시내용의 속성 및 요점을 확인시키게 할 요약서가 제공된다. 이러한 요약서는 청구항들의 범위나 의미를 제한하는데 사용되지 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예로서 독자적으로 성립한다.

Claims

장치로서:
게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된 전력 게이트 디바이스; 및
상기 전력 게이트 디바이스에 결합된 제어 회로 - 상기 제어 회로는 상기 전력 게이트 디바이스를 점진적으로 턴온 또는 턴오프하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 상기 전력 게이트 디바이스를 턴온 또는 턴오프함 - 를 포함하는 장치.
제1항에 있어서, 상기 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함하는 장치.
제2항에 있어서, 상기 제어 회로는 상기 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해, 시간 경과에 따라 상기 복수의 슬라이스로부터 적어도 2개의 슬라이스를 인에이블 또는 디스에이블하는 장치.
제2항에 있어서, 상기 복수의 디바이스 중 적어도 하나의 디바이스는, 그들의 제각기 게이트 단자들이 함께 결합되도록 직렬로 결합되는 적어도 2개의 트랜지스터를 포함하고, 상기 적어도 하나의 디바이스는 상기 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합되는 장치.
제2항에 있어서, 상기 복수의 디바이스 중 적어도 하나의 디바이스는 단일 트랜지스터를 포함하고, 상기 적어도 하나의 디바이스는 상기 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합되는 장치.
제1항에 있어서, 상기 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함하는 장치.
제6항에 있어서, 상기 제1 바이어스 전압은 상기 제2 바이어스 전압보다 높은 장치.
제6항에 있어서, 상기 제1 바이어스 전압은 상기 제2 바이어스 전압에 의해 산출되는 전류보다 상기 전력 게이트 디바이스를 통해 더 적은 전류를 산출하는 장치.
제1항에 있어서, 상기 제어 회로는:
상기 전력 게이트 디바이스에 결합된 드라이버; 및
상기 드라이버를 제어하는 유한 상태 머신 - 상기 드라이버는 상기 게이팅되지 않은 전원 노드에 결합되고, 상기 드라이버의 저 전원 노드는 상기 적어도 2개의 바이어스 전압을 수신하고, 상기 제어 회로는 상기 적어도 2개의 바이어스 전압 중 하나를 선택하도록 동작 가능한 하나 이상의 다중화기를 포함함 - 을 포함하는 장치.
장치로서:
게이팅되지 않은 전원 노드에 결합된 전력 게이트 회로;
상기 전력 게이트 회로 및 상기 게이팅되지 않은 전원 노드에 결합된 드라이버; 및
상기 드라이버에 의해 수신되는 제어 신호를 생성하는 레벨 시프터를 포함하고, 상기 드라이버는:
상기 게이팅되지 않은 전원 노드에 결합된 풀업 디바이스 - 상기 풀업 디바이스는 상기 제어 신호를 수신함 -; 및
p형 디바이스와 직렬로 결합된 풀다운 디바이스 - 상기 풀다운 디바이스는 상기 전력 게이트 회로를 점진적으로 턴온하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 수신하는 소스 단자를 가짐 - 를 포함하는 장치.
제10항에 있어서, 상기 풀업 디바이스는 p형 디바이스, n형 디바이스, 또는 이 둘의 조합 중 하나를 포함하고, 상기 풀다운 디바이스는 p형 디바이스, n형 디바이스, 또는 이 둘의 조합 중 하나를 포함하는 장치.
제10항에 있어서, 상기 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함하는 장치.
제10항에 있어서, 상기 제1 바이어스 전압은 상기 제2 바이어스 전압보다 높거나, 또는 상기 제1 바이어스 전압은 상기 제2 바이어스 전압에 의해 산출되는 전류보다 상기 전력 게이트 디바이스를 통해 더 적은 전류를 산출하는 장치.
제10항에 있어서, 상기 적어도 2개의 바이어스 전압 중 하나를 선택하도록 동작가능한 하나 이상의 다중화기를 포함하는 장치.
제10항에 있어서, 상기 전력 게이트 회로는 슬라이스들로서 그룹화된 복수의 디바이스를 포함하고, 상기 전력 게이트 회로는 게이팅된 전원 노드에 결합되는 장치.
시스템으로서:
메모리;
상기 메모리에 결합된 프로세서 - 상기 프로세서는:
제1 처리 코어; 및
제2 처리 코어 - 상기 제 1 처리 코어는 제1 게이팅된 전원 노드에 의해 급전되고, 상기 제2 처리 코어는 제2 게이팅된 전원 노드에 의해 급전됨 - 를 포함함 -;
상기 제1 게이팅된 전원 노드에 결합된 제1 전력 게이트 회로;
상기 제2 게이팅된 전원 노드에 결합된 제2 전력 게이트 회로 - 상기 제1 또는 제2 전력 게이트 회로들 중 적어도 하나는:
전력 게이트 디바이스; 및
상기 전력 게이트 디바이스에 결합된 제어 회로 - 상기 제어 회로는 상기 전력 게이트 디바이스를 점진적으로 턴온하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 상기 전력 게이트 디바이스를 턴온함 - 를 포함함 -; 및
상기 프로세서가 또 다른 디바이스와 통신할 수 있게 허용하는 무선 인터페이스를 포함하는 시스템.
제16항에 있어서, 상기 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함하고, 상기 제어 회로는 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해, 시간 경과에 따라 상기 복수의 슬라이스로부터 상기 적어도 2개의 슬라이스를 인에이블 또는 디스에이블하는 시스템.
제16항에 있어서, 상기 복수의 디바이스 중 적어도 하나의 디바이스는, 그들의 제각기 게이트 단자들이 함께 결합되도록 직렬로 결합되는 적어도 2개의 트랜지스터를 포함하거나, 또는 상기 복수의 디바이스 중 적어도 하나의 디바이스는 단일 트랜지스터를 포함하고, 상기 적어도 하나의 디바이스는 상기 게이팅된 또는 게이팅되지 않은 전원 노드들에 결합되는 시스템.
제16항에 있어서, 상기 적어도 2개의 바이어스 전압은 제1 바이어스 전압 및 제2 바이어스 전압을 포함하는 시스템.
제19항에 있어서, 상기 제1 바이어스 전압은 상기 제2 바이어스 전압보다 높거나, 또는 상기 제1 바이어스 전압은 상기 제2 바이어스 전압에 의해 산출되는 전류보다 상기 전력 게이트 디바이스를 통해 더 적은 전류를 산출하는 장치.
장치로서:
게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합된 전력 게이트 디바이스; 및
상기 전력 게이트 디바이스에 결합되는 제어 회로 - 상기 제어 회로는 프로그래밍가능 바이어스 전압을 상기 전력 게이트 디바이스에 제공함으로써 상기 전력 게이트 디바이스를 턴온함 - 를 포함하는 장치.
제2항 내지 제9항 중 어느 한 항에 따른 제23항의 장치.
방법으로서:
전력 게이트 디바이스를 점진적으로 턴온 또는 턴오프하기 위해 시간상 분리된 적어도 2개의 바이어스 전압을 제공함으로써 상기 전력 게이트 디바이스를 턴온 또는 턴오프하는 단계 - 상기 전력 게이트 디바이스는 게이팅된 전원 노드 및 게이팅되지 않은 전원 노드에 결합됨 - 를 포함하는 방법.
제23항에 있어서, 상기 전력 게이트 디바이스는 슬라이스들로서 그룹화된 복수의 디바이스를 포함하고, 상기 방법은 적어도 2개의 슬라이스를 점진적으로 턴온 또는 턴오프하기 위해 시간 경과에 따라, 상기 복수의 슬라이스로부터, 상기 적어도 2개의 슬라이스를 인에이블 또는 디스에이블하는 단계를 포함하는 방법.
제23항 또는 제24항에 따른 방법을 수행하기 위한 수단을 포함하는 장치.