KR20140081834A - 교차 결합 영향들을 감소시키기 위한 시스템 및 방법 - Google Patents

교차 결합 영향들을 감소시키기 위한 시스템 및 방법

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KR20140081834A
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Abstract

디바이스는 복수의 버스 라인들에 결합된 복수의 드라이버 회로들을 포함한다. 복수의 드라이버 회로들 중 제 1 드라이버 회로는 복수의 버스 라인들 중 제 1 버스 라인에 결합된다. 제 1 드라이버 회로는, 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이하는 출력 신호를 발생시키도록 구성된 스큐 인버터, 레벨 시프터, 래치 및 감지 증폭기 중 하나를 포함한다. 제 1 지연은 제 1 버스 라인을 통한 그리고 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연과 차이가 난다.

Description

교차 결합 영향들을 감소시키기 위한 시스템 및 방법{SYSTEM AND METHOD FOR REDUCING CROSS COUPLING EFFECTS}
본 개시는 일반적으로 교차 결합 영향들의 감소에 관한 것이다.
기술의 발전들은 더 작고 더 강력한 컴퓨팅 디바이스들을 창출해 왔다. 예를 들어, 작고 가벼우며 사용자들이 휴대하기 쉬운 휴대용 무선 전화들, 개인용 디지털 보조기기(PDA: personal digital assistant)들 및 페이징 디바이스들과 같은 무선 컴퓨팅 디바이스들을 비롯하여, 현재 다양한 휴대용 개인 컴퓨팅 디바이스들이 존재한다. 보다 구체적으로, 셀룰러 전화들과 인터넷 프로토콜(IP: internet protocol) 전화들과 같은 휴대용 무선 전화들은 무선 네트워크들을 통해 음성 및 데이터 패킷들을 전달할 수 있다. 또한, 이러한 많은 무선 전화들은 그 안에 통합되는 다른 타입들의 디바이스들을 포함한다. 예를 들어, 무선 전화는 또한 디지털 스틸 카메라, 디지털 비디오 카메라, 디지털 레코더 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 이러한 무선 전화들은 인터넷에 액세스하는데 사용될 수 있는 웹 브라우저 애플리케이션과 같은 소프트웨어 애플리케이션들을 비롯한 실행 가능 명령들을 처리할 수 있다. 따라서 이러한 무선 전화들은 상당한 컴퓨팅 능력들을 포함할 수 있다.
무선 전화들과 같은 전자 디바이스들이 점점 더 작아짐에 따라, 전자 디바이스들에서 온 칩(on-chip) 버스들의 전력 손실(dissipation)과 스케일링 기술 간에 트레이드오프가 존재할 수 있다. 버스 라인들(예를 들어, 와이어들)에 의해 손실되는 전력의 상당 부분은 (예를 들어, 버스 라인들이 인접할 때) 버스 라인들 간의 결합 커패시턴스에 기인할 수 있다. 버스 라인들 간의 상대적 스위칭 동작으로 인해 결합 커패시턴스를 충전하기 위한 에너지가 변화할 수 있다. 예를 들어, 2개의 인접한 버스 라인들 상의 신호들이 동일한 방향으로 동시에 스위칭할 때, 버스 라인들 간의 전압 차 그리고 그에 따라 결합 커패시턴스를 충전하기 위한 에너지는 거의 0일 수도 있다. 그러나 한 버스 라인 상의 신호는 스위칭하지만 다른 버스 라인 상의 신호는 그대로 동일한 경우, 전압 변화는 V가 될 수 있고, 결합 커패시턴스를 충전하기 위한 에너지는 ½CcV2줄(Joules)과 같을 수 있으며, 여기서 Cc는 버스 라인들 간의 유효 커패시턴스이고 V는 전압 진폭이다. 더욱이, 버스 라인들 상의 신호들이 서로 반대 방향들로 동시에 스위칭할 때, 전압 변화는 두 배(즉, 2V)가 될 수 있고, 결합 커패시턴스를 스위칭하기 위한 에너지는 ½Cc(2V)2 = 2CcV2줄과 같을 수 있다.
인접한 버스 라인들에 의해 손실되는 전력을 감소시키기 위한 다양한 기술들이 제안되었다. 한 가지 기술은 버스 라인들의 차폐를 수반한다. 그러나 버스 라인들의 공급 노드들에 여전히 라인 간 커패시턴스가 발생할 수 있기 때문에, 이는 증가된 전력 손실을 효과적으로 해결하지 못할 수도 있다. 다른 기술은 버스 라인들 간의 간격을 증가시키는 것이다. 그러나 버스 라인들 간의 간격을 증가시키는 것은 용인할 수 없는 다이 면적 증가를 초래할 수 있다. 논리적 차폐가 또한 제안되었다. 논리적 차폐에서, 서로 반대 방향들로 스위칭하는 인접한 신호들은 논리적 제약들을 기반으로 다시 라우팅될 수 있다. 그러나 논리적으로 상호 배타적인 신호들의 위치를 정하는 것은 어려울 수 있다.
아주 가까이 인접한 버스 라인들 상에서, (예를 들어, 스위칭 지연을 증가시킴으로써) 스위칭 신호의 상승 에지의 속도를 늦추고(즉, 로우에서 하이로의 지연된 전이를 발생시킴), (예를 들어, 스위칭 지연을 감소시킴으로써) 스위칭 신호의 하강 에지(즉, 하이에서 로우로의 전이 발생)의 속도를 높이는, 또는 그 반대로 하는 시스템들 및 방법들이 개시된다. 이러한 인접한 또는 아주 가까운 하나 또는 그보다 많은 버스 라인들에 드라이버 회로가 결합될 수 있으며, 여기서 드라이버 회로는 제 1 지연 및 제 2 지연을 구현한다. 제 1 지연은 하이에서 로우로의 전이에 대한 응답(예를 들어, 로직 '1'에서 로직 '0'으로의 신호 전이에 대한 응답)일 수 있고, 제 2 지연은 로우에서 하이로의 전이에 대한 응답(예를 들어, 로직 '0'에서 로직 '1'로의 신호 전이에 대한 응답)일 수 있다. 제 1 지연과 제 2 지연 간의 차가 인접한 버스 라인들을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분하도록 제 1 지연 및 제 2 지연이 선택될 수 있다. 인접한 버스 라인들 상에서의 신호 스위칭 지연들을 변화시킴으로써, 스위칭으로 인한 에너지 손실이 감소될 수 있다. 드라이버 회로들은 제 1 지연 및 제 2 지연을 구현하는 지연 엘리먼트를 포함할 수 있다. 예를 들어, 지연 엘리먼트은 스큐(skewed) 인버터, 레벨 시프터, 래치 또는 감지 증폭기일 수 있다.
특정 실시예에서, 디바이스는 복수의 버스 라인들에 결합된 복수의 드라이버 회로들을 포함할 수 있다. 복수의 드라이버 회로들 중 제 1 드라이버 회로는 복수의 버스 라인들 중 제 1 버스 라인에 결합될 수 있다. 제 1 드라이버 회로는 출력 신호를 발생시키도록 구성된 지연 엘리먼트를 포함할 수 있다. 출력 신호는 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이할 수 있고, 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이할 수 있다. 제 1 지연은 제 1 버스 라인을 통한 그리고 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연과 차이가 날 수 있다. 예를 들어, 지연 엘리먼트는 제 1 버스 라인 및 제 2 버스 라인 상의 신호들이 동시에 스위칭하는 것을 막아, 잠재적으로는, 버스 라인들을 스위칭하는데 필요한 에너지를 감소시킬 수 있다. 지연 엘리먼트는 스큐 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함할 수 있다. 또한, 지연 엘리먼트를 포함하는 제 2 드라이버 회로가 제 2 버스 라인에 결합될 수 있다(즉, 제 2 버스 라인은 또한 지연 엘리먼트를 포함할 수도 있다). 또한, 특정한 예시적인 구현에서는, 복수의 버스 라인들에 결합된 복수의 드라이버 회로들 전부가 지연 엘리먼트를 포함할 수도 있다.
다른 특정 실시예에서, 방법은 복수의 버스 라인들 중 제 1 버스 라인에 결합된 지연 엘리먼트에서 제 1 입력 신호를 수신하는 단계를 포함할 수 있다. 제 1 입력 신호는 하이에서 로우로의 제 1 디지털 값 전이를 갖는다. 이 방법은 제 1 입력 신호에 응답하여 지연 엘리먼트에서 제 1 출력 신호를 발생시키는 단계를 더 포함하며, 여기서 제 1 출력 신호는 제 1 지연 이후에 전이한다. 이 방법은 지연 엘리먼트에서 제 2 입력 신호를 수신하는 단계를 더 포함한다. 제 2 입력 신호는 로우에서 하이로의 제 2 디지털 값 전이를 갖는다. 이 방법은 지연 엘리먼트에서 제 2 출력 신호를 발생시키는 단계를 더 포함하며, 여기서 제 2 출력 신호는 제 2 지연 이후에 전이한다. 지연 엘리먼트는 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이하는 출력 신호를 발생시키도록 구성된다. 제 1 지연은 제 1 버스 라인을 통한 그리고 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연과 차이가 날 수 있다. 예를 들어, 지연 엘리먼트는 제 1 버스 라인 및 제 2 버스 라인 상의 신호들이 동시에 스위칭하는 것을 막아, 잠재적으로는, 버스 라인들을 스위칭하는데 필요한 에너지를 감소시킬 수 있다. 지연 엘리먼트는 스큐 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함할 수 있다.
다른 특정 실시예에서, 장치는 복수의 버스 라인들 중 제 1 버스 라인에서의 입력 신호의 디지털 값 전이를 기초로 제 1 버스 라인에서 출력 신호를 지연시키기 위한 수단을 포함한다. 출력 신호는, 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이한다. 제 1 지연은 제 1 버스 라인을 통한 그리고 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연과 차이가 난다. 상기 지연시키기 위한 수단은 스큐 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함한다.
개시된 실시예들 중 적어도 하나에 의해 제공되는 한 가지 특별한 이점은 인접한 버스 라인들 또는 아주 근접해 있는 버스 라인들에서의 교차 결합으로 인한 전력 손실의 감소이다. 개시된 실시예들 중 적어도 하나에 의해 제공되는 다른 특별한 이점은 전력 손실의 감소로 인한 전자 디바이스의 배터리 수명 증가이다.
본 개시의 다른 양상들, 이점들 및 특징들은 다음 섹션들: 도면의 간단한 설명, 발명을 실시하기 위한 구체적인 내용 및 특허청구범위를 포함하는 전체 출원서의 검토 후 명백해질 것이다.
도 1은 버스 라인들에 대한 교차 결합 영향들을 감소시키기 위한 시스템의 특정한 예시적인 실시예의 블록도이다.
도 2는 도 1의 시스템에서의 신호 전이들의 특정한 예시적인 실시예의 도면이다.
도 3은 도 1의 지연 엘리먼트를 구현하는 스큐 인버터 회로의 특정한 예시적인 실시예의 도면이다.
도 4는 도 1의 지연 엘리먼트를 구현하는 스큐 인버터 회로의 다른 특정한 예시적인 실시예의 도면이다.
도 5는 도 1의 지연 엘리먼트를 구현하는 레벨 시프터의 특정한 예시적인 실시예의 도면이다.
도 6은 도 1의 지연 엘리먼트를 구현하는 레벨 시프터의 다른 특정한 예시적인 실시예의 도면이다.
도 7은 도 1의 지연 엘리먼트를 구현하는 래치의 특정한 예시적인 실시예의 도면이다.
도 8은 도 1의 지연 엘리먼트를 구현하는 감지 증폭기의 특정한 예시적인 실시예의 도면이다.
도 9는 버스 라인들에 대한 교차 결합 영향들을 감소시키기 위한 방법의 특정한 예시적인 실시예의 흐름도이다.
도 10은 버스 라인들에 대한 교차 결합 영향들을 감소시키기 위한 시스템을 포함하는 무선 디바이스의 블록도이다.
도 1을 참조하면, 버스 라인들에 대한 교차 결합 영향들을 감소시키기 위한 시스템의 특정한 예시적인 실시예가 개시되며 일반적으로 100으로 명시된다. 시스템(100)은 복수의 버스 라인들(108)을 통해 제 2 컴포넌트(130)에 결합된 제 1 컴포넌트(120)를 포함한다. 버스 라인들(108) 각각은 복수의 드라이버 회로들(104) 중 하나에 결합될 수 있다.
예시적인 실시예에서, 제 1 컴포넌트(120) 및 제 2 컴포넌트(130)는 무선 전화와 같은 전자 디바이스에 포함되는 하드웨어 컴포넌트들이다. 예를 들어, 제 1 컴포넌트(120) 및 제 2 컴포넌트(130)는 도 10을 참조로 설명되는 전자 디바이스의 컴포넌트들을 포함할 수 있다.
복수의 드라이버 회로들(104) 중 제 1 드라이버 회로가 복수의 버스 라인들(108) 중 (도 1에서 "1"로 명시된) 제 1 버스 라인에 결합될 수 있다. 제 1 드라이버 회로는 지연 엘리먼트(106)를 포함할 수 있으며, 입력 신호(102)를 수신하고 출력 신호(110)를 발생시킬 수 있다. 입력 신호(102)는 차동 또는 싱글-엔드형(single-ended) 입력일 수 있다. 지연 엘리먼트(106)는 스큐 인버터, 레벨 시프터, 래치 및 감지 증폭기 중 하나를 포함할 수 있다. 지연 엘리먼트(106)에 따라, 입력 신호(102)와 출력 신호(110)는 동일한 로직 값을 가질 수도 있고(예를 들어, 둘 다 로직 '1'일 수도 있고 아니면 둘 다 로직 '0'일 수도 있고) 아니면 반대 로직 값들을 가질 수도 있다(예를 들어, 하나는 로직 '0' 그리고 다른 하나는 로직 '1'일 수도 있다). 예를 들어, 지연 엘리먼트(106)가 (예를 들어, 도 3 - 도 4에 예시된 바와 같이) 스큐 인버터 회로를 포함한다면, 출력 신호(110)는 입력 신호(102)의 역(inverse)일 수 있다. 특정 실시예에서, 지연 엘리먼트(106)는 또한 (도시되지 않은) 클록 신호를 수신할 수 있으며, (예를 들어, 도 7의 래치를 참조로 추가 설명되는 바와 같이) 클록 신호의 전이에 응답하여 출력 신호(110)를 발생시킬 수 있다. 지연 엘리먼트(106)는, 출력 신호(110)가 입력 신호(102)의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 입력 신호(102)의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이하게 출력 신호(110)를 발생시키도록 구성될 수 있다. 예를 들어, 지연 엘리먼트(106)는 로직 "1"에서 로직 "0"으로의 전이에서의 지연과는 차이가 나는, 로직 "0"에서 로직 "1"로의 전이에서의 지연을 가질 수 있다. 제 1 지연은 제 1 버스 라인을 통한 그리고 제 1 버스 라인에 물리적으로 아주 가까운 (도 1에서 "2"로 명시된) 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연과 차이가 날 수 있다. 예를 들어, 지연 엘리먼트(106)는 제 1 버스 라인에 결합되고 (도시되지 않은) 다른 지연 엘리먼트는 제 2 버스 라인에 결합될 때, 지연 엘리먼트들은 버스 라인들에서 서로 반대의 신호 전이들이 동시에 발생하는 것을 막음으로써, 버스 라인들에서의 (예를 들어, 140에 가상선(phantom)으로 예시된) 교차 결합 영향들을 감소시킬 수 있다.
도 2는 도 1의 시스템(100)의 동작을 나타내며 일반적으로 200으로 명시된다. 도 1의 시스템(100)의 동작 동안, 제 1 컴포넌트(120)는 복수의 버스 라인들(108)을 통해 제 2 컴포넌트(130)에 신호들을 전송할 수 있다. 예를 들어, 제 1 컴포넌트(120)는 인접한 제 1 버스 라인과 제 2 버스 라인 각각에 걸쳐 신호들(102, 202)을 전송할 수 있다. "T" 시점에, 신호들(102, 202)은 도 2에 예시된 바와 같이, 서로 반대 방향들로 전이할 수 있다. 신호들(102, 202)의 전이에 응답하여, 버스 라인들에 연결된 드라이버 회로들(104)은 버스 라인들 간의 교차 결합의 영향을 감소시키도록, 대응하는 출력 신호들을 지연시킬 수 있다.
특정 실시예에서, 도 1의 드라이버 회로들(104)은 입력 신호의 전이 그리고 대응하는 출력 신호의 대응하는 상승 간의 시간 차가 입력 신호의 전이 그리고 대응하는 출력 신호의 대응하는 하강 간의 시간 차보다 더 짧도록, "고속 상승" 및 "저속 하강" 출력을 가질 수 있다. 예시를 위해, 출력 신호들(110A, 210A)은 "고속 상승" 및 "저속 하강" 출력을 갖는 구현을 도시한다.
대안으로, 도 1의 드라이버 회로들(104)은 입력 신호의 전이 그리고 대응하는 출력 신호의 대응하는 상승 간의 시간 차가 입력 신호의 전이 그리고 대응하는 출력 신호의 대응하는 하강 간의 시간 차보다 더 길도록, "저속 상승" 및 "고속 하강" 출력을 구현할 수 있다. 예시를 위해, 출력 신호들(110B, 210B)은 "저속 상승" 및 "고속 하강" 출력을 갖는 구현을 도시한다.
상승 지연과 하강 지연의 차이에 대응하는 시간 차(Td)는, 그 시간 차(Td)가 버스 라인들 간의 교차 결합의 영향을 감소시키기에 충분하도록 선택될 수 있다. 예를 들어, 시간 차(Td)는 하드웨어 설계 동안 실험 후에 그리고 도 1의 시스템(100)과 같은 시스템이나 전자 디바이스의 시뮬레이션을 기초로 결정될 수 있다. 예시를 위해, 입력 신호들(102, 202)이 출력 신호들의 서로 반대로의 동시 전이들을 야기했다면, 결합 커패시턴스로 인해 손실된 에너지는 2CcV2이 될 수 있다. 시간 차(Td)는, 대신에 (예를 들어, 출력 신호 쌍들(110A, 210A 그리고 110B, 210B)로 예시된 바와 같이) 출력 신호들의 서로 반대로의 동시 전이들이 하나의 출력 신호는 전이하면서 다른 출력 신호는 여전히 일정한 2개의 연이은 경우들이 되도록 선택될 수 있다. 이러한 경우들 각각은 ½CcV2의 에너지 손실을 야기할 수 있다. 따라서 결합 커패시턴스로 인한 총 에너지는 2CcV2에서 ½CcV2 + ½CcV2 = CcV2으로 감소될 수 있다. 이러한 시간 차(Td)는 인접한 버스 라인들에서의 시뮬레이션 및 실험을 기초로 결정될 수 있다. 시간 차(Td)는 인접한 버스 라인들에서의 신호들이 동시에 서로 반대 방향들로 스위칭하는 것을 막기에 충분히 커야 하지만, 또한 복수의 버스 라인들을 통해 전이하는 신호들의 속도를 필요 이상으로 늦출 만큼 너무 크지는 않아야 한다는 점이 주지되어야 한다.
선택된 시간 차(Td)는 회로에 지연 엘리먼트들을 도입함으로써 구현될 수 있다. 예를 들어, 스위칭 지연들이 시간 차(Td)를 구현할 수 있는 트랜지스터들을 갖는 회로 엘리먼트들이 사용될 수 있다. 따라서 시간 차(Td)는 수 피코초, 다수의 로직 게이트 지연들, 또는 해당 기술분야에서 통상의 지식을 가진 자들에 의해 사용되는 임의의 다른 측정으로서 구현될 수 있다. 따라서 도 1의 시스템(100)은 인접한 버스 라인들 또는 아주 근접한 버스 라인들에서의 교차 결합으로 인한 전력 손실을 감소시킬 수 있다. 또한, 도 1의 시스템(100)은 도 1의 시스템(100)을 포함하는 전자 디바이스의 배터리 수명 증가를 제공할 수 있다.
도 3은 도 1의 지연 엘리먼트(106)의 지연 기능을 구현하는데 사용될 수 있는 스큐 인버터 회로(300)의 특정한 예시적인 실시예의 도면이다. 스큐 인버터 회로(300)는 입력 신호(102)를 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다.
스큐 인버터 회로(300)는 제 1 인버터(304), 제 2 인버터(306) 및 NAND 게이트(308)를 포함할 수 있다. 특정 실시예에서, 제 1 인버터(304)는 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 수신할 수 있다. 제 2 인버터(306)는 제 1 인버터(304)의 출력을 수신할 수 있다. NAND 게이트(308)는 입력 신호(102) 및 제 2 인버터(306)의 출력을 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다. 스큐 인버터 회로(300)에 의해 발생된 출력 신호(110)(즉, NAND 게이트(308)의 출력)는 복수의 버스 라인들(108)의 버스 라인들 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다.
동작 도중, NAND 게이트(308)는 제 1 입력(310)에서 인버터들(304, 306)을 통해 입력 신호(102)를 수신할 수 있고 제 2 입력(320)에서 직접 입력 신호(102)를 수신할 수 있다. 따라서 입력 신호(102)의 임의의 상승들 또는 하강들이 제 1 입력(310)에 도달하기 전에 제 2 입력(320)에 도달할 수 있다. 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의) 하강에 응답하여, NAND 게이트(308)는 일단 입력 신호(102)의 하강이 제 2 입력(320)에 도달하면 출력 신호(110)의 대응하는 상승을 발생시킬 수 있다. 그러나 입력 신호(102)의 (예를 들어, 로직 '0'에서 로직 '1'로의) 상승에 응답하여, NAND 게이트(308)는 입력 신호(102)의 상승이 두 입력들(310, 320) 모두에 도달할 때까지 출력 신호(110)의 대응하는 하강을 발생시키지 않을 수도 있다. 따라서 스큐 인버터 회로(300)는 "고속 상승, 저속 하강" 출력을 발생시킬 수 있다. 출력 신호(110)에서의 상승 시점과 하강 시점 간의 차는 인버터들(304, 306)의 특징들을 기초로 할 수 있다.
도 4는 도 1의 지연 엘리먼트(106)의 기능을 구현하는데 사용될 수 있는 스큐 인버터 회로(400)의 다른 특정한 예시적인 실시예의 도면이다. 스큐 인버터 회로(400)는 입력 신호(102)를 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다.
스큐 인버터 회로(400)는 제 1 인버터(404), 제 2 인버터(406) 및 NOR 게이트(408)를 포함할 수 있다. 특정 실시예에서, 제 1 인버터(404)는 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 수신할 수 있다. 제 2 인버터(406)는 제 1 인버터(404)의 출력을 수신할 수 있다. NOR 게이트(408)는 입력 신호(102) 및 제 2 인버터(406)의 출력을 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다. 출력 신호(110)는 버스 라인들(108) 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다.
동작 도중, NOR 게이트(408)는 제 1 입력(410)에서 인버터들(404, 406)을 통해 입력 신호(102)를 수신할 수 있고 제 2 입력(420)에서 직접 입력 신호(102)를 수신할 수 있다. 따라서 입력 신호(102)의 임의의 상승들 또는 하강들이 제 1 입력(410)에 도달하기 전에 제 2 입력(420)에 도달할 수 있다. 입력 신호(102)의 (예를 들어, 로직 '0'에서 로직 '1'로의) 상승에 응답하여, NOR 게이트(408)는 일단 입력 신호(102)의 상승이 제 2 입력(420)에 도달하면 출력 신호(110)의 대응하는 하강을 발생시킬 수 있다. 그러나 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의) 하강에 응답하여, NOR 게이트(408)는 입력 신호(102)의 하강이 두 입력들(410, 420) 모두에 도달할 때까지 출력 신호(110)의 대응하는 상승을 발생시키지 않을 수도 있다. 따라서 스큐 인버터 회로(400)는 "저속 상승, 고속 하강" 출력을 발생시킬 수 있다. 출력 신호(110)에서의 상승 시점과 하강 시점 간의 차는 인버터들(404, 406)의 특징들을 기초로 할 수 있다. 도 3 - 도 4는 상승 출력과 하강 출력 사이에 2개의 게이트들의 지연을 도입하는 스큐 인버터 회로들을 도시하고 있지만, 인버터들을 추가하거나 제거하고 그에 따라 로직 게이트를 변화시킴으로써 임의의 수의 게이트들의 지연이 구현될 수 있다. 예를 들어, 2개의 추가 인버터들이 제 1 인버터(404)와 제 2 인버터(406) 사이에서 스큐 인버터 회로(400)에 삽입되어 상승 출력과 하강 출력 간 4개의 게이트들의 지연을 구현할 수도 있다.
도 5는 도 1의 지연 엘리먼트(106)의 기능을 구현하는데 사용될 수 있는 레벨 시프터(500)의 특정한 예시적인 실시예의 도면이다. 예를 들어, 레벨 시프터(500)는 입력 신호(102)를 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다.
레벨 시프터(500)는 제 1 p형 전계 효과 트랜지스터(PFET: p-type field effect transistor)(506), 제 2 PFET(504), 제 3 PFET(516) 및 제 4 PFET(514)을 포함할 수 있다. 레벨 시프터(500)는 또한 제 1 n형 전계 효과 트랜지스터(NFET: n-type field effect transistor)(508), 제 2 NFET(518), 제 1 인버터(512) 및 제 2 인버터(520)를 포함할 수도 있다. 제 1 PFET(506)은 제 2 PFET(504)과 제 1 NFET(508) 사이에 직렬로 결합될 수 있다. 제 3 PFET(516)은 제 4 PFET(514)과 제 2 NFET(518) 사이에 직렬로 결합될 수 있다.
특정 실시예에서, 제 1 NFET(508)은 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 제 1 NFET(508)의 게이트에서 수신할 수 있다. 또한, 제 1 PFET(506)의 게이트에 입력 신호(102)가 결합될 수 있고, 제 3 PFET(516)의 게이트에 그리고 제 2 NFET(518)의 게이트에 입력 신호(102)의 역이 결합될 수 있다. 제 2 PFET(504)의 게이트는 제 3 PFET(516)의 단자에 그리고 제 2 NFET(518)의 단자에 결합될 수 있다. 제 4 PFET(514)의 게이트는 제 1 PFET(506)의 단자에, 제 1 NFET(508)의 단자에, 그리고 출력 신호(110)를 발생시킬 수 있는 제 2 인버터(520)에 결합될 수 있다. 제 2 PFET(504)의 단자에 그리고 제 4 PFET(514)의 단자에 소스 전압(예를 들어, VDDout)이 결합될 수 있다. 제 2 인버터(520)에도 동일한 소스 전압(VDDout)이 또한 인가될 수 있다. 제 1 NFET(508)의 단자 및 제 2 NFET(518)의 단자는 접지에 또는 소스 전압(VDDout)보다 더 낮은 다른 전압에 결합될 수 있다. 레벨 시프터(500)에 의해 발생된 출력 신호(110)(즉, 제 2 인버터(520)에서의 출력)는 버스 라인들(108) 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다.
레벨 시프터(500)의 동작 도중, 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의 또는 그 반대로의) 전이들에 응답하여, 레벨 시프터(500)는 인접한 버스 라인 또는 아주 근접한 버스 라인들과의 교차 결합으로 인한 전력 손실을 감소시키는 시간량만큼 출력 신호(110)를 지연시킬 수 있다.
예시를 위해, 레벨 시프터(500)는 입력 신호(102)의 상승 에지를 검출할 수 있다. 이에 응답하여, 제 4 PFET(514)의 게이트에 대한 입력 및 제 2 인버터(520)에 대한 입력이 하강하여, 상대적으로 "고속 상승" 출력 신호(110)를 야기할 수 있다. 이에 반해, 레벨 시프터(500)가 입력 신호(102)의 하강 에지를 검출하면, 제 2 NFET(518) 및 제 3 PFET(516)의 게이트들에 대한 입력이 상승하여, 제 2 PFET(504)의 게이트에 대한 입력을 하강시킬 수 있다. 이는 제 4 PFET(514)의 게이트 및 제 2 인버터(520)에 대한 입력을 상승시켜, 상대적으로 "저속 하강" 출력 신호(110)를 야기할 수 있다. 특정 실시예에서, 입력 신호(102)의 상승은 로직 '0'에서 로직 '1'로의 전이일 수 있고, 입력 신호(102)의 하강은 로직 '1'에서 로직 '0'으로의 전이일 수 있다.
따라서 레벨 시프터(500)를 각각 포함하는 드라이버 회로들을 인접한 버스 라인들에 결합함으로써, 서로 반대 방향들로의 동시 신호 전이들로 인한 교차 결합의 영향이 감소될 수 있다.
도 6은 도 1의 지연 엘리먼트(106)의 기능을 구현하는데 사용될 수 있는 레벨 시프터(600)의 다른 특정한 예시적인 실시예의 도면이다. 예를 들어, 레벨 시프터(600)는 입력 신호(102)를 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다.
레벨 시프터(600)는 제 1 n형 전계 효과 트랜지스터(NFET)(604) 및 제 2 NFET(612)을 포함할 수 있다. 도 6에 예시된 바와 같이, 제 1 NFET(604)은 "저속" NFET일 수 있고(예를 들어, 상대적으로 긴 채널, 상대적으로 높은 임계 전압, 또는 상대적으로 좁은 폭을 가질 수 있고), 제 2 NFET(612)은 "고속" NFET일 수 있다(예를 들어, 상대적으로 짧은 채널, 상대적으로 낮은 임계 전압, 또는 상대적으로 넓은 폭을 가질 수 있다). 레벨 시프터(600)는 또한 제 1 인버터(616), 제 2 인버터(614), 제 3 인버터(606) 및 제 4 인버터(608)를 포함할 수도 있다. 도 6에 예시된 바와 같이, 제 1 인버터(616)는 "저속 상승" 출력을 가질 수 있다. 제 2 인버터(614) 및 제 4 인버터(608)는 (예를 들어, 도 3의 스큐 인버터 회로(300)와 유사하게) "고속 상승" 및 "저속 하강" 출력을 가질 수 있다. 제 1 인버터(616)는 제 2 인버터(614)에 결합될 수 있다. 제 3 인버터(606)는 제 1 인버터(616)에 결합될 수 있다. 제 4 인버터(608)는 제 1 NFET(604)과 제 2 NFET(612) 사이에 결합될 수 있다.
특정 실시예에서, 제 1 NFET(604)은 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 제 1 NFET(604)의 게이트에서 수신할 수 있다. 제 4 인버터(608)의 입력에 입력 신호(102)가 결합될 수 있고, 제 4 인버터(608)의 출력에 제 2 NFET(612)이 결합될 수 있다. 제 3 인버터(606)의 출력에 그리고 제 1 인버터(616)의 입력에 제 1 NFET(604)의 단자가 결합될 수 있다. 제 1 인버터(616)의 출력은 제 2 인버터(614)의 입력에, 제 3 인버터(606)의 입력에, 그리고 제 2 NFET(612)의 단자에 결합될 수 있다. 제 2 인버터(614)의 출력은 레벨 시프터(600)의 출력 신호(110)를 제공할 수 있다. 제 1 인버터(616)에, 제 2 인버터(614)에 그리고 제 3 인버터(606)에 소스 전압(예를 들어, VDDout)이 인가될 수 있다. 제 4 인버터에는 다른 소스 전압(예를 들어, VDDin)이 인가될 수 있다. 제 1 NFET(604)의 단자 및 제 2 NFET(612)의 단자는 접지에 또는 소스 전압들(VDDin, VDDout) 중 어느 하나보다 더 낮은 다른 전압에 결합될 수 있다. 레벨 시프터(600)에 의해 발생된 출력 신호(110)(즉, 제 2 인버터(614)에서의 출력)는 버스 라인들(108) 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다.
레벨 시프터(600)의 동작 도중, 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의 또는 그 반대로의) 전이들에 응답하여, 레벨 시프터(600)는 인접한 버스 라인 또는 아주 근접한 버스 라인들과의 교차 결합으로 인한 전력 손실을 감소시키도록 출력 신호(110)를 지연시킬 수 있다.
예시를 위해, 레벨 시프터(600)는 입력 신호(102)의 하강 에지를 검출할 수 있다. 이에 응답하여, 제 2 NFET(612)의 게이트에 대한 입력이 상승하여, 제 2 인버터(614)에 대한 입력 및 제 3 인버터(606)에 대한 입력을 하강시킬 수 있다. 이는 상대적으로 "고속 상승" 출력 신호(110)를 야기할 수 있다. 이에 반해, 레벨 시프터(600)가 입력 신호(102)의 상승 에지를 검출하면, 제 1 인버터(616)에 대한 입력이 하강하여, 제 2 인버터(614)에 대한 입력 및 제 3 인버터(606)에 대한 입력을 상대적으로 느리게 상승시킬 수 있다. 이는 상대적으로 "저속 하강" 출력 신호(110)를 야기할 수 있다. 따라서 레벨 시프터(600)를 각각 포함하는 드라이버 회로들을 인접한 버스 라인들에 결합함으로써, 서로 반대 방향들로의 동시 신호 전이들로 인한 교차 결합의 영향이 감소될 수 있다.
도 7은 도 1의 지연 엘리먼트(106)의 기능을 구현하는데 사용될 수 있는 래치(700)의 특정한 예시적인 실시예의 도면이다. 예를 들어, 래치(700)는 입력 신호(102)를 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다. 래치(700)는 또한 클록(CLK) 신호(704)를 수신할 수도 있다.
래치(700)는 제 1 n형 전계 효과 트랜지스터(NFET)(706) 및 제 2 NFET(716)을 포함할 수 있다. 도 7에 예시된 바와 같이, 제 1 NFET(706)은 "저속" NFET일 수 있고, 제 2 NFET(716)은 "고속" NFET일 수 있다. 래치(700)는 또한 제 1 인버터(712), 제 2 인버터(714), 제 3 인버터(718) 및 제 4 인버터(708)를 포함할 수도 있다. 도 7에 예시된 바와 같이, 제 2 인버터(714)는 "저속 상승" 출력을 가질 수 있고, 제 3 인버터(718)는 (예를 들어, 도 3의 스큐 인버터 회로(300)와 유사하게) "고속 상승" 및 "저속 하강" 출력을 가질 수 있다.
특정 실시예에서, 제 2 NFET(716)은 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 제 2 NFET(716)의 단자에서 수신할 수 있다. 또한, 제 4 인버터(708)로부터의 입력 신호의 역이 제 1 NFET(706)의 단자에 결합될 수 있다. 제 1 NFET(706)의 게이트에 그리고 제 2 NFET(716)의 게이트에 CLK 신호(704)가 결합될 수 있다. 제 1 인버터(712)의 출력에 그리고 제 2 인버터(714)의 입력에 제 1 NFET(706)이 결합될 수 있다. 제 2 NFET(716)은 제 2 인버터(714)의 출력에, 제 1 인버터(712)의 입력에, 그리고 제 3 인버터(718)의 입력에 결합될 수 있다. 제 3 인버터(718)의 출력은 래치(700)의 출력 신호(110)를 제공할 수 있다. 래치(700)에 의해 발생된 출력 신호(110)(즉, 제 3 인버터(718)에서의 출력)는 버스 라인들(108) 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다.
래치(700)의 동작 도중, 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의 또는 그 반대로의) 전이들에 응답하여, 래치(700)는 인접한 버스 라인 또는 아주 근접한 버스 라인들과의 교차 결합으로 인한 전력 손실을 감소시키도록 출력 신호(110)를 지연시킬 수 있다.
예시를 위해, 래치(700)는 입력 신호(102)의 하강 에지를 검출할 수 있다. CLK 신호(704)가 (래치(700)에 대한 인에이블 신호를 나타내는) 로직 하이인 동안 래치(700)가 나중에 입력 신호(102)의 상승 에지를 검출하면, 제 1 인버터(712)에 대한 입력 및 제 3 인버터(718)에 대한 입력이 하강하여, 상대적으로 "고속 상승" 출력 신호(110)를 야기할 수 있다. 이에 반해, CLK 신호(704)가 로직 하이인 동안 래치(700)가 입력 신호(102)의 하강 에지를 검출하면, 제 2 인버터(714)에 대한 입력이 하강하여, 제 1 인버터(712)에 대한 입력 및 제 3 인버터(718)에 대한 입력을 상대적으로 느리게 상승시킬 수 있다. 이는 상대적으로 "저속 하강" 출력 신호(110)를 야기할 수 있다. 따라서 래치(700)를 각각 포함하는 드라이버 회로들을 인접한 버스 라인들에 결합함으로써, 서로 반대 방향들로의 동시 신호 전이들로 인한 교차 결합의 영향이 감소될 수 있다.
도 8은 도 1의 지연 엘리먼트(106)의 기능을 구현하는데 사용될 수 있는 감지 증폭기(800)의 특정한 예시적인 실시예의 도면이다. 예를 들어, 감지 증폭기(800)는 차동 입력(예를 들어, 입력 신호(102) 및 입력 신호(102)의 역(840))을 수신할 수 있고 출력 신호(110)를 발생시킬 수 있다. 감지 증폭기(800)는 또한 인에이블 신호(850)(예를 들어, 클록 신호)를 수신할 수도 있다.
감지 증폭기(800)는 제 1 p형 전계 효과 트랜지스터(PFET)(812)와 제 2 NFET(832) 사이에 직렬로 결합된 제 1 n형 전계 효과 트랜지스터(NFET)(828)를 포함할 수 있다. 감지 증폭기는 또한 제 2 PFET(822)과 제 2 NFET(832) 사이에 직렬로 결합된 제 3 NFET(830)을 포함할 수도 있다. 제 3 PFET(814)과 제 4 PFET(816)은 각각 제 4 NFET(824)을 통해 제 1 NFET(828)과 직렬로 결합될 수 있다. 제 5 PFET(820)과 제 6 PFET(818)은 각각 제 5 NFET(826)을 통해 제 3 NFET(830)과 직렬로 결합될 수 있다. 제 1 PFET(812)의 게이트, 제 2 PFET(822)의 게이트, 제 3 PFET(814)의 게이트, 제 5 PFET(820)의 게이트, 그리고 제 2 NFET(832)의 게이트에 인에이블 신호(850)가 결합될 수 있다. 제 3 NFET(830)의 게이트에 입력 신호(102)가 결합될 수 있고, 제 1 NFET(828)의 게이트에 입력 신호(102)의 역(840)이 결합될 수 있다. 특정 실시예에서, 제 3 NFET(830)은 도 1의 제 1 컴포넌트(120)로부터 전송된 입력 신호(102)를 제 3 NFET(830)의 게이트에서 수신할 수 있다. 또한, 제 4 PFET(816)의 게이트는 제 4 NFET(824)의 게이트, 제 6 PFET(818)의 단자, 및 제 5 NFET(826)의 단자에 결합될 수 있다. 마찬가지로, 제 6 PFET(818)의 게이트는 제 5 NFET(826)의 게이트, 제 4 PFET(816)의 단자, 및 제 4 NFET(824)의 단자에 결합될 수 있다.
또한, 감지 증폭기(800)는 교차 결합 NAND 게이트들(880)을 포함할 수 있다. 교차 결합 NAND 게이트들(880)은 제 1 NAND 게이트(881) 및 제 2 NAND 게이트(882)를 포함할 수 있다. 제 1 NAND 게이트(881)의 제 1 입력은 노드 q(860)에 결합될 수 있으며, 노드 q(860)에서 발생된 신호를 수신할 수 있다. 제 1 NAND 게이트(881)의 제 2 입력은 제 2 NAND 게이트(882)의 출력에 결합될 수 있다. 제 2 NAND 게이트(882)의 제 1 입력은 제 1 NAND 게이트(881)의 출력에 결합될 수 있다. 제 2 NAND 게이트(882)의 제 2 입력은 노드 nq(862)에 결합될 수 있으며, 노드 nq(862)에서 발생된 신호를 수신할 수 있다. 제 2 NAND 게이트(882)의 출력은 감지 증폭기(800)의 출력 신호(110)를 제공할 수 있다. 감지 증폭기(800)에 의해 발생된 출력 신호(110)(즉, 제 2 NAND 게이트(882)에서의 출력)는 버스 라인들(108) 중 하나(예를 들어, 도 1에 '1'로 명시된 버스 라인)를 통해 도 1의 제 2 컴포넌트(130)에 전송될 수 있다. 도 8에 예시된 바와 같이, 제 1 NAND 게이트(881)는 "저속 상승" 및 "고속 하강" 출력을 가질 수 있고, 제 2 NAND 게이트(882)는 "고속 상승" 및 "저속 하강" 출력을 가질 수 있다. 교차 결합 NAND 게이트들(880)은 감지 증폭기(800)의 일부이고 노드 q(860)와 노드 nq(862)에 결합되며, 단지 설명의 편의상 감지 증폭기(800)의 다른 컴포넌트들과 별개로 도시된다는 점이 주지되어야 한다.
감지 증폭기(800)의 동작 도중, 입력 신호(102)의 (예를 들어, 로직 '1'에서 로직 '0'으로의 또는 그 반대로의) 전이들에 응답하여, 감지 증폭기(800)는 인접한 버스 라인 또는 아주 근접한 버스 라인들과의 교차 결합으로 인한 전력 손실을 감소시키도록 출력 신호(110)를 지연시킬 수 있다.
예시를 위해, 감지 증폭기(800)가 인에이블 신호(850)에서 '0' 값을 검출하면, 입력 신호(102)와 입력 신호(102)의 역(840)이 외부적으로는 프리차지 상태에서 하이로 유지될 수 있다. 노드 q(860)와 노드 nq(862), 그리고 내부 노드 x(870)와 내부 노드 nx(872)가 또한 하이로 프리차지될 수 있다. (노드 q(860)와 노드 nq(862)에 의해 구동되는) 교차 결합 NAND 게이트들(880)은 인버터들로서 동작(behave)함으로써, 감지 증폭기(800)의 출력 신호(110)를 초기 상태로 유지시킬 수 있다. 입력 신호(102)가 방전하기(예를 들어, 하강 에지를 나타내기) 시작하는 판독 동작 도중, 인에이블 신호(850)가 어서트(assert)될 때 노드 nx(872)와 노드 nq(862)는 계속 하이를 유지할 수 있다. 이는 노드 x(870)에서의 신호를 하강시킬 수 있으며, 이는 노드 q(860)에서의 출력 신호를 하강시킨다. 인에이블 신호(850)의 어서트와 출력 신호(110)의 상승 사이의 지연은 상대적으로 고속일 수 있는 반면, 인에이블 신호(850)의 어서트와 출력 신호(110)의 하강 사이의 지연은 상대적으로 저속일 수 있다. 따라서 감지 증폭기(800)를 각각 포함하는 드라이버 회로들을 인접한 버스 라인들에 결합함으로써, 서로 반대 방향들로의 동시 신호 전이들로 인한 교차 결합의 영향이 감소될 수 있다.
도 9를 참조하면, 버스 라인들에 대한 교차 결합 영향들을 감소시키기 위한 방법의 특정한 예시적인 실시예가 개시되며 일반적으로 900으로 명시된다. 예시적인 실시예에서, 방법(900)은 도 1의 시스템(100)에서 수행될 수 있으며, 도 3의 스큐 인버터 회로(300), 도 4의 스큐 인버터 회로(400), 도 5의 레벨 시프터(500), 도 6의 레벨 시프터(600), 도 7의 래치(700) 및 도 8의 감지 증폭기(800) 중 임의의 것을 사용할 수 있다.
방법(900)은 910에서, 복수의 드라이버 회로들 중 제 1 드라이버 회로에서 입력 신호를 수신하는 단계를 포함한다. 특정 실시예에서, 제 1 드라이버 회로는 스큐 인버터 회로(예를 들어, 도 3의 스큐 인버터 회로(300) 또는 도 4의 스큐 인버터 회로(400)), 레벨 시프터(예를 들어, 도 5의 레벨 시프터(500) 또는 도 6의 레벨 시프터(600)), 래치(예를 들어, 도 7의 래치(700)) 또는 감지 증폭기(예를 들어, 도 8의 감지 증폭기(800))를 사용하여 구현되는 지연 엘리먼트(106)를 포함한다. 제 1 드라이버 회로는 복수의 버스 라인들 중 제 1 버스 라인에 결합될 수 있다. 예를 들어, 도 1에서, 제 1 컴포넌트(120)는 복수의 버스 라인들(108)을 통해 제 2 컴포넌트(130)에 입력 신호(102)를 전송할 수 있다. 또한, 제 1 버스 라인은 제 2 버스 라인에 물리적으로 아주 가까울 수 있다. 지연 엘리먼트(106)를 포함하는 제 1 드라이버 회로는 (예를 들어, 도 1에서 '2'로 명시된) 제 2 버스 라인에 물리적으로 아주 가까운 (예를 들어, 도 1에서 '1'로 명시된) 제 1 버스 라인에 결합될 수 있다. 지연 엘리먼트(106)는 제 1 컴포넌트(120)로부터 입력 신호(102)를 수신할 수 있다. 클록 동작(clocked) 회로(예를 들어, 도 7의 래치(700) 또는 인에이블 신호(850)가 클록 신호인 도 8의 감지 증폭기(800))를 사용하여 지연 엘리먼트가 구현될 때, 방법(900)은 915에서, 제 1 드라이버 회로에서 클록 신호를 수신하는 단계를 선택적으로 포함할 수 있다.
방법(900)은 920에서, 입력 신호(102)에서 디지털 값 전이를 검출하는 단계를 포함한다. 예를 들어, 도 1에서 지연 엘리먼트(106)는 입력 신호(102)에서 디지털 값 전이를 검출할 수 있다. 915에서 제 1 드라이버 회로가 클록 신호를 수신하면, 방법(900)은 925에서, 클록 신호 상에서 전이를 검출하는 단계를 선택적으로 포함할 수 있다.
방법(900)은 930에서, 디지털 값 전이의 검출을 결정하는 단계를 더 포함한다. 디지털 값 전이의 방향이 하이에서 로우일 때, 방법(900)은 940에서, 제 1 지연 이후에 출력 신호를 발생시키는 단계를 포함할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 제 1 지연 이후에 출력 신호(110A 또는 110B)가 발생될 수 있다. 디지털 값 전이의 방향이 로우에서 하이일 때, 방법(900)은 950에서, 제 1 지연과 차이가 나는 다른 제 2 지연 이후에 출력 신호를 발생시키는 단계를 포함할 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 제 2 지연 이후에 출력 신호(210A 또는 210B)가 발생될 수 있다. 제 1 지연과 제 2 지연 간의 차는 제 1 버스 라인을 통한 그리고 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양일 수 있다. 예를 들어, 도 2에 예시된 바와 같이, 제 1 버스 라인과 제 2 버스 라인 간의 교차 결합을 줄이도록 시간 차(Td)가 선택될 수 있다.
도 9의 방법(900)은 하이에서 로우로의 디지털 값 전이들을 로우에서 하이로의 디지털 값 전이들보다 더 많이, 또는 그 반대로 지연시킴으로써 버스 라인들에서의 교차 결합을 줄일 수 있다는 점이 주지되어야 한다. 예를 들어, 도 9에서 언급된 제 2 버스 라인은 제 2 지연 엘리먼트를 갖는 제 2 드라이버 회로에 결합될 수 있다. 제 2 지연 엘리먼트는 910에서, 지연 엘리먼트에서의 입력 신호 수신과 동시에 제 2 입력 신호를 수신할 수 있다. 제 2 지연 엘리먼트는 제 2 출력 신호를 발생시킬 수 있다. 940에서 발생된 출력 신호와 유사하게, 제 2 입력 신호가 하이에서 로우로 전이할 때, 제 2 출력 신호는 제 1 지연 이후에 전이할 수 있다. 또한, 950에서 발생된 출력 신호와 유사하게, 제 2 입력 신호가 로우에서 하이로 전이할 때, 제 2 출력 신호는 제 2 지연 이후에 전이할 수 있다.
도 10을 참조하면, 버스 라인들에서의 교차 결합 영향을 감소시키기 위한 시스템을 포함하는 무선 디바이스의 특정한 예시적인 실시예의 블록도가 도시되며 일반적으로 1000으로 명시된다. 디바이스(1000)는 메모리(1032)에 결합되는 프로세서, 예컨대 디지털 신호 프로세서(DSP: digital signal processor)(1064)를 포함한다. 디바이스는 또한 각각의 지연 엘리먼트들(1094, 1096)을 포함하는 드라이버 회로들(1090)을 포함할 수도 있다. 제 1 컴포넌트(예를 들어, 코더/디코더(코덱(CODEC))(1034))는 복수의 버스 라인들을 통해 제 2 컴포넌트(예를 들어, DSP(1064))에 신호들을 전송할 수 있다. 지연 엘리먼트(1094)는 복수의 버스 라인들 중 제 1 버스 라인에 결합될 수 있고, 지연 엘리먼트(1096)는 복수의 버스 라인들 중 제 2 버스 라인에 결합될 수 있다. 지연 엘리먼트들은 디바이스(1000)의 다양한 컴포넌트들 사이에서 신호들을 전송하는데 사용되는 디바이스(1000) 내의 임의의 버스 라인(또는 모든 버스 라인들)에 결합될 수 있다는 점이 주지되어야 한다. 예시적인 실시예에서, 지연 엘리먼트들(1094, 1096)은 각각 도 3의 스큐 인버터 회로(300), 도 4의 스큐 인버터 회로(400), 도 5의 레벨 시프터(500), 도 6의 레벨 시프터(600), 도 7의 래치(700), 또는 도 8의 감지 증폭기(800)에 의해 구현될 수 있다.
도 10은 또한 DSP(1064)에 그리고 디스플레이(1028)에 결합되는 디스플레이 제어기(1026)를 보여준다. 코더/디코더(코덱)(1034)가 또한 DSP(1064)에 결합될 수 있다. 스피커(1036)와 마이크로폰(1038)이 코덱(1034)에 결합될 수 있다.
도 10은 또한, 무선 제어기(1040)가 DSP(1064)에 그리고 무선 안테나(1042)에 결합될 수 있음을 나타낸다. 특정 실시예에서, DSP(1064), 디스플레이 제어기(1026), 메모리(1032), 코덱(1034), 무선 제어기(1040), 그리고 지연 엘리먼트(1094)를 포함하는 드라이버 회로들(1090)은 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(1022)에 포함된다. 특정 실시예에서, 입력 디바이스(1030) 및 전원(1044)이 시스템-온-칩 디바이스(1022)에 결합된다. 더욱이, 도 10에 예시된 바와 같이, 특정 실시예에서 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 무선 안테나(1042) 및 전원(1044)은 시스템-온-칩 디바이스(1022) 외부에 있다. 그러나 디스플레이(1028), 입력 디바이스(1030), 스피커(1036), 마이크로폰(1038), 무선 안테나(1042) 및 전원(1044) 각각은 인터페이스나 제어기와 같은 시스템-온-칩 디바이스(1022)의 컴포넌트에 결합될 수 있다.
설명된 실시예들과 함께, 복수의 버스 라인들 중 제 1 버스 라인에서의 입력 신호의 디지털 값 전이를 기초로 제 1 버스 라인에서 출력 신호를 지연시키기 위한 수단을 포함하는 장치가 개시된다. 예를 들어, 지연시키기 위한 수단은 도 1의 드라이버 회로들(104) 중 하나, 도 1의 지연 엘리먼트(106), 도 3의 스큐 인버터 회로(300), 도 4의 스큐 인버터 회로(400), 도 5의 레벨 시프터(500), 도 6의 레벨 시프터(600), 도 7의 래치(700), 도 8의 감지 증폭기(800), 도 10의 드라이버 회로들(1090) 중 하나, 도 10의 지연 엘리먼트(1094), 도 10의 지연 엘리먼트(1096), 출력 신호를 지연시키도록 구성된 하나 또는 그보다 많은 다른 디바이스들, 또는 이들의 임의의 결합일 수 있다.
이 장치는 또한, 지연시키기 위한 수단에 입력 신호를 제공하기 위한 수단을 포함할 수도 있다. 예를 들어, 제공하기 위한 수단은 도 1의 제 1 컴포넌트(120), 도 10의 디바이스(1000)의 컴포넌트(예를 들어, 코덱(1034)), 지연시키기 위한 수단에 입력 신호를 제공하도록 구성된 하나 또는 그보다 많은 디바이스들, 또는 이들의 임의의 결합을 포함할 수 있다. 출력 신호는, 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이할 수 있고, 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이할 수 있다. 제 1 지연량은 제 1 버스 라인을 통한 그리고 제 1 버스 라인에 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 제 2 지연량과 차이가 날 수 있다.
해당 기술분야에서 통상의 지식을 가진 자들은 또한, 본 명세서에 개시된 실시예들과 관련하여 설명된 다양한 예시적인 로직 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 결합들로 구현될 수 있다고 인식할 것이다. 다양한 예시적인 컴포넌트들, 블록들, 구성들, 모듈들, 회로들 및 단계들은 위에서 일반적으로 이들의 기능과 관련하여 설명되었다. 이러한 기능이 하드웨어로 구현되는지 아니면 소프트웨어로 구현되는지는 특정 애플리케이션 및 전체 시스템에 부과된 설계 제약들에 좌우된다. 해당 기술분야에서 통상의 지식을 가진 자들은 설명된 기능을 특정 애플리케이션마다 다양한 방식들로 구현할 수도 있지만, 이러한 구현 결정들은 본 개시의 범위를 벗어나게 하는 것으로 해석되지 않아야 한다.
본 명세서에 개시된 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 직접 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 이 둘의 조합으로 구현될 수 있다. 소프트웨어 모듈은 랜덤 액세스 메모리(RAM: random access memory), 플래시 메모리, 판독 전용 메모리(ROM: read-only memory), 프로그래밍 가능 판독 전용 메모리(PROM: programmable read-only memory), 소거 가능한 프로그래밍 가능 판독 전용 메모리(EPROM: erasable programmable read-only memory), 전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리(EEPROM: electrically erasable programmable read-only memory), 레지스터들, 하드디스크, 착탈식 디스크, 콤팩트 디스크 판독 전용 메모리(CD-ROM: compact disc read-only memory), 또는 해당 기술분야에 공지된 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 비-일시적(예를 들어, 유형) 저장 매체는 프로세서가 저장 매체로부터 정보를 읽고 저장 매체에 정보를 기록할 수 있도록 프로세서에 연결된다. 대안으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 주문형 집적 회로(ASIC: application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스나 사용자 단말에 개별 컴포넌트들로서 상주할 수도 있다.
개시된 실시예들의 상기 설명은 해당 기술분야에서 통상의 지식을 가진 자가 개시된 실시예들을 실시 또는 사용할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들이 해당 기술분야에서 통상의 지식을 가진 자들에게 쉽게 명백할 것이며, 본 명세서에 정의된 원리들은 본 개시의 범위를 벗어나지 않으면서 다른 실시예들에 적용될 수도 있다. 따라서 본 개시는 본 명세서에 도시된 실시예들로 한정되는 것으로 의도되는 것이 아니라 다음의 청구항들에 의해 정의되는 바와 같은 원리들 및 신규한 특징들에 부합하는 가능한 한 가장 넓은 범위에 따르는 것이다.

Claims (20)

  1. 디바이스로서,
    복수의 버스 라인들에 결합된 복수의 드라이버 회로들을 포함하며,
    상기 복수의 드라이버 회로들 중 제 1 드라이버 회로는 상기 복수의 버스 라인들 중 제 1 버스 라인에 결합되고,
    상기 제 1 드라이버 회로는, 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 상기 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이하는 출력 신호를 발생시키도록 구성된 지연 엘리먼트를 포함하며,
    상기 제 1 지연은 상기 제 1 버스 라인을 통한 그리고 상기 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 상기 제 2 지연과 차이가 나고,
    상기 지연 엘리먼트는 스큐(skewed) 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함하는,
    디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 드라이버 회로는 클록 신호를 수신하고,
    상기 지연 엘리먼트는 상기 클록 신호에서 전이를 검출한 후 상기 출력 신호를 발생시키도록 추가로 구성되는,
    디바이스.
  3. 제 1 항에 있어서,
    상기 지연 엘리먼트는 스큐 인버터를 포함하는,
    디바이스.
  4. 제 3 항에 있어서,
    상기 스큐 인버터는,
    상기 입력 신호를 수신하는 제 1 인버터;
    상기 제 1 인버터의 출력을 수신하는 제 2 인버터; 및
    상기 입력 신호를 수신하고 상기 제 2 인버터의 출력을 수신하여 상기 출력 신호를 발생시키는 로직 게이트를 포함하는,
    디바이스.
  5. 제 4 항에 있어서,
    상기 로직 게이트는 NAND 게이트 또는 NOR 게이트인,
    디바이스.
  6. 제 1 항에 있어서,
    상기 양은 적어도 30 피코초인,
    디바이스.
  7. 제 1 항에 있어서,
    상기 양은 적어도 50 피코초인,
    디바이스.
  8. 제 1 항에 있어서,
    상기 양은 적어도 2 로직 게이트 지연인,
    디바이스.
  9. 제 1 항에 있어서,
    상기 양은 적어도 3 로직 게이트 지연인,
    디바이스.
  10. 제 1 항에 있어서,
    상기 지연 엘리먼트는 레벨 시프터를 포함하는,
    디바이스.
  11. 제 1 항에 있어서,
    상기 지연 엘리먼트는 래치를 포함하는,
    디바이스.
  12. 제 1 항에 있어서,
    상기 지연 엘리먼트는 감지 증폭기인,
    디바이스.
  13. 방법으로서,
    복수의 버스 라인들 중 제 1 버스 라인에 결합된 지연 엘리먼트에서 제 1 입력 신호를 수신하는 단계 ― 상기 제 1 입력 신호는 하이에서 로우로의 제 1 디지털 값 전이를 가짐 ―;
    상기 제 1 입력 신호에 응답하여 상기 지연 엘리먼트에서 제 1 출력 신호를 발생시키는 단계 ― 상기 제 1 출력 신호는 제 1 지연 이후에 전이함 ―;
    상기 지연 엘리먼트에서 제 2 입력 신호를 수신하는 단계 ― 상기 제 2 입력 신호는 로우에서 하이로의 제 2 디지털 값 전이를 가짐 ―; 및
    상기 지연 엘리먼트에서 제 2 출력 신호를 발생시키는 단계를 포함하며,
    상기 제 2 출력 신호는 제 2 지연 이후에 전이하고,
    상기 제 1 지연은 상기 제 1 버스 라인을 통한 그리고 상기 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 상기 제 2 지연과 차이가 나며,
    상기 지연 엘리먼트는 스큐 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함하는,
    방법.
  14. 제 13 항에 있어서,
    제 1 지연 엘리먼트에서의 상기 제 1 입력 신호의 수신과 동시에, 상기 제 2 버스 라인에 결합된 제 2 지연 엘리먼트에서 제 3 입력 신호를 수신하는 단계; 및
    상기 제 2 지연 엘리먼트에서 제 3 출력 신호를 발생시키는 단계를 더 포함하는,
    방법.
  15. 제 13 항에 있어서,
    상기 양은 적어도 50 피코초인,
    방법.
  16. 제 13 항에 있어서,
    상기 양은 적어도 2 로직 게이트 지연인,
    방법.
  17. 제 13 항에 있어서,
    상기 양은 적어도 3 로직 게이트 지연인,
    방법.
  18. 장치로서,
    복수의 버스 라인들 중 제 1 버스 라인에서의 입력 신호의 디지털 값 전이를 기초로 상기 제 1 버스 라인에서 출력 신호를 지연시키기 위한 수단을 포함하며,
    상기 출력 신호는, 상기 입력 신호의 하이에서 로우로의 제 1 디지털 값 전이에 응답하여 제 1 지연 이후에 전이하고 상기 입력 신호의 로우에서 하이로의 제 2 디지털 값 전이에 응답하여 제 2 지연 이후에 전이하며,
    상기 제 1 지연은 상기 제 1 버스 라인을 통한 그리고 상기 제 1 버스 라인과 물리적으로 아주 가까운 제 2 버스 라인을 통한 신호들의 전송과 관련된 전력을 감소시키기에 충분한 양만큼 상기 제 2 지연과 차이가 나고,
    상기 지연시키기 위한 수단은 스큐 인버터, 레벨 시프터, 래치 또는 감지 증폭기를 포함하는,
    장치.
  19. 제 18 항에 있어서,
    상기 지연시키기 위한 수단에 상기 입력 신호를 제공하기 위한 수단을 더 포함하며,
    상기 제공하기 위한 수단은 전자 디바이스의 컴포넌트를 포함하는,
    장치.
  20. 제 18 항에 있어서,
    상기 양은 적어도 50 피코초 또는 적어도 2 로직 게이트 지연인,
    장치.
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