JP3033523B2 - 出力回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力回路に関し、
特に、概して、複数の装置が共通の信号線を介して信号
のやりとりをする回路、すなわちバス回路に用いて好適
であるように改良された出力回路に関する。

【０００２】バス回路においては、複数の出力回路が共
通の信号線を駆動できるように接続されて構成されるた
め、複数の出力回路の各々が、信号を伝達して出力する
ためのイネーブル、すなわち規定の負荷駆動電流を流せ
る状態と、信号伝達を遮断するためのディセーブル、す
なわち負荷駆動電流を流さない状態とに制御可能な構成
としたうえで、共通の信号線に接続されている複数の出
力回路が同時にイネーブル状態になることによる、いわ
ゆるバスファイトを避けるように制御される必要があ
る。

【０００３】たとえば実開昭６１−１８０３４２号公報
（考案の名称「バス制御回路」）には、図３３に示すよ
うな構成により、図３４にタイミングチャートとして示
すように、タイミング信号出力部３１が出力するタイミ
ング信号３２で規定されるイネーブルタイミングＴ１に
対して、遅延回路３３で２つ（以上）のバスバッファの
最大出力ディセーブル時間以上の遅延ｔｄを行わせ、遅
延されたタイミング信号（イネーブル出力制御信号）１
３によるイネーブルタイミングでバスバッファ６のディ
セーブルからイネーブルへの状態切り替えを行うように
して、２つ（以上）のバスバッファによるバスファイト
を防止できるようしたバス制御回路が記載されている。

【０００４】この従来技術では、バスバッファ６のイネ
ーブルからディセーブルヘの状態切り替えについては、
タイミング信号出力部３１が出力するタイミング信号３
２で規定されるディセーブルタイミングＴ２そのままで
行われる。

【０００５】

【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有している。

【０００６】（１）第１の問題点は、バス回路の信号伝
達遅延時間が増加して、速度性能が低下する、というこ
とである。

【０００７】その理由は、図３４のタイミングチャート
に示されるように、タイミング信号出力部３１が出力す
るタイミング信号３２で規定される所望のイネーブルタ
イミングＴ１に対して、バスバッファ６のディセーブル
からイネーブルヘの状態切り替えが、ｔｄだけ遅延する
からである。

【０００８】（２）第２の問題点は、バス回路の動作サ
イクル時間が増加して、伝送効率性能が低下する、とい
うことである。

【０００９】その理由は、バスバッファ６のディセーブ
ルからイネーブルへの状態切り替えがｔｄだけ遅延され
ることによって、バス回路の共通の信号線上に生じる過
渡的な負荷駆動電流が無くなるまでの時間も、ｔｄだけ
遅延する、ためである。

【００１０】この過渡的な負荷駆動電流が流れている間
に、バスバッファ６のイネーブルからディセーブルヘの
状態切り替えを行うと、いわゆる切り替えノイズが発生
してバス回路の共通の信号線上の信号波形がひずみ、デ
ータ誤りを引き起こす可能性がある。

【００１１】したがって、実用上は、図３４のタイミン
グチャートにおいて、タイミング信号出力部３１が出力
するタイミング信号３２で規定されるディセーブルタイ
ミングＴ２そのものをｔｄだけ遅延させることによっ
て、バスバッファ６のイネーブルからディセーブルヘの
状態切り替えをｔｄだけ遅延させる必要が生じ、結局、
バス回路の動作サイクル時間（Ｔ２−Ｔ１）がｔｄだけ
増加してしまう。

【００１２】以上説明した従来技術によれば、確実にバ
スファイトを防止できるので、バスファイトによる無駄
な消費電力を削減し、素子の破壊やデータ誤りといった
不具合が無くした信頼性の高いバス回路が実現できる
が、一方で、バス回路の速度や伝送効率性能を低下させ
るという問題が生じる。

【００１３】したがって、本発明は、上記従来技術の問
題点に鑑みてなされたものであって、その目的は、確実
にバスファイトを防止して、無駄な消費電力を削減し、
信頼性を高めたうえに、さらに、速度や伝送効率性能で
も改善された出力回路を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するため
に本発明の出力回路は、イネーブル制御信号を第１の規
定時間だけ遅らせる第１の遅延回路と、出力状態をイネ
ーブル状態とディセーブル状態とに制御可能な第１の出
力手段と、を有し、前記第１の出力手段の出力状態を、
前記イネーブル制御信号によってディセーブル状態から
イネーブル状態へと切り替えると共に、前記第１の遅延
回路から出力される遅延信号によって、イネーブル状態
からディセーブル状態へと切り替える、ように制御す
る。

【００１５】本発明は、好ましくは、前記第１の出力手
段の出力状態を、イネーブル状態からディセーブル状態
へと切り替える制御を、第２の規定時間で徐々に行う手
段を有する。

【００１６】また、本発明は、前記第１の出力手段が、
前記第１の遅延回路から出力される遅延信号が入力され
て第２の規定時間の範囲でさらに順次遅れた複数の遅延
信号を出力するように順次接続構成された第２の遅延回
路群と、各々の出力状態を前記イネーブル制御信号によ
ってディセーブル状態からイネーブル状態へと切り替
え、該順次遅れた複数の遅延信号の各々によってイネー
ブル状態からディセーブル状態へと切り替えるように制
御される第２の出力手段群と、を有し、前記第２の出力
手段群の出力端子同士を共通に接続して、前記第１の出
力手段の出力とするように構成し、前記第１の出力手段
の出力状態を、ディセーブル状態からイネーブル状態へ
と切り替える際には、前記第２の出力手段群の各出力が
同時にイネーブル状態となって同一信号を出力し、一
方、前記第１の出力手段の出力状態を、イネーブル状態
からディセーブル状態へと切り替える際には、前記第２
の出力手段群の各出力をイネーブル状態からディセーブ
ル状態へと順次遅らせながら切り替えることによって、
前記第１の出力手段の出力状態をイネーブル状態からデ
ィセーブル状態へと切り替える制御を前記第２の規定時
間で段階的に行う、ことを特徴とする。

【００１７】また、本発明は、共通のイネーブル制御信
号が入力され、出力端子同士を共通に接続して同一信号
を出力するように構成されてなる、本願第１発明の出力
回路を複数備え、前記複数の出力回路のそれぞれに、各
々の遅延時間が第１の規定時間以上で、かつ第２の規定
時間の範囲で少しずつ異なるような、本願第１発明の前
記第１の遅延回路を有し、前記第１の規定時間の遅延の
後に、出力状態をイネーブル状態からディセーブル状態
へと切り替える制御を、前記第２の規定時間で段階的に
行う、ことを特徴とする。

【００１８】［発明の概要］本願第１発明の出力回路
は、イネーブル制御信号（図１の３２）を第１の規定時
間（図３のｔｄ）だけ遅らせる第１の遅延回路（図１の
３３）と、出力状態をイネーブル状態とディセーブル状
態とに制御可能な第１の出力手段（図１の２００）を有
し、該第１の出力手段（図１の２００）の出力状態を該
イネーブル制御信号（図１の３２）によってディセーブ
ル状態からイネーブル状態へと切り替え、該第１の遅延
回路（図１の３３）から出力される遅延信号によってイ
ネーブル状態からディセーブル状態へと切り替えるよう
に制御することを特徴とする。

【００１９】本願第２発明の出力回路は、本願第１発明
の出力回路（図１、図７）において、前記第１の出力手
段（図１、図７の２００）の出力状態をイネーブル状態
からディセーブル状態へと切り替える制御を第２の規定
時間（図８のｔｄ〜ｔｄ−ｎの差分時間）で徐々に実施
する手段（図７の２００内）を有することを特徴とす
る。

【００２０】本願第３発明の出力回路は、本願第１発明
の出力回路（図１、図２）において、前記第１の出力手
段（図１、図２の２００）内に、前記第１の遅延回路
（図１、図２の３３）から出力される遅延信号が入力さ
れて第２の規定時間（図４のｔｄ〜ｔｄ−ｎの差分時
間）の範囲でさらに順次遅れた複数の遅延信号を出力す
るように順次接続構成された第２の遅延回路群（図２の
２３３−２〜２３３−ｎ）と、各々の出力状態を前記イ
ネーブル制御信号（図１、図２の３２）によってディセ
ーブル状態からイネーブル状態へと切り替え、該順次遅
れた複数の遅延信号の各々によってイネーブル状態から
ディセーブル状態へと切り替えるように制御される第２
の出力手段群（図２の６〜６−ｎ）を有し、該第２の出
力手段群（図２の６〜６−ｎ）の出力端子同士を共通に
接続して前記第１の出力手段（図１、図２の２００）の
出力とするように構成して、前記第１の出力手段（図
１、図２の２００）の出力状態をディセーブル状態から
イネーブル状態へと切り替える際には該第２の出力手段
群（図２の６〜６−ｎ）の各出力が同時にイネーブル状
態となって同一信号を出力し、イネーブル状態からディ
セーブル状態へと切り替える際には該第２の出力手段群
（図２の６〜６−ｎ）の各出力をイネーブル状態からデ
ィセーブル状態へと順次遅らせながら切り替えることに
よって、前記第１の出力手段（図１、図２の２００）の
出力状態をイネーブル状態からディセーブル状態へと切
り替える制御を前記第２の規定時間（図４のｔｄ〜ｔｄ
−ｎの差分時間）で段階的に実施することを特徴とす
る。

【００２１】本願第４発明の出力回路は、共通のイネー
ブル制御信号（図９の３２）が入力され、出力端子同士
を共通に接続して同一信号（図９の６００）を出力する
ように構成された複数の前記本願第１発明の出力回路
（図９の５００〜５００−ｎ）を有し、該複数の前記第
１の出力回路（図９の５００〜５００−ｎ）のそれぞれ
には、各々の遅延時間（図１０のｔｄ〜ｔｄ−ｎ）が第
１の規定時間（図１０のｔｄ）以上でかつ第２の規定時
間（図１０のｔｄ〜ｔｄ−ｎの差分時間）の範囲で少し
ずつ異なるような、前記本願第１発明の出力回路を構成
するところの第１の遅延回路（図９の３３〜３３−ｎ）
を有し、前記第１の規定時間（図１０のｔｄ）の遅延の
後に出力状態をイネーブル状態からディセーブル状態へ
と切り替える制御を前記第２の規定時間（図１０のｔｄ
〜ｔｄ−ｎの差分時間）で段階的に実施することを特徴
とする。

【００２２】［作用］本発明の出力回路は、出力状態を
イネーブル状態とディセーブル状態とに制御可能な第１
の出力手段（図１、図７、図２の２００、図９の６〜６
−ｎ）を有する。

【００２３】したがって、本発明の出力回路を、バス回
路の共通の信号線を駆動する出力回路として用いること
ができる。

【００２４】特に、本発明の出力回路では、前記第１の
出力手段（図１、図７、図２の２００、図９の６〜６−
ｎ）の出力状態をイネーブル制御信号（図１、図７、図
２、図９の３２）によってディセーブル状態からイネー
ブル状態へと切り替える。

【００２５】ここで、本願第３発明の出力回路での詳細
は、前記第１の出力手段（図１、図２の２００）内に、
各々の出力状態を前記イネーブル制御信号（図１、図２
の３２）によってディセーブル状態からイネーブル状態
へと切り替えるように制御される第２の出力手段群（図
２の６〜６−ｎ）を有し、該第２の出力手段群（図２の
６〜６−ｎ）の出力端子同士を共通に接続して前記第１
の出力手段（図１、図２の２００）の出力とするように
構成して、前記第１の出力手段（図１、図２の２００）
の出力状態をディセーブル状態からイネーブル状態へと
切り替える際には該第２の出力手段群（図２の６〜６−
ｎ）の各出力が同時にイネーブル状態となって同一信号
を出力する。

【００２６】また、本願第４発明の出力回路での詳細
は、共通のイネーブル制御信号（図９の３２）が入力さ
れ、出力端子同士を共通に接続して同一信号（図９の６
００）を出力するように構成された複数の前記第１の出
力回路（図９の５００〜５００−ｎ）を有し、該複数の
前記第１の出力回路（図９の５００〜５００−ｎ）内の
前記第１の出力手段（図９の６〜６−ｎ）の各々の出力
状態を前記共通のイネーブル制御信号（図９の３２）に
よって同時にディセーブル状態からイネーブル状態へと
切り替える。

【００２７】以上のように、本発明の出力回路は、前記
第１の出力手段（図１、図７、図２の２００、図９の６
〜６−ｎ）の出力状態をディセーブル状態からイネーブ
ル状態へと切り替えるタイミング（図３、図８、図４、
図１０のＴ１）を遅延させないため、バス回路の信号伝
達遅延時間を増加させることはない。

【００２８】さらに、本願第１発明の出力回路では、イ
ネーブル制御信号（図１の３２）を第１の規定時間（図
３のｔｄ）だけ遅らせる第１の遅延回路（図１の３３）
を有し、該第１の遅延回路（図１の３３）から出力され
る遅延信号によって前記第１の出力手段（図１の２０
０）をイネーブル状態からディセーブル状態へと切り替
えるように制御することを特徴とする。

【００２９】したがって、本願第１発明の出力回路をバ
ス回路の共通の信号線を駆動する出力回路として用いる
際に、前記第１の規定時間（図３のｔｄ）を、本出力回
路のイネーブルタイミング（図３のＴ１）から他の出力
回路が次のサイクルでイネーブル状態になる（図３のＴ
２）までの時間よりも短く設定することによって、確実
にバスファイトを防止できる。

【００３０】また、本願第２発明の出力回路では、イネ
ーブル制御信号（図１、図７の３２）を第１の規定時間
（図８のｔｄ）だけ遅らせる第１の遅延回路（図１、図
７の３３）を有し、該第１の遅延回路（図１、図７の３
３）から出力される遅延信号によって前記第１の出力手
段（図１、図７の２００）をイネーブル状態からディセ
ーブル状態へと切り替えるとともに、前記第１の出力手
段（図１、図７の２００）の出力状態をイネーブル状態
からディセーブル状態へと切り替える制御を第２の規定
時間（図８のｔｄ〜ｔｄ−ｎの差分時間）で徐々に実施
する手段（図７の２００内）を有することを特徴とす
る。

【００３１】したがって、本願第２発明の出力回路をバ
ス回路の共通の信号線を駆動する出力回路として用いる
際に、前記第１の規定時間と第２の規定時間の総和（図
８のｔｄ−ｎ）を、本出力回路のイネーブルタイミング
（図８のＴ１）から他の出力回路が次のサイクルでイネ
ーブル状態になる（図８のＴ２）までの時間よりも短く
設定することによって、確実にバスファイトを防止でき
る。

【００３２】そのうえで、特に、前記第１の規定時間の
後の、第２の規定時間（図８のｔｄ〜ｔｄ−ｎの差分時
間）において、バス回路の共通の信号線上に過渡的な負
荷駆動電流が残っていても、前記のとおり、第１の出力
手段（図１、図７の２００）のイネーブルからディセー
ブルへの状態切り替えが徐々に行われるため、切り替え
ノイズの発生量を削減することができる。

【００３３】このことから、前記した第１の規定時間と
第２の規定時間の総和（図８のｔｄ−ｎ）を、バス回路
の共通の信号線上に生じる過渡的な負荷駆動電流が無く
なるまでの時間にほぼ等しく設定することが可能とな
り、バス回路の動作サイクル時間（図８のＴ２−Ｔ１）
を最小にして、伝送効率を向上することができる。

【００３４】次に、本願第３発明の出力回路では、前記
第１の出力手段（図１、図２の２００）内に、前記第１
の遅延回路（図１、図２の３３）から出力される遅延信
号が入力されて第２の規定時間（図４のｔｄ〜ｔｄ−ｎ
の差分時間）の範囲でさらに順次遅れた複数の遅延信号
を出力するように順次接続構成された第２の遅延回路群
（図２の２３３−２〜２３３−ｎ）と、該順次遅れた複
数の遅延信号の各々によってイネーブル状態からディセ
ーブル状態へと切り替えるように制御される第２の出力
手段群（図２の６〜６−ｎ）と、を有し、該第２の出力
手段群（図２の６〜６−ｎ）の出力端子同士を共通に接
続して前記第１の出力手段（図１、図２の２００）の出
力とするように構成して、前記第１の出力手段（図１、
図２の２００）の出力状態をイネーブル状態からディセ
ーブル状態へと切り替える際には、該第２の出力手段群
（図２の６〜６−ｎ）の各出力をイネーブル状態からデ
ィセーブル状態へと順次遅らせながら切り替えることに
よって、前記第１の出力手段（図１、図２の２００）の
出力状態をイネーブル状態からディセーブル状態へと切
り替える制御を前記第２の規定時間（図４のｔｄ〜ｔｄ
−ｎの差分時間）で段階的に実施することを特徴とす
る。

【００３５】したがって、本願第３発明の出力回路を、
バス回路の共通の信号線を駆動する出力回路として用い
る際に、前記第１の規定時間と第２の規定時間の総和
（図４のｔｄ−ｎ）を、本願第３発明の出力回路のイネ
ーブルタイミング（図４のＴ１）から他の出力回路が次
のサイクルでイネーブル状態になる（図４のＴ２）まで
の時間よりも短く設定することによって、確実にバスフ
ァイトを防止できる。

【００３６】そのうえで、特に、前記第１の規定時間の
後の第２の規定時間（図４のｔｄ〜ｔｄ−ｎの差分時
間）において、バス回路の共通の信号線上に過渡的な負
荷駆動電流が残っていても、前記のとおり、第１の出力
手段（図１、図２の２００）のイネーブルからディセー
ブルヘの状態切り替えが段階的に行われるため、切り替
えノイズの発生量を削減することができる。

【００３７】このことから、前記第１の規定時間と第２
の規定時間の総和（図４のｔｄ−ｎ）を、バス回路の共
通の信号線上に生じる過渡的な負荷駆動電流が無くなる
までの時間にほぼ等しく設定することが可能となり、バ
ス回路の動作サイクル時間（図４のＴ２−Ｔ１）を最小
にして伝送効率を向上することができる。

【００３８】すなわち、前記本願第２発明の出力回路と
ほぼ同等の効果が得られる。

【００３９】最後に、本願第４発明の出力回路では、共
通のイネーブル制御信号（図９の３２）が入力され、出
力端子同士を共通に接続して同一信号（図９の６００）
を出力するように構成された複数の前記第１の出力回路
（図９の５００〜５００−ｎ）を有し、該複数の前記第
１の出力回路（図９の５００〜５００−ｎ）のそれぞれ
には、各々の遅延時間（図１０のｔｄ〜ｔｄ−ｎ）が第
１の規定時間（図１０のｔｄ）以上でかつ第２の規定時
間（図１０のｔｄ〜ｔｄ−ｎの差分時間）の範囲で少し
ずつ異なるような、前記第１の出力回路を構成するとこ
ろの第１の遅延回路（図９の３３〜３３−ｎ）を有し、
前記第１の規定時間（図１０のｔｄ）の遅延の後に出力
状態をイネーブル状態からディセーブル状態へと切り替
える制御を、前記第２の規定時間（図１０のｔｄ〜ｔｄ
−ｎの差分時間）で段階的に実施することを特徴とす
る。

【００４０】したがって、本願第４発明の出力回路をバ
ス回路の共通の信号線を駆動する出力回路として用いる
際に、前記した第１の規定時間と第２の規定時間の総和
（図１０のｔｄ−ｎ）を、本願第４発明の出力回路のイ
ネーブルタイミング（図１０のＴ１）から他の出力回路
が次のサイクルでイネーブル状態になる（図１０のＴ
２）までの時間よりも短く設定することによって、確実
にバスファイトを防止できる。

【００４１】そのうえで、特に、前記第１の規定時間の
後の第２の規定時間（図１０のｔｄ〜ｔｄ−ｎの差分時
間）において、バス回路の共通の信号線上に過渡的な負
荷駆動電流が残っていても、前記のとおり、複数の前記
第１の出力回路（図９の５００〜５００−ｎ）のイネー
ブルからディセーブルへの状態切り替えが段階的に行わ
れるため、切り替えノイズの発生量を削減することがで
きる。

【００４２】このことから、前記した第１の規定時間と
第２の規定時間との総和（図１０のｔｄ−ｎ）を、バス
回路の共通の信号線上に生じる過渡的な負荷駆動電流が
無くなるまでの時間にほぼ等しく設定することが可能と
なり、バス回路の動作サイクル時間（図１０のＴ２−Ｔ
１）を最小にして伝送効率を向上することができる。

【００４３】すなわち、前記本願第３発明の出力回路と
同等の効果が得られる。

【００４４】

【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００４５】図１は、本発明の第１ないし第３の出力回
路の一つの実施の形態の構成の概要を示すブロック図で
ある。

【００４６】図１を参照すると、この実施の形態は、基
本的に、イネーブル制御信号３２を第１の規定時間（図
３のｔｄ）だけ遅らせる遅延回路３３と、出力状態をイ
ネーブル状態とディセーブル状態とに制御可能な出力手
段２００と、を有し、出力手段２００の出力状態をイネ
ーブル制御信号３２によってディセーブル状態からイネ
ーブル状態へと切り替え、遅延回路３３から出力される
遅延信号によってイネーブル状態からディセーブル状態
へと切り替えるように制御するような構成としたもので
ある。

【００４７】図５は、本発明の第１の出力回路の一つの
実施の形態の構成を示すブロック図である。

【００４８】図５を参照すると、本発明の第１の出力回
路の実施の形態においては、イネーブル制御信号３２を
第１の規定時間（図６のｔｄ）だけ遅らせる遅延回路３
３と、イネーブル制御信号３２と遅延回路３３から出力
される遅延信号とが入力されてイネーブル出力制御信号
１３を出力する論理回路１３６と、イネーブル出力制御
信号１３によって出力状態をイネーブル状態とディセー
ブル状態とに制御可能な出力手段６と、を備えて構成さ
れている。

【００４９】論理回路１３６は、出力手段６の出力状態
を、イネーブル制御信号３２に従ってディセーブル状態
からイネーブル状態へと切り替えると共に、遅延回路３
３から出力される遅延信号に従って、イネーブル状態か
らディセーブル状態へと切り替えるようなイネーブル出
力制御信号１３を生成する。

【００５０】ここで、図５に示した出力手段６と論理回
路１３６で構成される回路ブロック２００は、図１の出
力手段２００に相当する。

【００５１】図７は、本発明の第２の出力回路の一つの
実施の形態の構成を示すブロック図である。

【００５２】図７を参照すると、本発明の第２の出力回
路の実施の形態においては、イネーブル制御信号３２を
第１の規定時間（図８のｔｄ）だけ遅らせる第１の遅延
回路３３と、遅延回路３３から出力される遅延信号が入
力されて反転遅延されたイネーブル制御信号１３３を出
力するインバータ回路１３１と、イネーブル制御信号１
３３のレベル変化を第２の規定時間（図８のｔｄ〜ｔｄ
−ｎの差分時間）で援やかにするようにインバータ回路
１３１の出力に接続されたコンデンサ９６と、イネーブ
ル制御信号３２と反転遅延されたイネーブル制御信号１
３３とが入力されてイネーブル出力制御信号１３を出力
する論理回路３６と、イネーブル出力制御信号１３によ
って出力状態をイネーブル状態とディセーブル状態とに
制御可能な出力手段６と、を備えて構成されている。

【００５３】論理回路３６は、出力手段６の出力状態
を、イネーブル制御信号３２に従ってディセーブル状態
からイネーブル状態へと切り替えると共に、遅延回路３
３から出力される遅延信号に従ってイネーブル状態から
第２の規定時間（図８のｔｄ〜ｔｄ−ｎの差分時間）で
徐々にディセーブル状態へと切り替えるようなイネーブ
ル出力制御信号１３を生成する。

【００５４】ここで、図７に示した出力手段６、論理回
路３６およびインバータ１３１で構成される回路は、図
５の出力手段２００に相当し、これにコンデンサ９６も
含めて、図１の出力手段２００に相当する。

【００５５】図７に示した本発明の第２の出力回路の実
施の形態においては、特に、出力手段２００の出力状態
をイネーブル状態からディセーブル状態へと切り替える
制御を第２の規定時間（図８のｔｄ〜ｔｄ−ｎの差分時
間）で徐々に行う手段を構成するためのコンデンサ９６
を備えたことを特徴としている。

【００５６】図２は、本発明の第３の出力回路の一つの
実施の形態の構成を示すブロック図である。

【００５７】図２を参照すると、本発明の第３の出力回
路の実施の形態においては、イネーブル制御信号３２を
第１の規定時間（図４のｔｄ）だけ遅らせる第１の遅延
回路３３と、イネーブル制御信号３２と第１の遅延回路
３３から出力される遅延信号とが入力されて出力状態を
イネーブル状態とディセーブル状態とに制御可能な出力
手段２００と、を備えて構成されている。

【００５８】出力手段２００は、各々の出力状態をイネ
ーブル状態とディセーブル状態とに制御可能で各々の出
力端子同士を共通に接続して同一の信号を出力するよう
に構成される出力手段群６〜６−ｎと、出力手段群６〜
６−ｎの各々に対して出力状態のイネーブル状態とディ
セーブル状態との切り替え制御信号を出力する論理回路
群１３６〜１３６−ｎと、第１の遅延回路３３から入力
される遅延信号を第２の規定時間（図４のｔｄ〜ｔｄ−
ｎの差分時間）の範囲でさらに順次遅らせた複数の遅延
信号にして出力するように順次接続構成された第２の遅
延回路群２３３−２〜２３３−ｎと、を有する。

【００５９】論理回路群１３６〜１３６−ｎの各々に
は、イネーブル制御信号３２が共通に入力され、第１の
遅延回路３３および第２の遅延回路群２３３−２〜２３
３−ｎから順次遅れて出力される複数の遅延信号の各々
が個別に入力される。

【００６０】論理回路群１３６〜１３６−ｎの各々は、
出力手段群６〜６−ｎの各々の出力状態を、イネーブル
制御信号３２に従って全て同時にディセーブル状態から
イネーブル状態へと切り替え、第１の遅延回路３３およ
び第２の遅延回路群２３３−２〜２３３−ｎから順次遅
れて出力される複数の遅延信号の各々に従って個別に順
次イネーブル状態からディセーブル状態へと切り替える
ように構成される。

【００６１】ここで、図２に示した出力手段群６〜６−
ｎ、論理回路群１３６〜１３６−ｎおよび第２の遅延回
路群２３３−２〜２３３−ｎで構成される部分２００
は、図１の出力手段２００に相当する。

【００６２】図２に示した本発明の第２の出力回路の実
施の形態では、特に、出力手段２００の出力状態をイネ
ーブル状態からディセーブル状態へと切り替える制御を
前記第２の規定時間（図４のｔｄ〜ｔｄ−ｎの差分時
間）で段階的に行うことを特徴としている。

【００６３】図９は、本発明の第４の出力回路の一つの
実施の形態の構成を示すブロック図である。

【００６４】図９を参照すると、この実施の形態は、出
力状態をイネーブル状態とディセーブル状態とに制御可
能な出力手段６と、イネーブル制御信号３２を第１の規
定時間（図１０のｔｄ）だけ遅らせる遅延回路３３と、
イネーブル制御信号３２と遅延回路３３から出力される
遅延信号とが入力されて、イネーブル制御信号３２に従
って出力手段６の出力状態をディセーブル状態からイネ
ーブル状態へと切り替え、遅延回路３３から出力される
遅延信号に従って出力手段６の出力状態をイネーブル状
態からディセーブル状態へと切り替える制御を行う論理
回路１３６と、を備えて構成される回路部分５００と、
回路部５００と同様に、出力状態をイネーブル状態とデ
ィセーブル状態とに制御可能な出力手段６−２〜６−ｎ
と、イネーブル制御信号３２を第１の規定時間（図１０
のｔｄ）以上でかつ第２の規定時間（図１０のｔｄ〜ｔ
ｄ−ｎの差分時間）の範囲で少しずつ異なる時間（図１
０のｔｄ−２〜ｎ）だけ遅らせる遅延回路３３−２〜３
３−ｎと、イネーブル制御信号３２と遅延回路３３−２
〜３３−ｎから出力される遅延信号とが入力されて、イ
ネーブル制御信号３２に従って出力手段６−２〜６−ｎ
の出力状態をディセーブル状態からイネーブル状態へと
切り替え、遅延回路３３−２〜３３−ｎから出力される
遅延信号に従って出力手段６−２〜６−ｎの出力状態を
イネーブル状態からディセーブル状態へと切り替える制
御を行う論理回路１３６−２〜１３６−ｎと、それぞれ
を備えて構成される回路部分５００−２〜５００−ｎ
と、を有し、前記の複数の部分５００、５００−２〜５
００−ｎの出力端子同士を共通に接続して同一信号６０
０を出力するように構成されている。

【００６５】ここで、図９に示した出力手段６と論理回
路１３６と遅延回路３３で構成される部分５００は、図
５に示した本発明の第１の出力回路の一実施の形態に相
当する。同様に、図９の出力手段６−２〜６−ｎと論理
回路１３６−２〜１３６−ｎと遅延回路３３−２〜３３
−ｎで構成される各部分５００−２〜５００−ｎも、そ
れぞれ、図５に示した本発明の第１の出力回路の一実施
の形態に相当する。

【００６６】次に、本発明の実施の形態の動作につい
て、図面を参照して詳細に説明する。

【００６７】図３は、図１に示した実施の形態の動作の
概要を示すタイミングチャートである。

【００６８】図３を参照すると、本発明の第１〜３の出
力回路の実施の形態において、遅延回路３３の出力信号
は、入力信号であるイネーブル制御信号３２に対して第
１の規定時間ｔｄだけ遅れた信号となる。

【００６９】出力手段２００のデータ出力状態のディセ
ーブル状態からイネーブル状態への切り替えは、出力手
段２００に直接入力されるイネーブル制御信号３２に従
って直ちに（Ｔ１のタイミングで）行われる。一方、出
力手段２００のデータ出力状態のイネーブル状態からデ
ィセーブル状態への切り替えは、遅延回路３３の出力信
号に従ってＴ１のタイミングに対して第１の規定時間ｔ
ｄだけ遅れて行われる。

【００７０】以上のように、本発明の第１〜３の出力回
路の実施の形態は、出力手段２００のデータ出力状態を
イネーブル状態とディセーブル状態とに制御可能であ
り、バス回路の共通の信号線を駆動する出力回路として
用いることができる。その際に、出力手段２００のデー
タ出力状態をディセーブル状態からイネーブル状態へと
切り替えるイネーブルタイミングＴ１を遅延させないた
め、バス回路の信号伝達遅延時間を増加させることはな
い。さらに、前記第１の規定時間ｔｄを、本出力回路の
イネーブルタイミングＴ１から他の出力回路が次のサイ
クルでイネーブル状態になるＴ２までの時間よりも短く
設定することによって、確実にバスファイトを防止でき
る。

【００７１】図６は、図５に示した実施の形態の動作を
示すタイミングチャートである。

【００７２】図６を参照すると、本発明の第１の出力回
路の実施の形態において、遅延回路３３の出力信号は、
入力信号であるイネーブル制御信号３２に対して第１の
規定時間ｔｄだけ遅れた信号となる。論理回路１３６は
イネーブル制御信号３２と遅延回路３３の出力信号が入
力されて、Ｔ１のタイミングからパルス幅ｔｄの負論理
のイネーブル出力制御信号１３を生成する。出力手段６
にはイネーブル出力制御信号１３が入力されて、出力手
段６のデータ出力状態はパルス幅ｔｄの間イネーブル状
態になる。

【００７３】すなわち、出力手段６のデータ出力状態の
ディセーブル状態からイネーブル状態への切り替えは、
論理回路１３６に入力されるイネーブル制御信号３２に
従って直ちに（Ｔ１のタイミングで）行われる。一方、
出力手段６のデータ出力状態のイネーブル状態からディ
セーブル状態への切り替えは、遅延回路３３の出力信号
に従ってＴ１のタイミングに対して第１の規定時間ｔｄ
だけ遅れて行われる。

【００７４】ここで、出力手段６のデータ出力信号は、
図３を参照して説明した図１の出力手段２００のデータ
出力信号と同じ動作となり、図５の出力手段６と論理回
路１３６で構成される部分２００は、図１の出力手段２
００に相当する動作をする。

【００７５】以上のように、本発明の第１の出力回路の
実施の形態は、出力手段６のデータ出力状態をイネーブ
ル状態とディセーブル状態とに制御可能であり、バス回
路の共通の信号線を駆動する出力回路として用いること
ができる。

【００７６】その際に、出力手段６のデータ出力状態を
ディセーブル状態からイネーブル状態へと切り替えるイ
ネーブルタイミングＴ１を遅延させないため、バス回路
の信号伝達遅延時間を増加させることはない。さらに、
前記第１の規定時間ｔｄを、本実施の形態の出力回路の
イネーブルタイミングＴ１から他の出力回路が次のサイ
クルでイネーブル状態になるＴ２までの時間よりも短く
設定することによって、確実にバスファイトを防止でき
る。

【００７７】図８は、図７に示した実施の形態の動作を
示すタイミングチャートである。

【００７８】図８を参照すると、本発明の第２の出力回
路の実施の形態において、遅延回路３３の出力信号は、
入力信号であるイネーブル制御信号３２に対して第１の
規定時間ｔｄだけ遅れた信号となる。遅延回路３３の出
力信号はインバータ回路１３１に入力され、反転遅延さ
れたイネーブル制御信号１３３として出力される。反転
遅延されたイネーブル制御信号１３３はコンデンサ９６
に接続されているため、レベルの変化が第２の規定時間
（ｔｄ〜ｔｄ−ｎの差分時間）で緩やかに生じる。

【００７９】論理回路３６は、イネーブル制御信号３２
と反転遅延されたイネーブル制御信号１３３が入力され
て、Ｔ１のタイミングで直ちにイネーブル状態になり、
第１の規定時間ｔｄの後、第２の規定時間（ｔｄ〜ｔｄ
−ｎの差分時間）で徐々にディセーブル状態に変化する
ような負論理のイネーブル出力制御信号１３を生成す
る。出力手段６にはイネーブル出力制御信号１３が入力
されて、出力手段６のデータ出力状態はＴ１のタイミン
グで直ちにイネーブル状態になり、第１の規定時間ｔｄ
間のイネーブル状態の後、第２の規定時間（ｔｄ〜ｔｄ
−ｎの差分時間）で徐々にディセーブル状態に変化にす
る。

【００８０】すなわち、出力手段６のデータ出力状態の
ディセーブル状態からイネーブル状態への切り替えは、
イネーブル制御信号３２に従って直ちに（Ｔ１のタイミ
ングで）行われる。一方、出力手段６のデータ出力状態
のイネーブル状態からディセーブル状態への切り替え
は、イネーブル制御信号３２のＴ１のタイミングに対し
て第１の規定時間ｔｄだけ遅れた後に、第２の規定時間
（ｔｄ〜ｔｄ−ｎの差分時間）で徐々に行われる。

【００８１】ここで、図７に示した出力手段６、論理回
路３６およびインバータ１３１で構成される回路は、図
５の出力手段２００に相当する動作をするものであり、
コンデンサ９６を追加することで、出力手段２００の出
力状態をイネーブル状態からディセーブル状態へと切り
替える制御を第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時
間）で徐々に実施する手段を実現する。

【００８２】以上のように、本発明の第２の出力回路の
実施の形態は、出力手段６のデータ出力状態をイネーブ
ル状態とディセーブル状態とに制御可能であり、バス回
路の共通の信号線を駆動する出力回路として用いること
ができる。

【００８３】その際に、出力手段６のデータ出力状態を
ディセーブル状態からイネーブルヘと切り替えるイネー
ブルタイミングＴ１を遅延させないため、バス回路の信
号伝達遅延時間を増加させることはない。さらに、前記
第１の規定時間と第２の規定時間の総和（ｔｄ−ｎ）
を、本実施の形態の出力回路のイネーブルタイミングＴ
１から他の出力回路が次のサイクルでイネーブル状態に
なるＴ２までの時間よりも短く設定することによって、
確実にバスファイトを防止できる。

【００８４】その上で、特に、前記第１の規定時間の後
の第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時間）におい
て、バス回路の共通の信号線上に過渡的な負荷駆動電流
が残っていても、前記のとおり第１の出力手段６のイネ
ーブルからディセーブルへの状態切り替えが徐々に行わ
れるため、切り替えノイズの発生量を削減することがで
きる。このことから、前記第１の規定時間と第２の規定
時間の総和（ｔｄ−ｎ）を、バス回路の共通の信号線上
に生じる過渡的な負荷駆動電流が無くなるまでの時間に
ほぼ等しく設定することが可能になり、バス回路の動作
サイクル時間（Ｔ２−Ｔ１）を最小にして伝送効率を向
上することができる。

【００８５】図４は、図２に示した実施の形態の動作を
示すタイミングチャートである。

【００８６】図４を参照すると、本発明の第３の出力回
路の実施の形態において、遅延回路３３の出力信号は、
入力信号であるイネーブル制御信号３２に対して第１の
規定時間ｔｄだけ遅れた信号となる。続いて、順次接続
構成された遅延回路群２３３−２〜２３３−ｎから順次
出力される複数の遅延信号は、イネーブル制御信号３２
に対して第１の規定時間ｔｄの後に、第２の規定時間
（ｔｄ〜ｔｄ−ｎの差分時間）の範囲（ｔｄ−２、…、
ｔｄ−ｎ）でさらに順次遅れた信号となる。出力手段６
のデータ出力状態のディセーブル状態からイネーブル状
態への切り替えは、論理回路１３６に入力されるイネー
ブル制御信号３２に従って直ちに（Ｔ１のタイミング
で）行われる。

【００８７】一方、出力手段６のデータ出力状態のイネ
ーブル状態からディセーブル状態への切り替えは、論理
回路１３６に入力される遅延回路３３の出力信号に従っ
て、イネーブル制御信号３２のＴ１のタイミングに対し
て第１の規定時間ｔｄだけ遅れて行われる。

【００８８】同様に、出力手段群６−２〜６−ｎの各々
のデータ出力状態のディセーブル状態からイネーブル状
態への切り替えは、論理回路群１３６−２〜１３６−ｎ
の各々に入力されるイネーブル制御信号３２に従って直
ちに（Ｔ１のタイミングで）行われ、出力手段群６−２
〜６−ｎの各々のデータ出力状態のイネーブル状態から
ディセーブル状態への切り替えは、論理回路群１３６−
２〜１３６−ｎの各々に入力される遅延回路群２３３−
２〜２３３−ｎの各々の出力信号に従って、イネーブル
制御信号３２のＴ１のタイミングに対して第１の規定時
間ｔｄの後に、第２の規定時間（ｔｄ〜ｔｄ−ｎの差分
時間）の範囲（ｔｄ−２、…、ｔｄ−ｎ）でさらに順次
遅れて行われる。

【００８９】以上をまとめると、出力手段群６〜６−ｎ
のデータ出力状態のディセーブル状態からイネーブル状
態への切り替えはイネーブル制御信号３２に従って直ち
に（Ｔ１のタイミングで）全て同時に行われ、一方、出
力手段群６〜６−ｎのデー夕出力状態のイネーブル状態
からディセーブル状態への切り替えは、イネーブル制御
信号３２のＴ１のタイミングに対して第１の規定時間ｔ
ｄの後に、第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時
間）の範囲で各々さらに順次遅れて行われる。

【００９０】ここで、図２に示した出力手段群６〜６−
ｎ、論理回路群１３６〜１３６−ｎおよび第２の遅延回
路群２３３−２〜２３３−ｎで構成される部分２００
は、図３のタイミング図を参照して説明した図１の出力
手段２００のデータ出力信号に相当する。

【００９１】出力手段群６〜６−ｎの各々のデータ出力
信号が共通に接続されて、まとめて出力手段２００のデ
ータ出力信号として動作することで、出力手段２００の
データ出力状態のディセーブル状態からイネーブル状態
への切り替えは、イネーブル制御信号３２に従って直ち
に（Ｔ１のタイミングで）行われる。

【００９２】一方、出力手段２００のデータ出力状態の
イネーブル状態からディセーブル状態への切り替えは、
イネーブル制御信号３２のＴ１のタイミングに対して第
１の規定時間ｔｄだけ遅れた後に、第２の規定時間（ｔ
ｄ〜ｔｄ−ｎの差分時間）で段階的に行われる。

【００９３】以上のように、本発明の第３の出力回路の
実施の形態は、出力手段２００のデータ出力状態をイネ
ーブル状態とディセーブル状態とに制御可能であり、バ
ス回路の共通の信号線を駆動する出力回路として用いる
ことができる。その際に、出力手段２００のデータ出力
状態をディセーブル状態からイネーブル状態へと切り替
えるイネーブルタイミングＴ１を遅延させないため、バ
ス回路の信号伝達遅延時間を増加させることはない。さ
らに、前記第１の規定時間と第２の規定時間の総和（ｔ
ｄ−ｎ）を、本出力回路のイネーブルタイミングＴ１か
ら他の出力回路が次のサイクルでイネーブル状態になる
Ｔ２までの時間よりも短く設定することによって、確実
にバスファイトを防止できる。

【００９４】その上で、特に、前記第１の規定時間の後
の第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時間）におい
て、バス回路の共通の信号線上に過渡的な負荷駆動電流
が残っていても、前記のとおり第１の出力手段６のイネ
ーブルからディセーブルへの状態切り替えが段階的に行
われるため、切り替えノイズの発生量を削減することが
できる。このことから、前記第１の規定時間と第２の規
定時間の総和（ｔｄ−ｎ）を、バス回路の共通の信号線
上に生じる過渡的な負荷駆動電流が無くなるまでの時間
にほぼ等しく設定することが可能になり、バス回路の動
作サイクル時間（Ｔ２−Ｔ１）を最小にして伝送効率を
向上することができる。

【００９５】図１０は、図９に示した実施の形態の動作
を示すタイミングチャートである。

【００９６】図１０を参照すると、本発明の第４の出力
回路の実施の形態において、遅延回路３３の出力信号
は、入力信号であるイネーブル制御信号３２に対して第
１の規定時間ｔｄだけ遅れた信号となる。同様に、遅延
回路３３−２〜ｎの出力信号は、各々、入力信号である
イネーブル制御信号３２に対して第１の規定時間（図１
０のｔｄ）以上でかつ第２の規定時間（図１０のｔｄ〜
ｔｄ−ｎの差分時間）の範囲で少しずつ異なる時間（図
１０のｔｄ−２〜ｎ）だけ遅れた信号となる。

【００９７】論理回路１３６はイネーブル制御信号３２
と遅延回路３３の出力信号が入力されて、Ｔ１のタイミ
ングからパルス幅ｔｄの負論理のイネーブル出力制御信
号１３を生成する。出力手段６にはイネーブル出力制御
信号１３が入力されて、出力手段６のデータ出力状態は
パルス幅ｔｄの間イネーブル状態になる。

【００９８】出力手段６のデータ出力状態のディセーブ
ル状態からイネーブル状態への切り替えは、論理回路１
３６に入力されるイネーブル制御信号３２に従って直ち
に（Ｔ１のタイミングで）行われる。

【００９９】一方、出力手段６のデータ出力状態のイネ
ーブル状態からディセーブル状態への切り替えは、遅延
回路３３の出力信号に従ってＴ１のタイミングに対して
第１の規定時間ｔｄだけ遅れて行われる。同様に、出力
手段６−２〜６−ｎのデータ出力状態のディセーブル状
態からイネーブル状態への切り替えは、各々、論理回路
１３６−２〜１３６−ｎに入力されるイネーブル制御信
号３２に従って直ちに（Ｔ１のタイミングで）行われ
る。

【０１００】一方、出力手段６−２〜６−ｎのデータ出
力状態のイネーブル状態からディセーブル状態への切り
替えは、各々、遅延回路３３−２〜３３−ｎの出力信号
に従ってＴ１のタイミングに対して、第１の規定時間ｔ
ｄ以上でかつ第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時
間）の範囲で少しずつ異なる時間（ｔｄ−２〜ｎ）だけ
遅れて行われる。

【０１０１】以上をまとめると、出力手段群６〜６−ｎ
のデータ出力状態のディセーブル状態からイネーブル状
態への切り替えはイネーブル制御信号３２に従って直ち
に（Ｔ１のタイミングで）全て同時に行われ、一方、出
力手段群６〜６−ｎのデータ出力状態のイネーブル状態
からディセーブル状態への切り替えは、イネーブル制御
信号３２のＴ１のタイミングに対して第１の規定時間ｔ
ｄ以上でかつ第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時
間）の範囲で少しずつ異なる時間（ｔｄ〜ｔｄ−ｎ）の
範囲で各々異なるタイミングで遅れて行われる。

【０１０２】ここで、図９に示した本発明の第４の出力
回路の実施の形態では、出力手段群６〜６−ｎの各々の
データ出力信号が共通に接続されて、まとめて同一信号
６００として出力するため、図１０に示すように、出力
信号６００のディセーブル状態からイネーブル状態への
切り替えは、イネーブル制御信号３２に従って直ちに
（Ｔ１のタイミングで）行われる。

【０１０３】一方、出力信号６００のイネーブル状態か
らディセーブル状態への切り替えは、イネーブル制御信
号３２のＴ１のタイミングに対して第１の規定時間ｔｄ
だけ遅れた後に、第２の規定時間（ｔｄ〜ｔｄ−ｎの差
分時間）で段階的に行われる。

【０１０４】以上のように、本発明の第４の出力回路の
実施の形態は、出力信号６００をイネーブル状態とディ
セーブル状態とに制御可能であり、バス回路の共通の信
号線を駆動する出力回路として用いることができる。そ
の際に、出力信号６００をディセーブル状態からイネー
ブル状態へと切り替えるイネーブルタイミングＴ１を遅
延させないため、バス回路の信号伝達遅延時間を増加さ
せることはない。さらに、前記第１の規定時間と第２の
規定時間の総和（ｔｄ−ｎ）を、本出力回路のイネーブ
ルタイミングＴ１から他の出力回路が次のサイクルでイ
ネーブル状態になるＴ２までの時間よりも短く設定する
ことによって、確実にバスファイトを防止できる。

【０１０５】その上で、特に、前記第１の規定時間の後
の第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時間）におい
て、バス回路の共通の信号線上に過渡的な負荷駆動電流
が残っていても、前記のとおり出力信号６００のイネー
ブルからディセーブルへの状態切り替えが段階的に行わ
れるため、切り替えノイズの発生量を削減することがで
きる。

【０１０６】このことから、前記第１の規定時間と第２
の規定時間の総和（ｔｄ−ｎ）を、バス回路の共通の信
号線上に生じる過渡的な負荷駆動電流が無くなるまでの
時間にほぼ等しく設定することが可能になり、バス回路
の動作サイクル時間（Ｔ２−Ｔ１）を最小にして伝送効
率を向上することができる。

【０１０７】次に、本発明の他の実施の形態について、
図面を参照して詳細に説明する。

【０１０８】図１１は、図５に示した本発明の第１の出
力回路の一実施の形態の変形例を示すブロック図であ
り、図１２は、図１１に示した実施の形態の動作を示す
タイミングチャートである。

【０１０９】図１１を参照すると、本発明の第１の出力
回路の実施の形態の一変形例は、イネーブル制御信号３
２を第１の規定時間（図１２のｔｄ）だけ遅らせる遅延
回路３３と、イネーブル制御信号３２と遅延回路３３か
ら出力される遅延信号とが入力されてイネーブル出力制
御信号２１３を出力する論理回路２３６と、イネーブル
出力制御信号２１３によって出力状態をイネーブル状態
とディセーブル状態とに制御可脂な出力手段２０６と、
を有し、論理回路２３６は、出力手段２０６の出力状態
をイネーブル制御信号３２に従ってディセーブル状態か
らイネーブル状態へと切り替え、遅延回路３３から出力
される遅延信号に従ってイネーブル状態からディセーブ
ル状態へと切り替えるようなイネーブル出力制御信号２
１３を生成する。

【０１１０】図５と図１１の実施の形態の差異は、図５
に示した実施の形態におけるイネーブル出力制御信号１
３に対して、図１１に示した実施の形態におけるイネー
ブル出力制御信号２１３の極性が逆になるように、図５
の論理回路１３６と出力手段６に変えて、図１１では論
理回路２３６と出力手段２０６とで部分２００内を構成
していることである。

【０１１１】図１２を、図６に示した図５の実施の形態
の動作を示すタイミングチャートと比較すると、同じイ
ネーブル制御信号３２の動作に対して、図１２のイネー
ブル出力制御信号２１３は、図６のイネーブル出力制御
信号１３とは逆極性の動作をするが、図１２の出力手段
２０６のデータ出力は、図６の出力手段６のデータ出力
と同じ動作をする。

【０１１２】すなわち、図１１に示した出力手段２０６
と論理回路２３６で構成される部分２００は、図５に示
した出力手段６と論理回路１３６で構成される部分２０
０と同じく、図１の出力手段２００に相当し、本発明の
第１の出力回路の一実施の形態の概要としては差がな
い。

【０１１３】図１３は、図２に示した本発明の第３の出
力回路の一実施の形態の変形例を示すブロック図であ
り、図１４は図１３の実施の形態の動作を示すタイミン
グチャートである。

【０１１４】図１３を参照すると、本発明の第３の出力
回路の実施の形態の一変形例は、イネーブル制御信号３
２を第１の規定時間（図１４のｔｄ）だけ遅らせる第１
の遅延回路３３と、イネーブル制御信号３２と第１の遅
延回路３３から出力される遅延信号とが入力されて出力
状態をイネーブル状態とディセーブル状態とに制御可能
な出力手段２００と、を有する。

【０１１５】出力手段２００は、各々の出力状態をイネ
ーブル状態とディセーブル状態とに制御可能で各々の出
力端子同士を共通に接続して同一の信号を出力するよう
に構成される出力手段群２０６〜２０６−ｎと、出力手
段群２０６〜２０６−ｎの各々に対して出力状態のイネ
ーブル状態とディセーブル状態との切り替え制御信号を
出力する論理回路群２３６〜２３６−ｎと、第１の遅延
回路３３から入力される遅延信号を第２の規定時間（図
１４のｔｄ〜ｔｄ−ｎの差分時間）の範囲でさらに順次
遅らせた複数の遅延信号にして出力するように順次接続
構成された第２の遅延回路群２３３−２〜２３３−ｎを
有する。

【０１１６】論理回路群２３６〜２３６−ｎの各々に
は、イネーブル制御信号３２が共通に入力され、第１の
遅延回路３３および第２の遅延回路群２３３−２〜２３
３−ｎから順次遅れて出力される複数の遅延信号の各々
が個別に入力される。

【０１１７】論理回路群２３６〜２３６−ｎの各々は、
出力手段群２０６〜２０６−ｎの各々の出力状態を、イ
ネーブル制御信号３２に従って全て同時にディセーブル
状態からイネーブル状態へと切り替え、第１の遅延回路
３３および第２の遅延回路群２３３−２〜２３３−ｎか
ら順次遅れて出力される複数の遅延信号の各々に従って
個別に順次イネーブル状態からディセーブル状態へと切
り替えるように構成される。

【０１１８】図２と図１３の実施の形態の差異は、前述
した図５と図１１の実施の形態の差異と同様に、図２の
論理回路群１３６〜１３６−ｎと出力手段群６〜６−ｎ
に変えて、図１３では各々が逆極性のイネーブル出力制
御信号で接続される論理回路群２３６〜２３６−ｎと出
力手段群２０６〜２０６−ｎとで部分２００内を構成し
ていることである。

【０１１９】図１４を図４に示した図２の実施の形態の
動作を示すタイミングチャートと比較すると、同じイネ
ーブル制御信号３２の動作に対して、図１４の出力手段
群２０６〜２０６−ｎのデータ出力が、図４の出力手段
群６〜６−ｎのデータ出力と同じ動作をし、結果として
それぞれの２００のデータ出力が同じ動作をする。

【０１２０】すなわち、図１３に示した出力手段群２０
６〜２０６−ｎ、論理回路群２３６〜２３６−ｎおよび
遅延回路群２３３−２〜２３３−ｎとで構成される部分
２００は、図２に示した出力手段群６〜６−ｎ、論理回
路群１３６〜１３６−ｎおよび遅延回路群２３３−２〜
２３３−ｎとで構成される部分２００と同じく、図１の
出力手段２００に相当し、本発明の第３の出力回路の一
実施の形態の概要としては差がない。

【０１２１】さらに、本発明の第２の実施の形態につい
て、図面を参照して詳細に説明する。

【０１２２】図１５は、本発明の第１〜３の出力回路の
第２の実施の形態の概要を示すブロック図である。

【０１２３】図１５を参照すると、本発明の第１〜３の
出力回路の第２の実施の形態は、基本的に、イネーブル
制御信号３２を第１の規定時間（図３のｔｄ）だけ遅ら
せる遅延回路３３と、遅延回路３３から出力される遅延
信号を反転させるインバータ回路１３１と、出力状態を
イネーブル状態とディセーブル状態とに制御可能な出力
手段１００と、を有し、イネーブル制御信号３２によっ
て出力手段１００の出力状態をディセーブル状態からイ
ネーブル状態へと切り替え、遅延回路３３から出力され
る遅延信号をインバータ回路１３１で反転したイネーブ
ル制御信号１３３によって出力手段１００の出力状態を
イネーブル状態からディセーブル状態へと切り替えるよ
うに制御するように構成されている。

【０１２４】ここで、図１５に示した出力手段１００と
インバータ回路１３１とで構成される部分２００は、図
１の出力手段２００に相当する。

【０１２５】図１８は、本発明の第１の出力回路の第２
の実施の形態を示すブロック図であり、図１９は、図１
８に示した実施の形態の動作を示すタイミングチャート
である。

【０１２６】図１８を参照すると、本発明の第１の出力
回路の第２の実施の形態は、イネーブル制御信号３２を
第１の規定時間（図１９のｔｄ）だけ遅らせる遅延回路
３３と、遅延回路３３から出力される遅延信号を反転さ
せるインバータ回路１３１と、イネーブル制御信号３２
とインバータ回路１３１から反転出力されるイネーブル
制御信号１３３とが入力されてイネーブル出力制御信号
１３を出力する論理回路３６と、イネーブル出力制御信
号１３によって出力状態をイネーブル状態とディセーブ
ル状態とに制御可能な出力手段６と、を有し、論理回路
３６は、出力手段６の出力状態をイネーブル制御信号３
２に従ってディセーブル状態からイネーブル状態へと切
り替え、遅延回路３３から出力される遅延信号をインバ
ータ回路１３１によって反転したイネーブル制御信号１
３３に従ってイネーブル状態からディセーブル状態へと
切り替えるようなイネーブル出力制御信号１３を生成す
るる。

【０１２７】ここで、図１８に示したインバータ回路１
３１と論理回路３６で構成される部分は、図５の論理回
路１３６に相当する。したがって、図１９に示した図１
８の実施の形態の動作を示すタイミングチャートを、図
６に示した図５の実施の形態の動作を示すタイミングチ
ャートと比較すると、同じイネーブル制御信号３２の動
作に対して、図１９ではインバータ回路１３１で反転生
成したイネーブル制御信号１３３を用いて図６と同じイ
ネーブル出力制御信号１３を生成し、出力手段６のデー
タ出力は同じ動作をする。すなわち、図１８の本発明の
第１の出力回路の第２の実施の形態は、図５の本発明の
第１の出力回路の一実施の形態と同じ作用効果が得られ
る。

【０１２８】図１８に示した出力手段６と論理回路３６
で構成される部分１００は、図１５の出力手段１００に
相当し、図１８の部分１００とインバータ回路１３１で
構成される部分２００は、図１の出力手段２００に相当
する。

【０１２９】図１６は、本発明の第３の出力回路の第２
の実施の形態を示すブロック図であり、図１７は、図１
６の実施の形態の動作を示すタイミングチャートであ
る。

【０１３０】図１６を参照すると、本発明の第３の出力
回路の第２の実施の形態は、イネーブル制御信号３２を
第１の規定時間（図１７のｔｄ）だけ遅らせる第１の遅
延回路３３と、第１の遅延回路３３が出力する遅延信号
が入力されて反転遅延したイネーブル制御信号１３３を
出力するインバータ回路１３１と、イネーブル制御信号
３２と反転遅延したイネーブル制御信号１３３とが入力
されて出力状態をイネーブル状態とディセーブル状態と
に制御可能な出力手段１００と、を有する。

【０１３１】出力手段１００は、各々の出力状態を、イ
ネーブル状態とディセーブル状態とに制御可能で各々の
出力端子同士を共通に接続して同一の信号を出力するよ
うに構成される出力手段群６〜６−ｎと、出力手段群６
〜６−ｎの各々に対して出力状態のイネーブル状態とデ
ィセーブル状態との切り替え制御信号を出力する論理回
路群３６〜３６−ｎと、インバータ回路１３１が出力す
る反転遅延したイネーブル制御信号１３３を第２の規定
時間（図１７のｔｄ〜ｔｄ−ｎの差分時間）の範囲でさ
らに順次遅らせた複数の遅延信号にして出力するように
順次接続構成された第２の遅延回路群２３３−２〜２３
３−ｎと、を有する。

【０１３２】論理回路群３６〜３６−ｎの各々には、イ
ネーブル制御信号３２が共通に入力され、インバータ回
路１３１および第２の遅延回路群２３３−２〜２３３−
ｎから順次遅れて出力される複数の遅延信号の各々が個
別に入力される。

【０１３３】論理回路群３６〜３６−ｎの各々は、出力
手段群６〜６−ｎの各々の出力状態を、イネーブル制御
信号３２に従って全て同時にディセーブル状態からイネ
ーブル状態へと切り替え、インバータ回路１３１および
第２の遅延回路群２３３−２〜２３３−ｎから順次遅れ
て出力される複数の遅延信号の各々に従って個別に順次
イネーブル状態からディセーブル状態へと切り替えるよ
うに構成される。

【０１３４】ここで、図１７に示した図１６の実施の形
態の動作を示すタイミングチャートを、図４に示した図
２の実施の形態の動作を示すタイミングチャートと比較
すると、同じイネーブル制御信号３２の動作に対して、
図１７では反転したイネーブル制御信号１３３が生成さ
れて第２の遅延回路群２３３−２〜２３３−ｎに順次入
力されるため、図１７のイネーブル制御信号１３３およ
び第２の遅延回路群２３３−２〜２３３−ｎの出力は、
図４の第１の遅延回路３３および第２の遅延回路群２３
３−２〜２３３−ｎの出力とちょうど逆の極性となる。

【０１３５】一方、これらの各信号が入力される図１６
の論理回路群３６〜３６−ｎの入力極性を図２の論理回
路群１３６〜１３６−ｎの入力極性とは逆に構成するこ
とで、出力手段群６〜６−ｎへの制御信号出力を各々同
じにして、図１７の出力手段群６〜６−ｎのデータ出力
を、図４の出力手段群６〜６−ｎのデータ出力と同じに
動作させる。すなわち、図１６のインバータ回路１３
１、第２の遅延回路群２３３−２〜２３３−ｎおよび論
理回路群３６〜３６−ｎとで構成される部分は、図２の
第２の遅延回路群２３３−２〜２３３−ｎおよび論理回
路群１３６〜１３６−ｎとで構成される部分に相当し、
図１６の本発明の第３の出力回路の第２の実施の形態
は、図２の本発明の第３の出力回路の一実施の形態と同
じ作用効果が得られる。

【０１３６】図１６に示した出力手段群６〜６−ｎ、論
理回路群３６〜３６−ｎおよび第２の遅延回路群２３３
−２〜２３３−ｎで構成される部分１００は、図１５の
出力手段１００に相当し、図１６の部分１００とインバ
ータ回路１３１で構成される部分２００は、図１の出力
手段２００に相当する。

【０１３７】さらに、本発明の第３の実施の形態につい
て、図面を参照して詳細に説明する。

【０１３８】図２０は、本発明の第１〜３の出力回路の
第３の実施の形態の概要を示すブロック図である。

【０１３９】図２０を参照すると、本発明の第１〜３の
出力回路の第３の実施の形態は、基本的に、イネーブル
制御信号３２を反転させるインバータ回路１３１と、イ
ンバータ回路１３１から反転出力されるイネーブル制御
信号１３２を第１の規定時間（図３のｔｄ）だけ遅らせ
る遅延回路３３と、出力状態をイネーブル状態とディセ
ーブル状態とに制御可能な出力手段１００と、を有し、
イネーブル制御信号３２によって出力手段１００の出力
状態をディセーブル状態からイネーブル状態へと切り替
え、遅延回路３３から出力される遅延信号によって出力
手段１００の出力状態をイネーブル状態からディセーブ
ル状態へと切り替えるように制御するようにしたもので
ある。

【０１４０】ここで、図２０に示した本発明の第３の実
施の形態の概要は、図１５に示した本発明の第２の実施
の形態の概要における遅延回路３３とインバータ回路１
３１の接続順序を入れ替えた構成に相当する。

【０１４１】図２３は、本発明の第１の出力回路の第３
の実施の形態を示すブロック図であり、図２４は、図２
３の実施の形態の動作を示すタイミングチャートであ
る。

【０１４２】図２３を参照すると、本発明の第１の出力
回路の第３の実施の形態は、イネーブル制御信号３２を
反転させるインバータ回路１３１と、インバータ回路１
３１から反転出力されるイネーブル制御信号１３２を第
１の規定時間（図２４のｔｄ）だけ遅らせる遅延回路３
３と、イネーブル制御信号３２と遅延回路３３から出力
される遅延信号とが入力されてイネーブル出力制御信号
１３を出力する論理回路３６と、イネーブル出力制御信
号１３によって出力状態をイネーブル状態とディセーブ
ル状態とに制御可能な出力手段６と、を有し、論理回路
３６は、出力手段６の出力状態をイネーブル制御信号３
２によってディセーブル状態からイネーブル状態へと切
り替え、遅延回路３３から出力される遅延信号によって
イネーブル状態からディセーブル状態へと切り替えるよ
うなイネーブル出力制御信号１３を生成するようにした
ものである。

【０１４３】ここで、図２３に示した本発明の第１の出
力回路の第３の実施の形態は、図１８に示した本発明の
第１の出力回路の第２の実施の形態における遅延回路３
３とインバータ回路１３１の接続順序を入れ替えた構成
に相当する。

【０１４４】したがって、図２４に示した図２３の実施
の形態の動作を示すタイミングチャートを、図１９に示
した図１８の実施の形態の動作を示すタイミングチャー
トと比較すると、同じイネーブル制御信号３２の動作に
対して、図２４では、先にインバータ回路１３１で反転
したイネーブル制御信号１３２を生成した後に遅延回路
を通して第１の規定時間ｔｄだけ遅らせ、図１９でのイ
ネーブル制御信号３２を遅延反転したイネーブル制御信
号１３３と同じ信号を生成する。

【０１４５】その後の論理回路３６および出力手段６は
同じ動作をし、同じデータ出力をするため、図２３の本
発明の第１の出力回路の第３の実施の形態は、図１８の
本発明の第１の出力回路の第２の実施の形態と同じ作用
効果が得られる。すなわち、図２３の本発明の第１の出
力回路の第３の実施の形態は、図５の本発明の第１の出
力回路の一実施の形態と同じ作用効果が得られる。

【０１４６】図２３に示した出力手段６と論理回路３６
で構成される部分１００は、図２０の出力手段１００に
相当する。

【０１４７】図２１は、本発明の第３の出力回路の第３
の実施の形態を示すブロック図であり、図２２は、図２
１の実施の形態の動作を示すタイミングチャートであ
る。

【０１４８】図２１を参照すると、本発明の第３の出力
回路の第３の実施の形態は、イネーブル制御信号３２を
反転させるインバータ回路１３１と、インバータ回路１
３１から反転出力されるイネーブル制御信号１３２を第
１の規定時間（図２２のｔｄ）だけ遅らせる第１の遅延
回路３３と、イネーブル制御信号３２と第１の遅延回路
３３から出力される遅延信号とが入力されて出力状態を
イネーブル状態とディセーブル状態とに制御可能な出力
手段１００と、を有する。

【０１４９】出力手段１００は、各々の出力状態をイネ
ーブル状態とディセーブル状態とに制御可能で各々の出
力端子同士を共通に接続して同一の信号を出力するよう
に構成される出力手段群６〜６−ｎと、出力手段群６〜
６−ｎの各々に対して出力状態のイネーブル状態とディ
セーブル状態との切り替え制御信号を出力する論理回路
群３６〜３６−ｎと、第１の遅延回路３３の出力を第２
の規定時間（図１７のｔｄ〜ｔｄ−ｎの差分時間）の範
囲でさらに順次遅らせた複数の遅延信号にして出力する
ように順次接続構成された第２の遅延回路群２３３−２
〜２３３−ｎと、を有する。

【０１５０】論理回路群３６〜３６−ｎの各々には、イ
ネーブル制御信号３２が共通に入力され、第１の遅延回
路３３および第２の遅延回路群２３３−２〜２３３−ｎ
から順次遅れて出力される複数の遅延信号の各々が個別
に入力される。論理回路群３６〜３６−ｎの各々は、出
力手段群６〜６−ｎの各々の出力状態を、イネーブル制
御信号３２に従って、全て同時にディセーブル状態から
イネーブル状態へと切り替え、第１の遅延回路３３およ
び第２の遅延回路群２３３−２〜２３３−ｎから順次遅
れて出力される複数の遅延信号の各々に従って、個別に
順次イネーブル状態からディセーブル状態へと切り替え
るように構成される。

【０１５１】ここで、図２１に示した本発明の第３の出
力回路の第３の実施の形態は、図１６の本発明の第３の
出力回路の第２の実施の形態における第１の遅延回路３
３とインバータ回路１３１の接続順序を入れ替えた構成
に相当し、第２の遅延回路群２３３−２〜２３３−ｎ、
論理回路群３６〜３６−ｎおよび出力手段群６〜６−ｎ
出力手段６とで構成される出力手段１００は同一であ
る。

【０１５２】したがって、図２２に示した図２１の実施
の形態の動作を示すタイミングチャートを、図１７に示
した図１６の実施の形態の動作を示すタイミングチャー
トと比較すると、同じイネーブル制御信号３２の動作に
対して、図２２では先にインバータ回路１３１で反転し
たイネーブル制御信号１３２を生成した後に第１の遅延
回路を通して第１の規定時間ｔｄだけ遅らせ、図１７で
のイネーブル制御信号３２を遅延反転したイネーブル制
御信号１３３と同じ信号を生成する。

【０１５３】その後の第２の遅延回路群２３３−２〜２
３３−ｎ、論理回路群３６〜３６−ｎおよび出力手段群
６〜６−ｎは同じ動作をし、出力手段１００として同じ
データ出力をするため、図２１の本発明の第３の出力回
路の第３の実施の形態は、図１６の本発明の第３の出力
回路の第２の実施の形態と同じ作用効果が得られる。す
なわち、図２１の本発明の第３の出力回路の第３の実施
の形態は、図２の本発明の第３の出力回路の一実施の形
態と同じ作用効果が得られる。

【０１５４】図２１に示した第２の遅延回路群２３３−
２〜２３３−ｎ、論理回路群３６〜３６−ｎおよび出力
手段群６〜６−ｎ出力手段６とで構成される出力手段１
２０の出力手段１００に相当する。

【０１５５】

【実施例】次に、本発明の実施例について、図面を参照
して詳細に説明する。

【０１５６】図２５は、本発明の第１の出力回路の一実
施例を示すブロック図である。

【０１５７】図２５を参照すると、本発明の第１の出力
回路の一実施例は、図１８のイネーブル制御信号３２に
相当する出力状態制御信号３３２を第１の規定時間（図
２６のｔｄ）だけ遅らせる遅延回路３３と、遅延回路３
３が出力する遅延信号が入力されて反転遅延した出力状
態制御信号３３３を出力するインバータ回路１３１と、
出力状態制御信号３３２と出力状態制御信号３３３とが
入力されてＨｉｇｈレベル出力制御信号３１３を出力す
る論理回路３６と、出力状態制御信号３３２と出力状態
制御信号３３３とが入力されてＬｏｗレベル出力制御信
号４１３を出力する論理回路３３６と、Ｈｉｇｈレベル
出力制御信号３１３によって出力状態をＨｉｇｈレベル
のイネーブル状態とディセーブル状態とに制御可能なＨ
ｉｇｈレベル出力手段Ｐ１と、Ｌｏｗレベル出力制御信
号４１３によって出力状態をＬｏｗレベルのイネーブル
状態とディセーブル状態とに制御可能なＬｏｗレベル出
力手段Ｎ１と、を有する。

【０１５８】論理回路３６は、Ｈｉｇｈレベル出力手段
Ｐ１の出力状態を、出力状態制御信号３３２がＨｉｇｈ
レベルに遷移するタイミングで、ディセーブル状態から
イネーブル状態へと切り替え、遅延回路３３から出力さ
れる遅延信号をインバータ回路１３１によって反転した
出力状態制御信号３３３によって、イネーブル状態から
ディセーブル状態へと切り替えるようなＨｉｇｈレベル
出力制御信号３１３を生成する。

【０１５９】論理回路３３６は、Ｌｏｗレベル出力手段
Ｎ１の出力状態を、出力状態制御信号３３２がＬｏｗレ
ベルに遷移するタイミングで、ディセーブル状態からイ
ネーブル状態へと切り替え、遅延回路３３から出力され
る遅延信号をインバータ回路１３１によって反転した出
力状態制御信号３３３によって、イネーブル状態からデ
ィセーブル状態へと切り替えるようなＬｏｗレベル出力
制御信号４１３を生成する。

【０１６０】ここで、図２５のＨｉｇｈレベル出力手段
Ｐ１、Ｌｏｗレベル出力手段Ｎ１と論理回路３６、３３
６で構成される部分３００は、図１５の出力手段１００
に相当する。したがって、図２５の部分３００とインバ
ータ回路１３１で構成される部分４００は、図１の出力
手段２００に相当する。

【０１６１】図２７は、本発明の第３の出力回路の一実
施例を示すブロック図である。

【０１６２】図２７を参照すると、本発明の第３の出力
回路の一実施例は、図１６のイネーブル制御信号３２に
相当する出力状態制御信号３３２を第１の規定時間（図
２８のｔｄ）だけ遅らせる第１の遅延回路３３と、第１
の遅延回路３３が出力する遅延信号が入力されて反転遅
延した出力状態制御信号３３３を出力するインバータ回
路１３１と、インバータ回路１３１が出力する反転遅延
した出力状態制御信号３３３を第２の規定時間（図２８
のｔｄ〜ｔｄ−ｎの差分時間）の範囲でさらに順次遅ら
せた複数の遅延信号にして出力するように順次接続構成
された第２の遅延回路群２３３−２〜２３３−ｎと、出
力状態制御信号３３２が共通に入力され、インバータ回
路１３１および第２の遅延回路群２３３−２〜２３３−
ｎから順次遅れて出力される複数の遅延信号の各々が個
別に入力される論理回路群３６および３６−２〜３６−
ｎと、同様に、出力状態制御信号３３２が共通に入力さ
れ、インバータ回路１３１および第２の遅延回路群２３
３−２〜２３３−ｎから順次遅れて出力される複数の遅
延信号の各々が個別に入力される論理回路群３３６およ
び３３６−２〜３３６−ｎと、論理回路群３６および３
６−２〜３６−ｎの各々が出力する制御信号の各々によ
って個別に出力状態をＨｉｇｈレベルのイネーブル状態
とディセーブル状態とに制御可能なＨｉｇｈレベル出力
手段群Ｐ１〜Ｐｎと、同様に、論理回路群３３６および
３３６−２〜３３６−ｎの各々が出力する制御信号の各
々によって個別に出力状態をＬｏｗレベルのイネーブル
状態とディセーブル状態とに制御可能なＬｏｗレベル出
力手段Ｎ１〜Ｎｎと、を有する。

【０１６３】Ｈｉｇｈレベル出力手段群Ｐ１〜Ｐｎおよ
びＬｏｗレベル出力手段Ｎ１〜Ｎｎの全ての出力端子同
士を共通に接続して同一の信号を出力し、これをもって
出力手段３００の出力とするように構成される。

【０１６４】特に、図２７に示した本発明の第３の出力
回路の一実施例では、論理回路群３６および３６−２〜
３６−ｎの各々は、Ｈｉｇｈレベル出力手段群Ｐ１〜Ｐ
ｎの各々の出力状態を、出力状態制御信号３３２がＨｉ
ｇｈレベルに遷移するタイミングで全て同時にディセー
ブル状態からイネーブル状態へと切り替え、出力状態制
御信号３３３および第２の遅延回路群２３３−２〜２３
３−ｎから順次遅れて出力される複数の遅延信号の各々
に従って、個別に、順次、イネーブル状態からディセー
ブル状態へと切り替えることを特徴とし、同様に、論理
回路群３３６および３３６−２〜３３６−ｎの各々は、
Ｌｏｗレベル出力手段群Ｎ１〜Ｎｎの各々の出力状態
を、出力状態制御信号３３２がＬｏｗレベルに遷移する
タイミングで全て同時にディセーブル状態からイネーブ
ル状態へと切り替え、出力状態制御信号３３３および第
２の遅延回路群２３３−２〜２３３−ｎから順次遅れて
出力される複数の遅延信号の各々に従って、個別に、順
次、イネーブル状態からディセーブル状態へと切り替え
ることを特徴としたものである。

【０１６５】ここで、図２７に示したＨｉｇｈレベル出
力手段群Ｐ１〜Ｐｎ、Ｌｏｗレベル出力手段群Ｎ１〜Ｎ
ｎ、論理回路群３６、３６−２〜３６−ｎ、３３６、３
３６−２〜３３６−ｎおよび第２の遅延回路群２３３−
２〜２３３−ｎで構成される部分３００は、図１５に示
した出力手段１００に相当する。したがって、図２７の
部分３００とインバータ回路１３１で構成される部分４
００は、図１の出力手段２００に相当する。

【０１６６】次に、本発明の実施例の動作について、図
面を参照して詳細に説明する。

【０１６７】図２６は、図２５に示した本発明の第１の
出力回路の実施例の動作を示すタイミングチャートであ
る。

【０１６８】図２６を参照すると、本発明の第１の出力
回路の一実施例において、遅延回路３３の出力信号は、
入力信号である出力状態制御信号３３２に対して第１の
規定時間ｔｄだけ遅れた信号となる。遅延回路３３の出
力信号はインバータ回路１３１によって反転されて出力
状態制御信号３３３となる。

【０１６９】最初に、出力状態制御信号３３２がＬｏｗ
レベルに変化するＴ０のタイミングからＴ１のタイミン
グまでの間においては、出力状態制御信号３３２と出力
状態制御信号３３３を基に論理回路３６で生成出力され
る負論理のＨｉｇｈレベル出力制御信号３１３は不活性
化状態のままであり、Ｈｉｇｈレベル出力制御信号３１
３が入力されるＨｉｇｈレベル出力手段Ｐ１の出力はデ
ィセーブル状態のままになる。

【０１７０】一方、出力状態制御信号３３２と出力状態
制御信号３３３を基に論理回路３３６で生成出力される
正論理のＬｏｗレベル出力制御信号４１３はＴ０のタイ
ミングからパルス幅ｔｄの間だけ活性化状態になり、Ｌ
ｏｗレベル出力制御信号４１３が入力されるＬｏｗレベ
ル出力手段Ｎ１の出力はＴ０のタイミングからパルス幅
ｔｄの間だけＬｏｗレベルのイネーブル状態になる。

【０１７１】したがって、Ｈｉｇｈレベル出力手段Ｐ１
とＬｏｗレベル出力手段Ｎ１の出力を共通に接続した出
力手段３００の出力状態は、Ｔ０のタイミングからパル
ス幅ｔｄの間だけＬｏｗレベルのイネーブル状態とな
り、その後ディセーブル状態にもどる。

【０１７２】次に、出力状態制御信号３３２がＨｉｇｈ
レベルに変化するＴ１のタイミングからＴ２のタイミン
グまでの間においては、出力状態制御信号３３２と出力
状態制御信号３３３を基に論理回路３６で生成出力され
る負論理のＨｉｇｈレベル出力制御信号３１３はＴ１の
タイミングからパルス幅ｔｄの間だけ活性化状態にな
り、Ｈｉｇｈレベル出力制御信号３１３が入力されるＨ
ｉｇｈレベル出力手段Ｐ１の出力はＴ１のタイミングか
らパルス幅ｔｄの間だけＨｉｇｈレベルのイネーブル状
態になる。

【０１７３】一方、出力状態制御信号３３２と出力状態
制御信号３３３を基に論理回路３３６で生成出力される
正論理のＬｏｗレベル出力制御信号４１３は不活性化状
態のままであり、Ｌｏｗレベル出力制御信号４１３が入
力されるＬｏｗレベル出力手段Ｎ１の出力はディセーブ
ル状態のままになる。

【０１７４】したがって、Ｈｉｇｈレベル出力手段Ｐ１
とＬｏｗレベル出力手段Ｎ１の出力を共通に接続した出
力手段３００の出力状態は、Ｔ１のタイミングからパル
ス幅ｔｄの間だけＨｉｇｈレベルのイネーブル状態とな
り、その後ディセーブル状態にもどる。

【０１７５】以上をまとめると、出力手段３００のデー
タ出力状態のディセーブル状態からイネーブル状態への
切り替えは、出力状態制御信号３３２に従って直ちに
（Ｔ０またはＴ１のタイミングで）行われる。一方、出
力手段３００のデータ出力状態のイネーブル状態からデ
ィセーブル状態への切り替えは、遅延回路３３から出力
される遅延信号をインバータ回路１３１によって反転し
た出力状態制御信号３３３に従ってＴ０またはＴ１のタ
イミングに対して第１の規定時間ｔｄだけ遅れて行われ
る。

【０１７６】以上のように、本発明の第１の出力回路の
一実施例は、出力手段３００のデータ出力状態をイネー
ブル状態とディセーブル状態とに制御可能であり、バス
回路の共通の信号線を駆動する出力回路として用いるこ
とができる。その際に、出力手段３００のデータ出力状
態をディセーブル状態からイネーブル状態へと切り替え
るイネーブルタイミングＴ０またはＴ１を遅延させない
ため、バス回路の信号伝達遅延時間を増加させることは
ない。さらに、前記第１の規定時間ｔｄを、本出力回路
のイネーブルタイミングＴ０またはＴ１から他の出力回
路が次のサイクルでイネーブル状態になるＴ１またはＴ
２までの時間よりも短く設定することによって、確実に
バスファイトを防止できる。

【０１７７】図２８は、図２７に示した本発明の第３の
出力回路の一実施例の動作を示すタイミングチャートで
ある。

【０１７８】図２８を参照すると、本発明の第３の出力
回路の一実施例において、第１の遅延回路３３の出力信
号は、入力信号である出力状態制御信号３３２に対して
第１の規定時間ｔｄだけ遅れた信号となる。第１の遅延
回路３３の出力信号はインバータ回路１３１によって反
転されて出力状態制御信号３３３となる。続いて、順次
接続構成された遅延回路群２３３−２〜２３３−ｎから
順次出力される複数の遅延信号は、出力状態制御信号３
３３を第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時間）の
範囲でさらに順次遅らせた信号となる。

【０１７９】最初に、出力状態制御信号３３２がＨｉｇ
ｈレベルに変化するＴ１のタイミングからＴ２のタイミ
ングまでの間においては、出力状態制御信号３３２なら
びに出力状態制御信号３３３または遅延回路群２３３−
２〜２３３−ｎから順次出力される複数の遅延信号の各
々を基に論理回路群３６または３６−２〜３６−ｎの各
々によって制御されるＨｉｇｈレベル出力手段群Ｐ１〜
Ｐｎの各々の出力はＴ１のタイミングからパルス幅ｔｄ
またはｔｄ−２〜ｔｄ−ｎの各々の間だけＨｉｇｈレベ
ルのイネーブル状態になる。

【０１８０】一方、出力状態制御信号３３２ならびに出
力状態制御信号３３３または遅延回路群２３３−２〜２
３３−ｎから順次出力される複数の遅延信号の各々を基
に論理回路群３３６または３３６−２〜３３６−ｎの各
々によって制御されるＬｏｗレベル出力手段群Ｎ１〜Ｎ
ｎの全ての出力がディセーブル状態のままになる。

【０１８１】したがって、Ｈｉｇｈレベル出力手段群Ｐ
１〜ＰｎとＬｏｗレベル出力手段群Ｎ１〜Ｎｎの出力を
共通に接続した出力手段３００の出力状態は、Ｔ１のタ
イミングで直ちにＨｉｇｈレベルのイネーブル状態とな
り、第１の規定時間ｔｄの後に第２の規定時間（ｔｄ〜
ｔｄ−ｎの差分時間）の間に段階的にディセーブル状態
にもどる。

【０１８２】次に、出力状態制御信号３３２がＬｏｗレ
ベルに変化するＴ２のタイミングからＴ３のタイミング
までの間においては、出力状態制御信号３３２ならびに
出力状態制御信号３３３または遅延回路群２３３−２〜
２３３−ｎから順次出力される複数の遅延信号の各々を
基に論理回路群３６または３６−２〜３６−ｎの各々に
よって制御されるＨｉｇｈレベル出力手段群Ｐ１〜Ｐｎ
の全ての出力がディセーブル状態のままになる。

【０１８３】一方、出力状態制御信号３３２ならびに出
力状態制御信号３３３または遅延回路群２３３−２〜２
３３−ｎから順次出力される複数の遅延信号の各々を基
に論理回路群３３６または３３６−２〜３３６−ｎの各
々によって制御されるＬｏｗレベル出力手段群Ｎ１〜Ｎ
ｎの各々の出力はＴ１のタイミングからパルス幅ｔｄま
たはｔｄ−２〜ｔｄ−ｎの各々の間だけＬｏｗレベルの
イネーブル状態になる。したがって、Ｈｉｇｈレベル出
力手段群Ｐ１〜ＰｎとＬｏｗレベル出力手段群Ｎ１〜Ｎ
ｎの出力を共通に接続した出力手段３００の出力状態
は、Ｔ１のタイミングで直ちにＬｏｗレベルのイネーブ
ル状態となり、第１の規定時間ｔｄの後に第２の規定時
間（ｔｄ〜ｔｄ−ｎの差分時間）の間に段階的にディセ
ーブル状態に戻る。

【０１８４】すなわち、出力手段３００のデータ出力状
態のディセーブル状態からイネーブル状態への切り替え
は、出力状態制御信号３３２に従って直ちに（Ｔ１また
はＴ２のタイミングで）行われる。

【０１８５】一方、出力手段３００のデータ出力状態の
イネーブル状態からディセーブル状態への切り替えは、
遅延回路３３から出力される遅延信号をインバータ回路
１３１によって反転した出力状態制御信号３３３に従っ
て、図中Ｔ１またはＴ２のタイミングに対して、第１の
規定時間ｔｄだけ遅れた後に第２の規定時間（ｔｄ〜ｔ
ｄ−ｎの差分時間）の間に段階的に行われる。

【０１８６】以上のように、本発明の第３の出力回路の
一実施例は、出力手段３００のデータ出力状態をイネー
ブル状態とディセーブル状態とに制御可能であり、バス
回路の共通の信号線を駆動する出力回路として用いるこ
とができる。その際に、出力手段３００のデータ出力状
態をディセーブル状態からイネーブル状態へと切り替え
るイネーブルタイミングＴ０またはＴ１を遅延させない
ため、バス回路の信号伝達遅延時間を増加させることは
ない。さらに、前記第１の規定時間ｔｄを、本出力回路
のイネーブルタイミングＴ１またはＴ２から他の出力回
路が次のサイクルでイネーブル状態になるＴ２またはＴ
３までの時間よりも短く設定することによって、確実に
バスファイトを防止できる。

【０１８７】その上で、特に、前記第１の規定時間の後
の第２の規定時間（ｔｄ〜ｔｄ−ｎの差分時間）におい
て、バス回路の共通の信号線上に過渡的な負荷駆動電流
が残っていても、前記のとおり第１の出力手段３００の
イネーブルからディセーブルへの状態切り替えが段階的
に行われるため、切り替えノイズの発生量を削減するこ
とができる。

【０１８８】このことから、前記第１の規定時間と第２
の規定時間の総和（ｔｄ−ｎ）を、バス回路の共通の信
号線上に生じる過渡的な負荷駆動電流が無くなるまでの
時間にほぼ等しく設定することが可能になり、バス回路
の動作サイクル時間（Ｔ２−Ｔ１またはＴ３−Ｔ２）を
最小にして伝送効率を向上することができる。

【０１８９】［他の実施例］図２９乃至図３２は、本発
明を構成する遅延回路３３、３３−２〜ｎまたは２３３
−２〜ｎの実施例を、代表として入力信号を規定の遅延
時間ｔｄだけ遅らせて出力する遅延回路３３の例で、説
明するためのものである。なお、規定の遅延時間ｔｄを
変更すれば、他の遅延回路３３−２〜ｎまたは２３３−
２〜ｎの実施例とみなせることは明らかである。

【０１９０】図２９（Ａ）、及び図２９（Ｂ）は、本発
明を構成する遅延回路の一実施例を示す回路構成とその
動作を示すタイミングチャートをそれぞれ示す図であ
る。

【０１９１】図２９を参照すると、本発明を構成する遅
延回路３３の一実施例は、一定の信号伝搬遅延時間ｔｄ
を有する遅延線３３で構成される。遅延線３３に入力さ
れるＩｎｐｕｔ信号は規定の遅延時間ｔｄだけ遅れてＯ
ｕｔｐｕｔ信号として出力される。

【０１９２】図３０（Ａ）、及び図３０（Ｂ）は、本発
明を構成する遅延回路の他の実施例を示す回路構成とそ
の動作を示すタイミングチャートをそれぞれ示す図であ
る。

【０１９３】図３０を参照すると、本発明を構成する遅
延回路３３の他の実施例は、本発明のタイミング信号
（Ｔ１、Ｔ２等）を決定する基準クロック信号Ｃｌｏｃ
ｋ１に対して一定の位相だけ遅らせた他の基準クロック
信号Ｃｌｏｃｋ２に基づいて動作するフリップフロップ
回路等の同期回路３３で構成され、本発明のタイミング
信号（Ｔ１、Ｔ２等）が入力されて規定の遅延時間ｔｄ
だけ位相を遅らせて出力することを特徴とする。

【０１９４】原理的には、フリップフロップ回路等の同
期回路３３への入力信号ＩｎｐｕｔのＴ１、Ｔ２等のタ
イミングを決定する基準クロック信号Ｃｌｏｃｋ１に対
して、規定の遅延時間ｔｄだけ位相を遅らせた他の基準
クロック信号Ｃｌｏｃｋ２でフリップフロップ回路等の
同期回路３３を動作させることにより、フリップフロッ
プ回路等の同期回路３３からの出力信号Ｏｕｔｐｕｔ等
は入力信号ＩｎｐｕｔのＴ１、Ｔ２等のタイミングから
規定の遅延時間ｔｄだけ遅らせたタイミング（Ｔ１ｄ、
Ｔ２ｄ等）で動作する。

【０１９５】図３１（Ａ）、及び図３１（Ｂ）は、本発
明を構成する遅延回路の他の実施例を示す回路構成とそ
の動作を示すタイミングチャートをそれぞれ示す図であ
る。

【０１９６】図３１を参照すると、本発明を構成する遅
延回路３３の他の実施例は、一定の信号伝搬遅延時間ｔ
ｄを有する論理回路群３３で構成される。図３１におい
ては、論理回路群３３を二つの論理回路（インバータ回
路）９３１等で構成した例を示した。論理回路群３３に
入力されるＩｎｐｕｔ信号は規定の遅延時間ｔｄだけ遅
れてＯｕｔｐｕｔ信号として出力される。

【０１９７】ここで、多数の論理回路で構成される集積
回路内等に本発明の出力回路を用いる際には、製造を容
易にするために、図３１に示したような論理回路群で構
成されるような遅延回路を利用するのが望ましい。前述
の本発明の第３の出力回路の一実施例を示す図２７のブ
ロック図では、第２の遅延回路群２３３−２〜２３３−
ｎとして図３１に示した論理回路群で構成されるような
遅延回路を利用した例を示した。

【０１９８】図３２（Ａ）、及び図３２（Ｂ）は、本発
明を構成する遅延回路の他の実施例を示す回路構成とそ
の動作を示すタイミングチャートをそれぞれ示す図であ
る。

【０１９９】図３２を参照すると、本発明を構成する遅
延回路３３の他の実施例は、規定の信号レベルに達する
までに一定の時間を必要とするようなアナログ回路（コ
ンデンサ等）３３を有して構成される。図３２において
は、図３１に示した論理回路群で構成される遅延回路３
３中にコンデンサ９３を追加接続した例を示した。コン
デンサ９３に信号電圧を与える場合、規定の信号レベル
に達するまでに一定の時間がかかるため、規定の遅延時
間ｔｄを大きくする目的のために利用できる。

【０２００】

【発明の効果】以上詳細に説明したように、本発明によ
れば下記記載の効果を奏する。

【０２０１】（１）本発明の第１の効果は、本出力回路
をバス回路の共通の信号線を駆動する出力回路として用
いる場合に、確実にバスファイトを防止できることであ
る。これにより、バスファイトによる無駄な消費電力を
削減し、素子の破壊やデータ誤りといった不具合が無く
した信頼性の高いバス回路が実現できるようになる。

【０２０２】その理由は、本発明の出力回路において
は、第１（および第２）の遅延回路の第１の規定時間
（と第２の規定時間の総和）を設定することにより、本
出力回路の出力状態のイネーブル状態からディセーブル
状態へと切り替えタイミングが、バス回路の共通の信号
線を駆動するように接続されている他の出力回路の出力
状態が次のサイクルでイネーブル状態になるまでの時間
よりも早くなるように制御するからである。

【０２０３】（２）本発明の第２の効果は、バス回路の
信号伝達遅延時間を増加させることがないことである。
これにより、確実にバスファイトを防止して、無駄な消
費電力を削減し、信頼性を高めたうえで、速度性能の改
善されたバス回路を実現できるようになる。

【０２０４】その理由は、出力手段の出力状態をディセ
ーブル状態からイネーブルヘと切り替える時のイネーブ
ルタイミングは遅延させないからである。

【０２０５】（３）本発明の第３の効果は、バス回路の
動作サイクル時間を増加させることがないことである。
これにより、確実にバスファイトを防止して、無駄な消
費電力を削減し、信頼性を高めたうえで、伝送効率性能
の改善されたバス回路を実現できるようになる。

【０２０６】その理由は、出力手段の出力状態をイネー
ブル状態からディセーブル状態へと切り替える制御を、
第２の規定時間で徐々に（または段階的に）実施する手
段を有するからである。この手段の作用によって、第２
の規定時間において、バス回路の共通の信号線上に過渡
的な負荷駆動電流が残っていても、前記のとおり出力手
段のイネーブルからディセーブルへの状態切り替えが徐
々に（または段階的に）行われるため、いわゆる切り替
えノイズの発生量を削減することができる。このことか
ら、前記第１の規定時間と第２の規定時間の総和を、バ
ス回路の共通の信号線上に生じる過渡的な負荷駆動電流
が無くなるまでの時間にほぼ等しく設定することが可能
になり、これにより、バス回路の動作サイクル時間を最
小にして伝送効率を向上することができる。

【図面の簡単な説明】

【図１】本発明の第１〜３の出力回路の一実施の形態の
概要を示すブロック図である。

【図２】本発明の第３の出力回路の一実施の形態を示す
ブロック図である。

【図３】図１の実施の形態の動作の概要を示すタイミン
グチャート図である。

【図４】図２の実施の形態の動作を示すタイミングチャ
ート図である。

【図５】本発明の第１の出力回路の一実施の形態を示す
ブロック図である。

【図６】図５の実施の形態の動作を示すタイミングチャ
ート図である。

【図７】本発明の第２の出力回路の一実施の形態を示す
ブロック図である。

【図８】図７の実施の形態の動作を示すタイミングチャ
ート図である。

【図９】本発明の第４の出力回路の一実施の形態を示す
ブロック図である。

【図１０】図９の実施の形態の動作を示すタイミングチ
ャート図である。

【図１１】本発明の第１の出力回路の一実施の形態の変
形例を示すブロック図である。

【図１２】図１１の実施の形態の動作を示すタイミング
チャート図である。

【図１３】本発明の第３の出力回路の一実施の形態の変
形例を示すブロック図である。

【図１４】図１３の実施の形態の動作を示すタイミング
チャート図である。

【図１５】本発明の第１〜３の出力回路の第２の実施の
形態の概要を示すブロック図である。

【図１６】本発明の第３の出力回路の第２の実施の形態
を示すブロック図である。

【図１７】図１６の実施の形態の動作を示すタイミング
チャート図である。

【図１８】本発明の第１の出力回路の第２の実施の形態
を示すブロック図である。

【図１９】図１８の実施の形態の動作を示すタイミング
チャート図である。

【図２０】本発明の第１〜３の出力回路の第３の実施の
形態の概要を示すブロック図である。

【図２１】本発明の第３の出力回路の第３の実施の形態
を示すブロック図である。

【図２２】図２１の実施の形態の動作を示すタイミング
チャート図である。

【図２３】本発明の第１の出力回路の第３の実施の形態
を示すブロック図である。

【図２４】図２３の実施の形態の動作を示すタイミング
チャート図である。

【図２５】本発明の第１の出力回路の一実施例を示すブ
ロック図である。

【図２６】図２５の実施例の動作を示すタイミングチャ
ート図である。

【図２７】本発明の第３の出力回路の一実施例を示すブ
ロック図である。

【図２８】図２７の実施例の動作を示すタイミングチャ
ート図である。

【図２９】本発明を構成する遅延回路の一実施例を示す
回路図とその動作を示すタイミングチャート図である。

【図３０】本発明を構成する遅延回路の他の実施例を示
す回路図とその動作を示すタイミングチャート図であ
る。

【図３１】本発明を構成する遅延回路の他の実施例を示
す回路図とその動作を示すタイミングチャート図であ
る。

【図３２】本発明を構成する遅延回路の他の実施例を示
す回路図とその動作を示すタイミングチャート図であ
る。

【図３３】従来の出力回路の実施の形態を示すブロック
図である。

【図３４】図３３の実施の形態の動作を示すタイミング
チャート図である。

【符号の説明】

６、６−２〜６−ｎ 出力手段（負論理制御入力） １３ イネーブル出力制御信号（負論理） ３０ バス制御回路 ３１ タイミング信号出力部 ３２ イネーブル制御信号 ３３、３３−２〜３３−ｎ （第１の）遅延回路 ３６、３６−２〜３６−ｎ 論理回路（ＮＡＮＤ回路） ９３ コンデンサ ９６ コンデンサ １００ 出力手段 １３０ バス制御回路 １３１ インバータ回路 １３２ イネーブル制御信号（反転） １３３ イネーブル制御信号（反転遅延） １３６、１３６−２〜１３６−ｎ 論理回路（負論理出
力） ２００ 出力手段 ２０６、２０６−２〜２０６−ｎ 出力手段（正論理制
御入力） ２１３ イネーブル出力制御信号（正論理） ２３０ バス制御回路 ２３３−２〜２３３−ｎ （第２の）遅延回路（群） ２３６、２３６−２〜２３６−ｎ 論理回路（正論理出
力） ３００ 出力手段 ３１３ Ｈｉｇｈレベル出力制御信号（負論理） ３３０ バス制御回路 ３３１ タイミング信号出力部 ３３２ 出力状態制御信号 ３３３ 出力状態制御信号（反転遅延） ３３６、３３６−２〜３３６−ｎ 論理回路（ＮＯＲ回
路） ４００ 出力手段 ４１３ Ｌｏｗレベル出力制御信号（正論理） ５００、５００−２〜５００−ｎ 出力回路 ６００ 出力信号 ９３１ 論理回路（インバータ回路） Ｐ１〜Ｐｎ Ｈｉｇｈレベル出力手段（ＰＭＯＳトラン
ジスタ） Ｎ１〜Ｎｎ Ｌｏｗレベル出力手段（ＮＭＯＳトランジ
スタ）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00 H03K 19/0175

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】バス回路の共通信号線を駆動する出力回路
   において、 イネーブル制御信号を第１の規定時間だけ遅らせる第１
   の遅延回路と、 出力状態をイネーブル状態とディセーブル状態とに制御
   可能な第１の出力手段と、 を有し、 前記第１の出力手段の出力状態を、前記イネーブル制御
   信号によってディセーブル状態からイネーブル状態へと
   切り替え、前記第１の遅延回路から出力される遅延信号
   によってイネーブル状態からディセーブル状態へと切り
   替える、ように制御し、その際、前記第１の出力手段の
   出力状態を、イネーブル状態からディセーブル状態へと
   切り替える制御を第２の規定時間で徐々に行う手段を有
   することを特徴とする出力回路。
2. 【請求項２】前記第１の出力手段が、前記第１の遅延回
   路から出力される遅延信号が入力されて第２の規定時間
   の範囲でさらに順次遅れた複数の遅延信号を出力するよ
   うに順次接続構成された第２の遅延回路群と、 各々の出力状態を前記イネーブル制御信号によってディ
   セーブル状態からイネーブル状態へと切り替え、前記順
   次遅れた複数の遅延信号の各々によってイネーブル状態
   からディセーブル状態へと切り替えるように制御される
   第２の出力手段群と、 を有し、 前記第２の出力手段群の出力端子同士を共通に接続し
   て、前記第１の出力手段の出力とするように構成し、 前記第１の出力手段の出力状態を、ディセーブル状態か
   らイネーブル状態へと切り替える際には、前記第２の出
   力手段群の各出力が同時にイネーブル状態となって同一
   信号を出力し、 一方、前記第１の出力手段の出力状態を、イネーブル状
   態からディセーブル状態へと切り替える際には、前記第
   ２の出力手段群の各出力をイネーブル状態からディセー
   ブル状態へと順次遅らせながら切り替えることによっ
   て、前記第１の出力手段の出力状態をイネーブル状態か
   らディセーブル状態へと切り替える制御を前記第２の規
   定時間で段階的に行う、 ことを特徴とする請求項１記載の出力回路。
3. 【請求項３】共通のイネーブル制御信号が入力され、出
   力端子同士を共通に接続して同一信号を出力するように
   構成されてなる、請求項１記載の出力回路を複数備え、 前記複数の出力回路のそれぞれに、 各々の遅延時間が第１の規定時間以上で、かつ第２の規
   定時間の範囲で少しずつ異なるような、請求項１記載の
   前記第１の遅延回路を有し、 前記第１の規定時間の遅延の後に、出力状態をイネーブ
   ル状態からディセーブル状態へと切り替える制御を、前
   記第２の規定時間で段階的に行う、ことを特徴とする出
   力回路。
4. 【請求項４】バス回路の共通信号線を駆動する出力回路
   において、 入力される制御信号（「イネーブル出力制御信号」とい
   う）の論理値に応じて出力状態がイネーブル状態とディ
   セーブル状態とに切替制御される出力バッファ回路と、 前記出力バッファ回路の出力状態を制御するための制御
   信号を出力するタイミング信号出力部からの前記制御信
   号を遅延させる遅延回路と、 前記タイミング信号出力部から出力される前記制御信号
   と前記遅延回路から出力される遅延信号とを入力とし、
   前記制御信号に従って前記出力バッファ回路の出力状態
   をディセーブル状態からイネーブル状態へと切り替え、
   前記遅延回路から出力される遅延信号に従って前記出力
   バッファ回路の出力状態をイネーブル状態からディセー
   ブル状態へと切り替える、ように制御する前記イネーブ
   ル出力制御信号を前記出力バッファ回路に対して出力す
   る論理ゲートと、 を備えたことを特徴とする出力回路。