TW202030982A - 用於防止偏壓溫度不穩定的電路和方法 - Google Patents

用於防止偏壓溫度不穩定的電路和方法 Download PDF

Info

Publication number
TW202030982A
TW202030982A TW108129601A TW108129601A TW202030982A TW 202030982 A TW202030982 A TW 202030982A TW 108129601 A TW108129601 A TW 108129601A TW 108129601 A TW108129601 A TW 108129601A TW 202030982 A TW202030982 A TW 202030982A
Authority
TW
Taiwan
Prior art keywords
inverter
coupled
nmos
pmos
source
Prior art date
Application number
TW108129601A
Other languages
English (en)
Other versions
TWI728430B (zh
Inventor
約書亞 帕基特
亞歷山大 泰瑟圖瑞
Original Assignee
美商高通公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商高通公司 filed Critical 美商高通公司
Publication of TW202030982A publication Critical patent/TW202030982A/zh
Application granted granted Critical
Publication of TWI728430B publication Critical patent/TWI728430B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

揭示用於平衡偏壓溫度不穩定性（BTI）的電路和方法。反相器電路包括反相器輸入節點、反相器輸出節點和至少一個平衡電晶體，該反相器輸入節點被配置為接收反相器輸入信號，其中反相器輸入節點被耦合到反相器對的閘極，其中反相器對包括反相器對n型金屬氧化物半導體（NMOS）電晶體和反相器對p型金屬氧化物半導體（PMOS）電晶體，該反相器輸出節點被配置為提供反相器輸出信號，其中反相器輸出信號是反相器輸入信號的反相，該至少一個平衡電晶體被配置為平衡在反相器對PMOS的源極、反相器對NMOS的源極或其任何組合處的電壓。

Description

用於防止偏壓溫度不穩定的電路和方法
本專利申請案主張享受2018年9月28日提出申請的、標題為「CIRCUITS AND METHODS FOR PREVENTING BIAS TEMPERATURE INSTABILITY（用於防止偏壓溫度不穩定的電路和方法）」的臨時專利申請案第62/739,116號的優先權，該專利申請案未決並且轉讓給本案的受讓人，故以引用方式將其全部內容明確地併入本文。
概括地說，本案內容的態樣係關於電路，並且更具體地，本案內容的態樣係關於防止偏壓溫度不穩定（BTI）等等。
當特定互補金屬氧化物半導體（CMOS）電晶體保持在ON位置達一長持續時間時（亦即，當跨越該特定CMOS電晶體維持高閘極-源極電壓差Vgs 時），在CMOS應用中通常會遭遇BTI。在受影響的CMOS電晶體的操作壽命期間，BTI可能導致CMOS電晶體的閥值電壓增加並且CMOS電晶體的汲極電流減小，從而負面地影響其中提供了CMOS電晶體的設備的效能。
時鐘緩衝器是可能受到BTI影響的CMOS應用的一個實例。電子設備通常產生時鐘信號，這導致顯著的功耗。為了節省功率，這些設備可能依賴於稱為「時鐘閘控」的技術來節省功率。時鐘閘控是經由關閉時鐘信號來執行的。例如，在時鐘緩衝器的情況下，時鐘信號是主要輸入。因此，若時鐘信號被設置為特定值達一長時間段，則時鐘緩衝器可能受到BTI影響。例如，時鐘緩衝器可以包括一或多個CMOS反相器對，每個CMOS反相器對包括p型金屬氧化物半導體（PMOS）和n型金屬氧化物半導體（NMOS）。若時鐘信號保持低位準達長的持續時間，則PMOS的效能（在這種場景下經歷高Vgs 差分）可能由於BTI而隨時間降低。相反，若時鐘信號保持高位準達長的持續時間，則NMOS可能降低。
受到BTI影響的CMOS應用的另一個實例是靜態隨機存取記憶體（SRAM）。在SRAM中，特定的記憶體位址可以對應於特定的字線。然而，與字線相關聯的電壓可能保持不變達長的時間段。特別是，記憶體位址很可能不經常被存取，因此在剩餘的時間內，與字線相關聯的電壓不會改變。
防止BTI降級的當前技術包括以下各項：向受影響的CMOS電晶體提供更高的電源電壓（經由增加的閥值電壓來供電並且提高汲極電流）、增加的定時邊限（以降低電路對CMOS電晶體的BTI降級的靈敏度）以及時鐘切換（以減少CMOS電晶體所經歷的在ON週期與OFF週期之間的不平衡）。然而，這些技術中的每種技術都具有嚴重的缺點。因此，需要新技術。
下文的概述只是被提供用於説明描述本案內容的各個態樣，並且只是被提供用於說明這些態樣，而而非對其進行限制。
根據本案內容的各態樣，提供了一種反相器電路。該反相器電路包括：反相器輸入節點，其被配置為接收反相器輸入信號，其中該反相器輸入節點耦合到反相器對的閘極，其中該反相器對包括反相器對NMOS和反相器對PMOS；反相器輸出節點，其被配置為提供反相器輸出信號，其中該反相器輸出信號是反相器輸入信號的反相；及至少一個平衡電晶體，其被配置為平衡在反相器對PMOS的源極、反相器對NMOS的源極或其任何組合處的電壓。
根據本案內容的其他態樣，提供了一種方法。該方法可以包括：在反相器輸入節點處接收反相器輸入信號，其中該反相器輸入節點耦合到反相器對的閘極，其中該反相器對包括反相器對NMOS和反相器對PMOS；在輸出節點處提供用於反相的單元的輸出信號，其中該輸出信號是輸入信號的反相；及平衡在反相器對PMOS的源極、反相器對NMOS的源極或其任何組合處的閘極-源極電壓差。
根據本案內容的其他態樣，提供了一種裝置。該裝置可以包括用於反相的單元。該用於反相的單元可以包括：用於接收輸入信號的單元，其中該用於接收輸入信號的單元包括耦合到反相器對的閘極的輸入節點，其中該反相器對包括反相器對NMOS和反相器對PMOS；用於在輸出節點處提供用於反相的單元的輸出信號的單元，其中該輸出信號是輸入信號的反相；用於平衡在反相器對PMOS的源極、反相器對NMOS的源極或其任何組合處的閘極-源極電壓差的單元。
如前述，當前防止BTI降級的技術包括以下各項：向受影響的CMOS電晶體提供更高的電源電壓（經由增加的閥值電壓來供電並且提高汲極電流）、增加的定時邊限（以降低電路對CMOS電晶體的BTI降級的靈敏度）以及時鐘切換（以減少CMOS電晶體所經歷的在ON週期與OFF週期之間的不平衡）。然而，這些技術中的每種技術都具有嚴重的缺點。
因此，根據本案內容的各態樣，提出了保護PMOS的反相器結構。反相器可以具有反相器對PMOS和反相器對NMOS。為了防止反相器對PMOS的BTI降級，可以提供平衡電晶體以平衡在反相器對PMOS的源極處的電壓。可以回應於在反相器結構的輸入節點（亦即，反相器對的閘極）處接收到低電壓來執行該平衡。若接收低電壓達一長持續時間，則平衡電晶體可以經由降低在反相器對PMOS的源極處的電壓，來減小與反相器對PMOS相關聯的閘極-源極電壓差Vgs 。用此方式，可以防止由於持續的低電壓而導致的反相器對PMOS的BTI降級。
根據本案內容的其他態樣，提出了一種保護NMOS的反相器結構。保護NMOS的反相器結構在一些態樣可以類似於保護PMOS的反相器結構。為了防止反相器對NMOS的BTI降級，可以提供平衡電晶體以增加在反相器對NMOS的源極處的電壓。可以回應於在反相器結構的輸入節點（亦即，反相器對的閘極）處接收到高電壓來執行該增加。若接收高電壓達一長持續時間，則平衡電晶體可以經由增加在反相器對NMOS的源極處的電壓，來減小與反相器對NMOS相關聯的閘極-源極電壓差Vgs 。用此方式，可以防止由於持續的高電壓而導致的反相器對NMOS的BTI降級。
根據本案內容的其他態樣，提出了一種混合保護PMOS/NMOS的反相器結構。混合反相器結構包括兩個平衡電晶體，其中一個平衡電晶體降低在反相器對PMOS的源極處的電壓，以及另一個平衡電晶體增加在反相器對NMOS的源極處的電壓。用此方式，可以防止由於任何持續電壓而導致的反相器對的BTI降級。
圖1根據傳統技術一般性地圖示一系列的反相器100。
該系列的反相器100包括第一反相器110、第二反相器120和第三反相器130。在該系列的反相器100之每一者反相器接收輸入，並且提供作為輸入的反相的輸出。在實例中，第一反相器110被提供有第一輸入信號x ，並且產生第一輸出信號x 。將第一輸出信號x 提供為第二反相器120的輸入，第二反相器120產生第二輸出信號x 。將第二輸出信號x 提供為第三反相器130的輸入，第三反相器130產生第三輸出信號x 。
在本案內容中，信號x 和反相信號x可以分別對應於低電壓和高電壓。例如，低電壓可以對應於「邏輯0」，並且高電壓可以對應於「邏輯1」，其是邏輯0的反相。在圖1中以及其他地方，將邏輯0圖示為接地（零電壓），並且將邏輯1圖示為等於電源電壓VDD 。然而，將要理解的是，這些僅僅是實例，並且其他適當的電壓值可以代替接地及/或VDD 。
圖1進一步圖示了第一反相器110的細節。第一反相器110可以包括反相器對NMOS Mip-n 和反相器對PMOS Mip-p 。反相器對PMOS Mip-p 的源極可以耦合到電源VDD ，以及反相器對NMOS Mip-n 的源極可以耦合到接地。反相器對NMOS Mip-n 和反相器對PMOS Mip-p 的相應汲極可以彼此耦合。
第一反相器110亦可以包括第一反相器輸入節點111和第一反相器輸出節點112。第一反相器輸入節點111可以耦合到反相器對NMOS Mip-n 和反相器對PMOS Mip-p 的相應閘極。第一反相器輸出節點112可以耦合到反相器對NMOS Mip-n 和反相器對PMOS Mip-p 的相應汲極。
在一些實現方式中，該系列的反相器100可以長時間保持在穩定狀態。如前述，當CMOS電晶體的閘極-源極電壓差Vgs 保持在穩定狀態達一長的持續時間時，電晶體的效能可能會因BTI而降低。如圖1的實例中所示，可以向第一反相器輸入節點111提供低電壓（例如，邏輯0）。因此，在反相器對PMOS Mip-p 的閘極處可以存在低電壓。然而，經由電源VDD 在反相器對PMOS Mip-p 的源極處提供高電壓（例如，邏輯1）。因此，在這種場景中，Mip-p 閘極-源極電壓差122可能是高的。若Mip-p 閘極-源極電壓差122保持高位準達一長的持續時間，則反相器對PMOS Mip-p 可能經歷BTI降級。
在圖1中圖示的場景中，低電壓亦被提供給反相器對NMOS Mip-n 的閘極。反相器對NMOS Mip-n 的源極耦合到接地，其也是低電壓。因此，在這種場景中，Mip-n 閘極-源極電壓差113可以是低的，使得不會經歷BTI降級。然而，在其他場景中，可能會經歷BTI降級。例如，若已經向第一反相器110的閘極提供了高電壓，則在反相器對NMOS Mip-n 的閘極處可能已經存在高電壓，並且在反相器對NMOS Mip-n 的源極處可能已經存在低電壓，這導致高的閘極-源極電壓差113。若Mip-n 閘極-源極電壓差113保持高達一長的持續時間，則反相器對NMOS Mip-n 可能經歷BTI降級。
在圖1中將Mip-n 閘極-源極電壓差113和Mip-p 閘極-源極電壓差122圖示為電壓表。然而，將要理解的是，在圖1和本案內容的其他地方，電壓表僅是出於說明目的來圖示的，並且實際上不包括在所圖示的電路中。
圖2根據本案內容的各態樣一般性地圖示一系列的反相器200。
該系列的反相器200在一些態樣可以類似於一系列的反相器100。例如，與一系列的反相器100類似，該系列的反相器200可以包括第一反相器210、第二反相器220和第三反相器230。第一反相器210可以具有第一反相器輸入節點211和第一反相器輸出節點212，第二反相器220可以具有第二反相器輸入節點221和第二反相器輸出節點222，以及第三反相器230可以具有第三反相器輸入節點231和第三反相器輸出節點232。在該系列的反相器200之每一者反相器可以在輸入節點處接收邏輯0或邏輯1，並且在輸出節點處產生反相。該系列的反相器200是菊輪鍊式的，使得一個反相器的輸出是下一個反相器的輸入。
第一反相器210包括反相器對PMOS Mip-p 和反相器對NMOS Mip-n ，它們在一些態樣類似於圖1中所示的反相器對PMOS Mip-p 和反相器對NMOS Mip-n 。例如，類似於圖1中所圖示的反相器對NMOS Mip-n ，圖2中所圖示的反相器對NMOS Mip-n 可以包括耦合到接地的源極、耦合到第一反相器輸出節點212的汲極、以及耦合到第一反相器輸入節點211的閘極。此外，類似於圖1中所圖示的反相器對PMOS Mip-p ，圖2中所圖示的反相器對PMOS Mip-p 可以包括耦合到第一反相器輸入節點211的閘極。
然而，與圖1中圖示的排列不同，反相器對NMOS Mip-n 被包括在第一堆疊的電晶體中，以及反相器對PMOS Mip-p 被包括在第二堆疊的電晶體中。將要理解的是，術語「第一堆疊」和「第二堆疊」並不暗示關於在製造期間的電晶體的相對排列，或者電晶體自身的實體佈置/結構的任何資訊。不如說，第一堆疊和第二堆疊是為了清楚說明而提供的示意性分類。
第一堆疊的電晶體可以包括第一堆疊輸入PMOS M11、第一堆疊回饋PMOS M12和反相器對NMOS Mip-n 。如從圖2中將理解的，第一堆疊輸入PMOS M11可以包括耦合到電源VDD 的源極、耦合到反相器的輸入的閘極、以及耦合到第一堆疊回饋PMOS M12的汲極。第一堆疊回饋PMOS M12可以包括耦合到第二反相器220的輸出（亦即，第二反相器輸出節點222）的閘極和耦合到反相器對NMOS Mip-n 的汲極。反相器對NMOS Mip-n 可以包括耦合到第一反相器210的輸出（亦即，第一反相器輸出節點212）的汲極和耦合到接地的源極。如前述，反相器對NMOS Mip-n 的閘極耦合到第一反相器輸入節點211。
電晶體的第二堆疊可以包括第一回饋PMOS M21、反相器對PMOS Mip-p 和第二回饋PMOS M23。如從圖2中將理解的，第一回饋PMOS M21可以包括耦合到電源VDD 的源極、耦合到第三反相器230的輸出（亦即，第三反相器輸出節點232）的閘極、以及耦合到反相器對PMOS Mip-p 的源極的汲極。反相器對PMOS Mip-p 可以包括耦合到第一反相器210的輸入（亦即，第一反相器輸入節點211）的閘極和耦合到第二回饋PMOS M23的汲極。第二回饋PMOS M23可以包括耦合到第三反相器230的輸出（亦即，第三反相器輸出節點232）的閘極和耦合到第一反相器210的輸出（亦即，第一反相器輸出節點212）的汲極。
除了第一堆疊的電晶體和第二堆疊的電晶體之外，第一反相器210亦可以包括平衡NMOS M31。平衡NMOS M31可以包括耦合到反相器對PMOS Mip-p 的源極的汲極、耦合到第三反相器230的第三反相器輸出節點232的閘極、以及耦合到接地的源極。
返回到圖1中的電晶體的排列，將回想到的是，當對第一反相器110的輸入維持在低電壓達一長持續時間時，與反相器對PMOS Mip-p 相關聯的Vgs 在該長持續時間內保持高位準，這導致反相器對PMOS Mip-p 的BTI降級。相比之下，並且如將在下面更詳細論述的，圖2中圖示的電晶體的排列對回應於在第一反相器210的第一反相器輸入節點211處接收的低電壓，來降低在反相器對PMOS Mip-p 的源極處的電壓起作用，從而平衡在閘極和源極處的電壓。因此，當在圖2中所圖示的排列中提供時，反相器對PMOS Mip-p 較少受到BTI降級的影響。
圖3一般性地圖示當在第一反相器210的第一反相器輸入節點211處被提供由低電壓（表示為「0」）時，圖2的一系列的反相器200。
當向第一反相器輸入節點211提供邏輯0時，第一堆疊輸入PMOS M11和反相器對PMOS Mip-p 導通（ON），而反相器對NMOS Mip-n 關斷（OFF）。在本案內容中，導通的電晶體用實線圖示，而關斷的電晶體用虛線圖示。因此，在圖3中，第一堆疊輸入PMOS M11和第一堆疊回饋PMOS M12用實線圖示，而反相器對NMOS Mip-n 用虛線圖示。
因為反相器對NMOS Mip-n 關斷，所以第一反相器輸出節點212沒有到接地的路徑。然而，第一堆疊輸入PMOS M11和第一堆疊回饋PMOS M12導通。第一堆疊輸入PMOS M11是導通的，這是因為其閘極耦合到第一反相器輸入節點211，並且第一堆疊回饋PMOS M12被導通，這是因為其閘極耦合到第二反相器220的第二反相器輸出節點222。因此，第一反相器輸出節點212將具有經由第一堆疊輸入PMOS M11和第一堆疊回饋PMOS M12到電源VDD 的路徑，但是不具有到接地的路徑。因此，第一反相器210回應於在第一反相器輸入節點211處已經提供有邏輯0，來在第一反相器輸出節點212處產生邏輯1。將邏輯1提供給第二反相器220的第二反相器輸入節點221，如圖4中所圖示的。
如前述，反相器對PMOS Mip-p 的閘極耦合到第一反相器輸入節點211。因為已經向第一反相器輸入節點211提供了邏輯0，所以反相器對PMOS Mip-p 被導通。然而，第一回饋PMOS M21和第二回饋PMOS M23被關斷，這是因為其各自的閘極耦合到第三反相器230的第三反相器輸出節點232。作為結果，反相器對PMOS Mip-p 的源極不具有到電源VDD 的路徑。
此外，平衡NMOS M31（其亦具有耦合到第三反相器230的第三反相器輸出節點232的閘極）被導通。作為結果，反相器對PMOS Mip-p 的源極具有經由平衡NMOS M31到接地的路徑。因此，反相器對PMOS Mip-p 的閘極和源極兩者都處於邏輯0，並且與反相器對PMOS Mip-p 相關聯的閘極-源極電壓差Vgs 是低的。作為結果，第一反相器210是「保護PMOS的」，這是因為電晶體的排列保護反相器對PMOS Mip-p 免受BTI降級。
圖4一般性地圖示當在第一反相器210的第一反相器輸入節點211處被提供由高電壓時，圖2的相同系列的反相器200。
當向第一反相器輸入節點211提供邏輯1時，第一堆疊輸入PMOS M11和反相器對PMOS Mip-p 被關斷，而反相器對NMOS Mip-n 被導通。因為反相器對NMOS Mip-n 被導通，所以第一反相器輸出節點212具有到接地的路徑。
第一堆疊輸入PMOS M11和第一堆疊回饋PMOS M12被關斷。第一堆疊回饋PMOS M12被關斷，這是因為其閘極耦合到第二反相器220的第二反相器輸出節點222。總的來說，第一反相器輸出節點212將具有經由Mip-p 到接地的路徑，但是不具有到電源VDD 的路徑。因此，第一反相器210回應於已經在第一反相器輸入節點211處提供了邏輯1，來在第一反相器輸出節點212處產生邏輯0。將邏輯0提供給第二反相器220的第二反相器輸入節點221，如圖4中所圖示的。
如前述，反相器對PMOS Mip-p 的閘極耦合到第一反相器輸入節點211。因為已經向第一反相器輸入節點211提供了邏輯1，所以反相器對PMOS Mip-p 被關斷。此外，第一回饋PMOS M21被導通，這是因為其閘極耦合到第三反相器230的第三反相器輸出節點232。作為結果，反相器對PMOS Mip-p 的源極具有到電源VDD 的路徑。具有耦合到第三反相器230的第三反相器輸出節點232的閘極的平衡NMOS M31被關斷。作為結果，反相器對PMOS Mip-p 的源極不具有經由平衡NMOS M31到接地的路徑。因此，反相器對PMOS Mip-p 的閘極和源極兩者都處於邏輯1，並且與反相器對PMOS Mip-p 相關聯的閘極-源極電壓差Vgs 是低的。如將從圖3-圖4中理解的，無論反相器輸入是否維持在邏輯0或邏輯1達一長持續時間，第一反相器210都是保護PMOS的。
圖5根據本案內容的各態樣一般性地圖示另一系列的反相器500。
與一系列的反相器200類似，一系列的反相器500可以在一些態樣類似於一系列的反相器100。具體而言，該系列的反相器500可以包括第一反相器510、第二反相器520和第三反相器530。第一反相器510可以具有第一反相器輸入節點511和第一反相器輸出節點512，第二反相器520可以具有第二反相器輸入節點521和第二反相器輸出節點522，以及第三反相器530可以具有第三反相器輸入節點531和第三反相器輸出節點532。一系列的反相器500之每一者反相器可以在輸入節點處接收邏輯0或邏輯1，並且在輸出節點產生反相。一系列的反相器500是菊輪鍊式的，使得一個反相器的輸出是下一個反相器的輸入。
第一反相器510包括反相器對PMOS Mip-p 和反相器對NMOS Mip-n ，它們在一些態樣類似於圖1中所圖示的反相器對PMOS Mip-p 和反相器對NMOS Mip-n 。例如，類似於圖1中所圖示的反相器對PMOS Mip-p ，在圖5中所圖示的反相器對PMOS Mip-p 可以包括耦合到電源VDD 的源極、耦合到第一反相器輸出節點512的汲極、以及耦合到第一反相器輸入節點511的閘極。此外，類似於圖1中所圖示的反相器對NMOS Mip-n ，在圖5中所圖示的反相器對PMOS Mip-p 可以包括耦合到第一反相器輸入節點511的閘極。
然而，與圖1中圖示的排列不同，反相器對PMOS Mip-p 被包括在第一堆疊的電晶體中，以及反相器對NMOS Mip-n 被包括在第二堆疊的電晶體中。如前述，將要理解的是，術語「第一堆疊」和「第二堆疊」並不暗示關於在製造期間電晶體的相對排列或者電晶體自身的實體結構/排列的任何資訊。
第一堆疊的電晶體可以包括反相器對PMOS Mip-p 、第一堆疊回饋NMOS M42和第一堆疊輸入NMOS M43。反相器對PMOS Mip-p 可以包括耦合到電源VDD 的源極和耦合到第一堆疊回饋NMOS M42的汲極。如前述，反相器對PMOS Mip-p 的閘極耦合到第一反相器輸入節點511。第一堆疊回饋NMOS M42可以包括耦合到第二反相器520的輸出（亦即，第二反相器輸出節點522）的閘極以及耦合到第一堆疊輸入NMOS M43的源極。第一堆疊輸入NMOS M43可以包括耦合到第一反相器510的第一反相器輸入節點511的閘極以及耦合到接地的源極。
第二堆疊的電晶體可以包括第一回饋NMOS M51、反相器對NMOS Mip-n 和第二回饋NMOS M53。第一回饋NMOS M51可以包括耦合到電源VDD 的汲極、耦合到第三反相器530的第三反相器輸出節點532的閘極、以及耦合到反相器對NMOS Mip-n 的汲極的源極。反相器對NMOS Mip-n 可以包括耦合到第一反相器510的輸入（亦即，第一反相器輸入節點511）的閘極和耦合到第二回饋NMOS M53的源極。第二回饋NMOS M53可以包括耦合到第三反相器530的輸出（亦即，第三反相器輸出節點532）的閘極和耦合到接地的源極。
除了第一堆疊的電晶體和第二堆疊的電晶體之外，第一反相器510亦可以包括平衡PMOS M61。平衡PMOS M61可以是PMOS。平衡PMOS M61可以包括耦合到反相器對NMOS Mip-n 的源極的汲極、耦合到第三反相器530的第三反相器輸出節點532的閘極、以及耦合到電源VDD 的汲極。
返回到圖1中的電晶體的排列，將回想到的是，當對第一反相器110的輸入維持在高電壓達一長持續時間時，與反相器對NMOS Mip-n 相關聯的電壓Vgs 亦在該長持續時間內保持為高的，這導致反相器對NMOS Mip-n 的BTI降級。相比之下，圖5中圖示的電晶體的排列對回應於在第一反相器510的第一反相器輸入節點511處接收的高電壓，來增加在反相器對NMOS Mip-n 的源極處的電壓起作用。因此，當在圖5中所圖示的排列中被提供時，反相器對NMOS Mip-n 較少受到BTI降級的影響。
在一些實現方式中，時鐘緩衝器可以由圖1中所圖示的第一反相器110、圖2中所圖示的第一反相器210及/或圖5中所圖示的第一反相器510的某種組合形成。時鐘緩衝器通常可以接收振盪時鐘信號（亦即，邏輯0後接著是邏輯1、接著是邏輯0、接著是邏輯1、依此類推）。然而，當時鐘實現例如，時鐘閘控技術時，時鐘緩衝器可能遭受長持續時間的持續的邏輯0。若時鐘緩衝器完全由類似於圖1中所圖示的第一反相器110的反相器組成，則暴露於邏輯0的每個反相器（亦即，第一、第三、第五等）可能冒著反相器對PMOS Mip-p 的BTI降級的風險。因此，設計人員可以使用類似於圖2中所圖示的第一反相器210的反相器，來代替第一反相器、第三反相器、第五反相器等。
亦將理解的是，在上面所描述的時鐘閘控場景中，第二反相器、第四反相器、第六反相器等可能各自遭受長持續時間的持續的邏輯1。如前述，若類似於圖1中所圖示的第一反相器110的傳統反相器遭受邏輯1達一長持續時間，則反相器對NMOS Mip-n 可能冒著BTI降級的風險。因此，設計人員可以使用類似於圖5中所圖示的第一反相器510的反相器，來代替第二反相器、第四反相器、第六反相器等。
本發明所屬領域中具有通常知識者將理解的是，若時鐘緩衝器被設計為具有反相器序列（其完全由類似於第一反相器210的奇數反相器和類似於第一反相器510的偶數反相器組成），則在該時鐘緩衝器之每一者反相器由於長時間的為邏輯0的輸入，而可能冒著BTI降級的風險。
圖6根據本案內容的各態樣一般性地圖示另一系列的反相器600。
如前述，一系列的反相器200和一系列的反相器500包括分別防止反相器對PMOS Mip-p 和反相器對NMOS Mip-n 經歷高的閘極-源極電壓差Vgs 的電晶體排列。如下面將更詳細論述的，該系列的反相器600包括防止在反相器對PMOS Mip-p 和反相器對NMOS Mip-n 兩者處的高閘極-源極電壓差的電晶體排列。
該系列的反相器600包括第一反相器610、第二反相器620和第三反相器630。第一反相器610可以具有第一反相器輸入節點611和第一反相器輸出節點612，第二反相器620可以具有第二反相器輸入節點621和第二反相器輸出節點622，以及第三反相器630可以具有第三反相器輸入節點631和第三反相器輸出節點632。在圖6中，詳細地圖示了第一反相器610。類似於圖2和圖5中所圖示的排列，第一反相器610中的某些電晶體可以排列在第一堆疊和第二堆疊中。此外，第一反相器610包括反相器對PMOS Mip-p 和反相器對NMOS Mip-n ，這二者都具有耦合到第一反相器輸入節點611的閘極。
第一堆疊包括第一堆疊輸入PMOS M11、第一堆疊回饋PMOS M12、第一堆疊回饋NMOS M42和第一堆疊輸入NMOS M43。第一反相器輸入節點611可以耦合到第一堆疊輸入PMOS M11和第一堆疊輸入NMOS M43的閘極。第一堆疊輸入PMOS M11可以具有耦合到電源VDD 的源極和耦合到第一堆疊回饋PMOS M12的汲極。第一堆疊回饋PMOS M12可以具有耦合到第一反相器輸出節點612的汲極。第一堆疊回饋NMOS M42可以具有耦合到第一反相器輸出節點612的汲極和耦合到第一堆疊輸入NMOS M43的源極。第一堆疊輸入NMOS M43可以具有耦合到接地的源極。
第二堆疊包括第一回饋PMOS M21、反相器對PMOS Mip-p 、第二回饋PMOS M23、第一回饋NMOS M51、反相器對NMOS Mip-n 和第二回饋NMOS M53。如前述，第一反相器輸入節點611耦合到反相器對PMOS Mip-p 和反相器對NMOS Mip-n 的閘極。第一回饋PMOS M21具有耦合到電源VDD 的源極、耦合到第三反相器630的第三反相器輸入節點631的閘極、以及耦合到反相器對PMOS Mip-p 的汲極。反相器對PMOS Mip-p 具有耦合到第二回饋PMOS M23的汲極。第二回饋PMOS M23具有耦合到第一反相器輸出節點612的汲極。第一回饋NMOS M51具有耦合到第一反相器輸出節點612的汲極和耦合到反相器對NMOS Mip-n 的源極。反相器對NMOS Mip-n 具有耦合到第二回饋NMOS M53的汲極的源極。第二回饋NMOS M53具有耦合到接地的源極。
類似於圖2中所圖示的第一反相器210，第一反相器610包括平衡NMOS M31，其具有耦合到接地的源極。類似於圖5中所圖示的第一反相器510，第一反相器610包括平衡PMOS M61，其具有耦合到電源VDD 的源極。平衡NMOS M31具有耦合到反相器對PMOS Mip-p的源極的汲極，以及平衡PMOS M61具有耦合到反相器對NMOS Mip-n 的源極的汲極。平衡NMOS M31和平衡PMOS M61的閘極耦合到第三反相器630的第三反相器輸出節點632。
根據本案內容的各態樣，來自一系列的反相器200、一系列的反相器500及/或一系列的反相器600的一或多個反相器可以被提供在從包括以下各項的組中選擇的設備中：機上盒、音樂播放機、視訊播放機、娛樂單元、導航設備、個人數位助理（PDA）、固定位置資料單元、電腦、膝上型電腦、平板設備、通訊設備和行動電話。
圖7根據本案內容的各態樣，一般性地圖示操作在圖2、圖5和圖6中的一或多個圖中所圖示的一系列的反相器的方法700。
在710處，方法700在反相器輸入節點處接收反相器輸入信號，其中反相器輸入節點耦合到反相器對的閘極，其中反相器對包括反相器對NMOS和反相器對PMOS。在710處進行的接收可以是由例如，第一反相器210、第一反相器510及/或第一反相器610來執行的。因此，第一反相器210、第一反相器510及/或第一反相器610可以構成用於接收輸入信號的單元。反相器輸入節點可以類似於第一反相器輸入節點211、第一反相器輸入節點511及/或第一反相器輸入節點611。反相器對NMOS和反相器對PMOS可以分別類似於圖2、圖5和圖6中所圖示的反相器對NMOS Mip-n 和反相器對PMOS Mip-p 。
在720處，方法700在反相器輸出節點處提供反相器輸出信號，其中反相器輸出信號是在710處接收的反相器輸入信號的反相。在720處進行的提供可以是由例如，第一反相器210、第一反相器510及/或第一反相器610來執行的。因此，第一反相器210、第一反相器510及/或第一反相器610可以構成用於提供輸出信號的單元。反相器輸出節點可以類似於第一反相器輸出節點212、第一反相器輸出節點512及/或第一反相器輸出節點612。
在730處，方法700可選地將反相器輸出信號提供給第二反相器的第二反相器輸入節點。在730處進行的可選的提供可以是由例如，第一反相器210、第一反相器510及/或第一反相器610來執行的。因此，第一反相器210、第一反相器510及/或第一反相器610可以構成用於向用於反相的第二單元提供輸出信號的單元。第二反相器可以類似於第二反相器220、第二反相器520及/或第二反相器620中的任何一者。
在740處，方法700可選地在第二反相器的第二反相器輸出節點處，將第二反相器輸出信號提供給第三反相器的第三輸入節點。在740處進行的可選的提供可以是由例如，第二反相器220、第二反相器520及/或第二反相器620來執行的。因此，第二反相器220、第二反相器520及/或第二反相器620可以構成用於產生第二輸出信號的單元，其中第二輸出信號是由用於反相的單元提供的輸出信號的反相。此外，第二反相器220、第二反相器520及/或第二反相器620亦可以構成用於向用於反相的第三單元提供第二輸出信號的單元。第三反相器可以類似於第三反相器230、第三反相器530及/或第三反相器630中的任何一者。
在750處，方法700可選地在第三反相器的第三反相器輸出節點處提供第三反相器輸出信號。在750處進行的可選的提供可以是由例如，第三反相器230、第三反相器530及/或第三反相器630來執行的。因此，第三反相器230、第三反相器530及/或第三反相器630可以構成用於產生第三輸出信號的單元，其中第三輸出信號是由用於反相的第二單元提供的第二輸出信號的反相。
在760處，方法700利用至少一個平衡電晶體，來平衡在反相器對PMOS Mip-p 的源極、反相器對NMOS Mip-n 的源極或其任何組合處的電壓。在760處進行的平衡可以是由例如，平衡NMOS M31及/或平衡PMOS M61來執行的。具體而言，在反相器對PMOS Mip-p 及/或反相器對NMOS Mip-n 的源極處的電壓可以是利用在其閘極處的互補電壓來平衡的。作為結果，與反相器對PMOS Mip-p 及/或反相器對NMOS Mip-n 相關聯的閘極-源極電壓差Vgs 將降低。因此，至少一個平衡電晶體可以構成用於平衡在反相器對PMOS的源極、反相器對NMOS的源極或其任何組合處的閘極-源極電壓差Vgs 的單元。
在一些實現方式中，用於平衡閘極-源極電壓差的單元可以是由類似於平衡NMOS M31的平衡NMOS來構成的。具體而言，平衡NMOS可以包括耦合到反相器對PMOS的源極的汲極、耦合到接地的源極、以及耦合到第三反相器輸出節點的閘極，其中平衡NMOS被配置為回應於在反相器輸入節點處接收到低電壓，來降低在反相器對PMOS的源極處的電壓。
在其他實現方式中，用於平衡閘極-源極電壓差的單元可以是由類似於平衡PMOS M61的平衡PMOS構成的。具體而言，平衡PMOS可以包括耦合到反相器對NMOS的源極的汲極、耦合到電源的源極、以及耦合到第三反相器輸出節點的閘極，其中平衡PMOS被配置為回應於在反相器輸入節點處接收到高電壓，來增加在反相器對NMOS的源極處的電壓。
在其他實現方式中，用於平衡閘極-源極電壓差的單元可以是由類似於平衡NMOS M31的平衡NMOS和類似於平衡PMOS M61的平衡PMOS構成的。
本文使用的術語僅僅用於描述特定的實施例的目的，並且不對本文揭示的任何實施例進行限制。如本文所使用的，單數形式的「一（a）」、「一個（an）」和「該」亦意欲包括複數形式，除非上下文明確地指出其他情況。亦將理解的是，當本文使用術語「包括（comprises）」、「包括（comprising）」、「包含（includes）」及/或「包含（including）」時，其指示存在所陳述的特徵、整數、步驟、操作、元素及/或部件，但是不排除一或多個其他特徵、整數、步驟、操作、元素、部件及/或其組合的存在或者增加。類似地，如本文所使用的短語「基於」不一定排除其他因素的影響，並且應當在所有情況下被解釋為「至少部分地基於」而不是例如「僅基於」。此外，在電氣環境中的短語「耦合到」涵蓋用於將電信號從第一節點傳遞到第二節點的任何適當的方法。這樣，「耦合到」可以涵蓋「直接耦合到」（例如，經由諸如利用銅線、焊球等的直接導電連接）以及「間接耦合到」（例如，具有在其間的一或多個中間結構，諸如開關、緩衝器、濾波器等）。亦將理解的是，諸如「頂部」和「底部」、「左」和「右」、「垂直」和「水平」等的術語是相對於彼此嚴格使用的相對術語，並且不表達或暗示關於重力、用於製造本文所描述的部件的製造設備、或者本文所描述的部件耦合到、安裝到的某種其他設備等的任何關係。應當理解的是，使用諸如「第一」、「第二」等的指定對本文元素的任何引用，通常不限制這些元素的數量或順序。不如說，在本文中將這些指定用作在兩個或更多元素或者元素的實例之間進行區分的便利方法。因此，對於第一元素和第二元素的引用並不暗示僅存在兩個元素，並且亦不暗示第一元素必須以某種方式排在第二元素之前。此外，除非另外說明，否則元素集合可以包括一或多個元素。另外，在說明書或請求項中使用的「A、B或C中的至少一個」或「A、B或C中的一或多個」或「包括A、B和C的組中的至少一個」形式的術語，意味著「A或B或C或者這些元素的任意組合」。
因此，將被理解的是，例如，裝置或者裝置的任何部件可以被配置為（或者使得可操作為或適用於）提供如本文所教導的功能。例如，這可以經由以下方式來實現：經由製造（例如，製作）裝置或部件，以使其將提供功能；經由對裝置或部件進行程式設計，以使其將提供功能；或者經由使用某種其他適當的實現技術。作為一個實例，積體電路可以被製造為提供必需的功能。作為另一個實例，積體電路可以被製造為支援必需的功能，並且隨後被配置（例如，經由程式設計）為提供必需的功能。作為再一個實例，處理器電路可以執行代碼以提供必需的功能。
儘管上述揭示內容圖示各種說明性的態樣，但是應當注意的是，在不脫離如所附請求項定義的本發明的保護範疇的基礎上，可以對所示出的實例做出各種改變和修改。本案內容不意欲只是限於所具體示出的實例。例如，除非另外說明，否則根據本文所描述的本案內容的態樣的方法請求項的功能、步驟及/或動作，不需要以任何特定的順序來執行。此外，儘管可以用單數形式描述或要求保護了某些態樣，但除非明確說明了限於單數，否則複數形式是可以被預期的。
100:反相器 110:第一反相器 111:第二反相器 112:第三反相器 113:閘極-源極電壓差 120:第二反相器 122:閘極-源極電壓差 130:第三反相器 200:反相器 210:第一反相器 211:第一反相器輸入節點 212,:第一反相器輸出節點 220:第二反相器 221:第二反相器輸入節點 222:第二反相器輸出節點 230:第三反相器 231:第三反相器輸入節點 232:第三反相器輸出節點 500:反相器 510:第一反相器 511:第一反相器輸入節點 512:第一反相器輸出節點 520:第二反相器 521:第二反相器輸入節點 522:第二反相器輸出節點 530:第三反相器 531:第三反相器輸入節點 532:第三反相器輸出節點 600:反相器 610:第一反相器 611:第一反相器輸入節點 612:第一反相器輸出節點 620:第二反相器 621:第二反相器輸入節點 622:第二反相器輸出節點 630:第三反相器 631:第三反相器輸入節點 632:第三反相器輸出節點 700:方法 710:方塊 720:方塊 730:方塊 740:方塊 750:方塊 760:方塊
提供附圖以説明描述本案內容的各個態樣，並且附圖只提供用於說明這些態樣，並且不對其進行限制。
圖1根據傳統技術一般性地圖示一系列的反相器。
圖2根據本案內容的各態樣一般性地圖示一系列的反相器。
圖3一般性地圖示在輸入端處提供有低電壓時的圖2的一系列的反相器。
圖4一般性地圖示在輸入端處提供有高電壓時的圖2的一系列的反相器。
圖5根據本案內容的各態樣一般性地圖示另一系列的反相器。
圖6根據本案內容的各態樣一般性地圖示另一系列的反相器。
圖7根據本案內容的各態樣一般性地圖示操作在圖2、圖5和圖6中的一或多個圖中所圖示的一系列的反相器的方法。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序註記) 無
200:反相器
210:第一反相器
211:第一反相器輸入節點
212:第一反相器輸出節點
220:第二反相器
221:第二反相器輸入節點
222:第二反相器輸出節點
230:第三反相器
231:第三反相器輸入節點
232:第三反相器輸出節點

Claims (30)

  1. 一種反相器電路，包括： 一反相器輸入節點，其被配置為接收一反相器輸入信號，其中該反相器輸入節點被耦合到一反相器對的一閘極，其中該反相器對包括一反相器對n型金屬氧化物半導體（NMOS）電晶體和一反相器對p型金屬氧化物半導體（PMOS）電晶體； 一反相器輸出節點，其被配置為提供一反相器輸出信號，其中該反相器輸出信號是該反相器輸入信號的一反相；及 至少一個平衡電晶體，其被配置為平衡在該反相器對PMOS的一源極、該反相器對NMOS的一源極或其任何組合處的一電壓。
  2. 根據請求項1之反相器電路，其中： 該反相器輸出節點被配置為將該反相器輸出信號提供給一第二反相器的一第二反相器輸入節點； 該第二反相器被配置為在一第二反相器輸出節點處，將一第二反相器輸出信號提供給一第三反相器的一第三反相器輸入節點；及 該第三反相器被配置為在一第三反相器輸出節點處，提供一第三反相器輸出信號。
  3. 根據請求項2之反相器電路，其中該反相器輸出節點被耦合到該反相器對NMOS的一汲極，並且該至少一個平衡電晶體包括一平衡NMOS，該平衡NMOS包括： 耦合到該反相器對PMOS的一源極的一汲極； 耦合到接地的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡NMOS被配置為回應於在該反相器輸入節點處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓。
  4. 根據請求項3之反相器電路，亦包括一第一堆疊，該第一堆疊包括一第一堆疊輸入PMOS、一第一堆疊回饋PMOS和該反相器對NMOS，其中： 該第一堆疊輸入PMOS包括耦合到一電源的一源極、耦合到該第一堆疊回饋PMOS的一源極的一汲極、以及耦合到該反相器輸入節點的一閘極；及 該第一堆疊回饋PMOS包括耦合到該反相器對NMOS的一汲極的一汲極和耦合到該第二反相器輸出信號的一閘極。
  5. 根據請求項3之反相器電路，亦包括一第二堆疊，該第二堆疊包括一第一回饋PMOS、該反相器對PMOS和一第二回饋PMOS，其中： 該第一回饋PMOS包括耦合到一電源的一源極、耦合到該反相器對PMOS的該源極的一汲極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋PMOS包括耦合到該反相器對PMOS的該汲極的一源極、耦合到該反相器輸出節點的一汲極、以及耦合到該第三反相器輸出節點的一閘極。
  6. 根據請求項2之反相器電路，其中該反相器輸出節點被耦合到該反相器對PMOS的一汲極，並且該至少一個平衡電晶體包括平衡PMOS，該平衡PMOS包括： 耦合到該反相器對NMOS的一源極的一汲極； 耦合到一電源的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡PMOS被配置為回應於在該反相器輸入節點處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  7. 根據請求項6之反相器電路，亦包括一第一堆疊，該第一堆疊包括該反相器對PMOS、一第一堆疊回饋NMOS和一第一堆疊輸入NMOS，其中： 該第一堆疊回饋NMOS包括耦合到該反相器對PMOS的該汲極的一汲極、耦合到該第一堆疊輸入NMOS的一汲極的一源極、以及耦合到該第二反相器輸出信號的一閘極；及 該第一堆疊輸入NMOS包括耦合到接地的一源極和耦合到該反相器輸入節點的一閘極。
  8. 根據請求項6之反相器電路，亦包括一第二堆疊，該第二堆疊包括一第一回饋NMOS、該反相器對NMOS和一第二回饋NMOS，其中： 該第一回饋NMOS包括耦合到一電源的一汲極、耦合到該反相器對NMOS的一汲極的一源極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋NMOS包括耦合到該反相器對NMOS的一源極的一汲極、耦合到接地的一源極、以及耦合到該第三反相器輸出節點的一閘極。
  9. 根據請求項2之反相器電路，其中該至少一個平衡電晶體包括： 一平衡NMOS，其包括： 耦合到該反相器對PMOS的該源極的一汲極； 耦合到接地的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡NMOS被配置為回應於在該反相器輸入節點處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓；及 一平衡PMOS，其包括： 耦合到該反相器對NMOS的該源極的一汲極； 耦合到一電源的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡PMOS被配置為回應於在該反相器輸入節點處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  10. 根據請求項9之反相器電路，亦包括一第一堆疊，該第一堆疊包括一第一堆疊輸入PMOS、一第一堆疊回饋PMOS、一第一堆疊回饋NMOS和一第一堆疊輸入NMOS，其中： 該第一堆疊輸入PMOS包括耦合到一電源的一源極、耦合到該第一堆疊回饋PMOS的一源極的一汲極、以及耦合到該反相器輸入節點的一閘極； 該第一堆疊回饋PMOS包括耦合到該第一堆疊回饋NMOS的一汲極的一汲極和耦合到該第二反相器輸出節點的一閘極； 該第一堆疊回饋NMOS的該汲極亦被耦合到該反相器輸出節點，並且該第一堆疊回饋NMOS亦包括耦合到該第一堆疊輸入NMOS的一汲極的一源極和耦合到該第二反相器輸出節點的一閘極；及 該第一堆疊輸入NMOS包括耦合到接地的一源極和耦合到該反相器輸入節點的一閘極。
  11. 根據請求項9之反相器電路，亦包括一第二堆疊，該第二堆疊包括一第一回饋PMOS、該反相器對PMOS、一第二回饋PMOS、一第一回饋NMOS、該反相器對NMOS和一第二回饋NMOS，其中： 該第一回饋PMOS包括耦合到一電源的一源極、耦合到該反相器對PMOS的一汲極、以及耦合到該第三反相器輸出節點的一閘極； 該第二回饋PMOS包括耦合到該反相器對PMOS的一汲極的一源極、耦合到該第一回饋NMOS的一汲極、以及耦合到該第三反相器輸出節點的一閘極； 該第一回饋NMOS的該汲極亦被耦合到該反相器輸出節點，並且該第一回饋NMOS亦包括進一步耦合到該反相器輸出節點的一汲極、耦合到該反相器對NMOS的該汲極的一源極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋NMOS包括耦合到該反相器對NMOS的該源極的一汲極、耦合到接地的一源極、以及耦合到該第三反相器輸出節點的一閘極。
  12. 根據請求項1之反相器電路，其中該反相器電路是在從包括以下各項的一組中選擇的一設備中提供的：一機上盒、一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一個人數位助理（PDA）、一固定位置資料單元、一電腦、一膝上型電腦、一平板設備、一通訊設備和一行動電話。
  13. 一種方法，包括以下步驟： 在一反相器輸入節點處接收一反相器輸入信號，其中該反相器輸入節點被耦合到一反相器對的閘極，其中該反相器對包括一反相器對n型金屬氧化物半導體（NMOS）電晶體和一反相器對p型金屬氧化物半導體（PMOS）電晶體； 在一反相器輸出節點處提供一反相器輸出信號，其中該反相器輸出信號是該反相器輸入信號的一反相；及 利用至少一個平衡電晶體，來平衡在該反相器對PMOS的一源極、該反相器對NMOS的一源極或其任何組合處的一電壓。
  14. 根據請求項13之方法，亦包括以下步驟： 將該反相器輸出信號提供給一第二反相器的一第二反相器輸入節點； 在該第二反相器的一第二反相器輸出節點處，將一第二反相器輸出信號提供給一第三反相器的一第三反相器輸入節點；及 在該第三反相器的一第三反相器輸出節點處，提供一第三反相器輸出信號。
  15. 根據請求項14之方法，其中該反相器輸出節點被耦合到該反相器對NMOS的一汲極，並且該至少一個平衡電晶體包括一平衡NMOS，該平衡NMOS包括： 耦合到該反相器對PMOS的一源極的一汲極； 耦合到接地的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡NMOS被配置為回應於在該反相器輸入節點處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓。
  16. 根據請求項15之方法，其中該反相器對NMOS是在一第一堆疊中提供的，該第一堆疊包括一第一堆疊輸入PMOS和一第一堆疊回饋PMOS，其中： 該第一堆疊輸入PMOS包括耦合到一電源的一源極、耦合到該第一堆疊回饋PMOS的一源極的一汲極、以及耦合到該反相器輸入節點的一閘極；及 該第一堆疊回饋PMOS包括耦合到該反相器對NMOS的一汲極的一汲極和耦合到該第二反相器輸出信號的一閘極。
  17. 根據請求項15之方法，該反相器對PMOS是在一第二堆疊中提供的，該第二堆疊包括一第一回饋PMOS和一第二回饋PMOS，其中： 該第一回饋PMOS包括耦合到一電源的一源極、耦合到該反相器對PMOS的該源極的一汲極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋PMOS包括耦合到該反相器對PMOS的該汲極的一源極、耦合到該反相器輸出節點的一汲極、以及耦合到該第三反相器輸出節點的一閘極。
  18. 根據請求項14之方法，其中該反相器輸出節點被耦合到該反相器對PMOS的一汲極，並且該至少一個平衡電晶體包括一平衡PMOS，該平衡PMOS包括： 耦合到該反相器對NMOS的一源極的一汲極； 耦合到一電源的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡PMOS被配置為回應於在該反相器輸入節點處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  19. 根據請求項18之方法，其中該反相器對PMOS被包括在一第一堆疊中，該第一堆疊亦包括一第一堆疊回饋NMOS和一第一堆疊輸入NMOS，其中： 該第一堆疊回饋NMOS包括耦合到該反相器對PMOS的該汲極的一汲極、耦合到該第一堆疊輸入NMOS的一汲極的一源極、以及耦合到該第二反相器輸出信號的一閘極；及 該第一堆疊輸入NMOS包括耦合到接地的一源極和耦合到該反相器輸入節點的一閘極。
  20. 根據請求項18之方法，其中該反相器對NMOS被包括在一第二堆疊中，該第二堆疊亦包括一第一回饋NMOS和一第二回饋NMOS，其中： 該第一回饋NMOS包括耦合到一電源的一汲極、耦合到該反相器對NMOS的一汲極的一源極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋NMOS包括耦合到該反相器對NMOS的一源極的一汲極、耦合到接地的一源極、以及耦合到該第三反相器輸出節點的一閘極。
  21. 根據請求項14之方法，其中該至少一個平衡電晶體包括： 一平衡NMOS，其包括： 耦合到該反相器對PMOS的一源極的一汲極； 耦合到接地的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡NMOS被配置為回應於在該反相器輸入節點處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓；及 一平衡PMOS，其包括： 耦合到該反相器對NMOS的一源極的一汲極； 耦合到一電源的一源極；及 耦合到該第三反相器輸出節點的一閘極，其中該平衡PMOS被配置為回應於在該反相器輸入節點處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  22. 根據請求項21之方法，亦包括以下步驟：在一第一堆疊處接收該反相器輸入信號，該第一堆疊包括一第一堆疊輸入PMOS、一第一堆疊回饋PMOS、一第一堆疊回饋NMOS和一第一堆疊輸入NMOS，其中： 該第一堆疊輸入PMOS包括耦合到一電源的一源極、耦合到該第一堆疊回饋PMOS的一源極的一汲極、以及耦合到該反相器輸入節點的一閘極； 該第一堆疊回饋PMOS包括耦合到該第一堆疊回饋NMOS的一汲極的一汲極和耦合到該第二反相器輸出節點的一閘極； 該第一堆疊回饋NMOS的該汲極亦耦合到該反相器輸出節點，並且該第一堆疊回饋NMOS亦包括耦合到該第一堆疊輸入NMOS的一汲極的一源極和耦合到該第二反相器輸出節點的一閘極；及 該第一堆疊輸入NMOS包括耦合到接地的一源極和耦合到該反相器輸入節點的一閘極。
  23. 根據請求項21之方法，其中該反相器對PMOS和該反相器對NMOS被包括在一第二堆疊中，該第二堆疊亦包括一第一回饋PMOS、一第二回饋PMOS、一第一回饋NMOS和一第二回饋NMOS，其中： 該第一回饋PMOS包括耦合到一電源的一源極、耦合到該反相器對PMOS的一汲極、以及耦合到該第三反相器輸出節點的一閘極； 該第二回饋PMOS包括耦合到該反相器對PMOS的一汲極的一源極、耦合到該第一回饋NMOS的一汲極、以及耦合到該第三反相器輸出節點的一閘極； 該第一回饋NMOS的該汲極亦耦合到該反相器輸出節點，並且該第一回饋NMOS亦包括進一步耦合到該反相器輸出節點的一汲極、耦合到該反相器對NMOS的該汲極的一源極、以及耦合到該第三反相器輸出節點的一閘極；及 該第二回饋NMOS包括耦合到該反相器對NMOS的該源極的一汲極、耦合到接地的一源極、以及耦合到該第三反相器輸出節點的一閘極。
  24. 根據請求項21之方法，其中該方法是在從由包括以下各項的一組中選擇的設備中執行的：一機上盒、一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一個人數位助理（PDA）、一固定位置資料單元、一電腦、一膝上型電腦、一平板設備、一通訊設備和一行動電話。
  25. 一種包括用於反相的單元的裝置，該用於反相的單元包括： 用於接收一輸入信號的單元，其中該用於接收輸入信號的單元包括耦合到一反相器對的閘極的一輸入節點，其中該反相器對包括一反相器對n型金屬氧化物半導體（NMOS）電晶體和一反相器對p型金屬氧化物半導體（PMOS）電晶體； 用於在一輸出節點處提供該用於反相的單元的一輸出信號的單元，其中該輸出信號是該輸入信號的一反相；及 用於平衡在該反相器對PMOS的一源極、該反相器對NMOS的一源極或其任何組合處的一閘極-源極電壓差的單元。
  26. 根據請求項25之裝置，亦包括：用於反相的第二單元和用於反相的第三單元，其中： 用於反相的單元亦包括用於將該輸出信號提供給該用於反相的第二單元的單元； 用於反相的第二單元包括： 用於產生一第二輸出信號的單元，其中該第二輸出信號是由該用於反相的單元提供的該輸出信號的一反相；及 用於將該第二輸出信號提供給該用於反相的第三單元的單元；及 用於反相的第三單元包括用於產生一第三輸出信號的單元，其中該第三輸出信號是由該用於反相的第二單元提供的該第二輸出信號的一反相。
  27. 根據請求項26之裝置，其中用於平衡該閘極-源極電壓差的單元包括一平衡NMOS，該平衡NMOS包括： 耦合到該反相器對PMOS的一源極的一汲極； 耦合到接地的一源極；及 耦合到該用於反相的第三單元的一閘極，其中該平衡NMOS被配置為回應於在用於接收該輸入信號的單元處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓。
  28. 根據請求項26之裝置，其中用於平衡該閘極-源極電壓差的單元包括一平衡PMOS，該平衡PMOS包括： 耦合到該反相器對NMOS的一源極的一汲極； 耦合到一電源的一源極；及 耦合到該用於反相的第三單元的一閘極，其中該平衡PMOS被配置為回應於在用於接收該輸入信號的單元處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  29. 根據請求項26之裝置，其中用於平衡該閘極-源極電壓差的單元包括： 一平衡NMOS，其包括： 耦合到該反相器對PMOS的一源極的一汲極； 耦合到接地的一源極；及 耦合到該用於反相的第三單元的一閘極，其中該平衡NMOS被配置為回應於在用於接收該輸入信號的單元處接收到一低電壓，來降低在該反相器對PMOS的該源極處的該電壓；及 一平衡PMOS，其包括： 耦合到該反相器對NMOS的該源極的一汲極； 耦合到一電源的一源極；及 耦合到該用於反相的第三單元的一閘極，其中該平衡PMOS被配置為回應於在用於接收該輸入信號的單元處接收到一高電壓，來增加在該反相器對NMOS的該源極處的該電壓。
  30. 根據請求項25之裝置，其中該裝置是在從包括以下各項的一組中選擇的設備中提供的：一機上盒、一音樂播放機、一視訊播放機、一娛樂單元、一導航設備、一個人數位助理（PDA）、一固定位置資料單元、一電腦、一膝上型電腦、一平板設備、一通訊設備和一行動電話。
TW108129601A 2018-09-28 2019-08-20 用於防止偏壓溫度不穩定的電路和方法 TWI728430B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862739116P 2018-09-28 2018-09-28
US62/739,116 2018-09-28
US16/152,748 2018-10-05
US16/152,748 US10715115B2 (en) 2018-09-28 2018-10-05 Circuits and methods for preventing bias temperature instability

Publications (2)

Publication Number Publication Date
TW202030982A true TW202030982A (zh) 2020-08-16
TWI728430B TWI728430B (zh) 2021-05-21

Family

ID=69947784

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108129601A TWI728430B (zh) 2018-09-28 2019-08-20 用於防止偏壓溫度不穩定的電路和方法

Country Status (3)

Country Link
US (1) US10715115B2 (zh)
TW (1) TWI728430B (zh)
WO (1) WO2020068275A1 (zh)

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4464587A (en) * 1980-10-14 1984-08-07 Tokyo Shibaura Denki Kabushiki Kaisha Complementary IGFET Schmitt trigger logic circuit having a variable bias voltage logic gate section
US5034623A (en) * 1989-12-28 1991-07-23 Texas Instruments Incorporated Low power, TTL level CMOS input buffer with hysteresis
JP2905669B2 (ja) 1993-07-20 1999-06-14 シャープ株式会社 遅延回路
US5548237A (en) 1995-03-10 1996-08-20 International Business Machines Corporation Process tolerant delay circuit
CN1173405C (zh) * 1999-05-06 2004-10-27 松下电器产业株式会社 互补型金属氧化物半导体的半导体集成电路
US6433602B1 (en) 2000-08-30 2002-08-13 Lattice Semiconductor Corp. High speed Schmitt Trigger with low supply voltage
JP3948621B2 (ja) * 2003-06-30 2007-07-25 株式会社山武 インターフェース回路
KR20100102460A (ko) 2009-03-11 2010-09-24 삼성전자주식회사 역 온도반응 딜레이 셀
US8294525B2 (en) * 2010-06-18 2012-10-23 International Business Machines Corporation Technique for linearizing the voltage-to-frequency response of a VCO
US20130002297A1 (en) 2011-06-28 2013-01-03 Texas Instruments, Incorporated Bias temperature instability-resistant circuits
CN103424684B (zh) * 2012-05-24 2015-12-09 中芯国际集成电路制造(上海)有限公司 偏压温度不稳定性的检测电路及检测方法
US8829964B1 (en) 2013-03-15 2014-09-09 Freescale Semiconductor, Inc. Compensated hysteresis circuit
EP3224935B1 (en) 2014-10-27 2021-02-24 Texas Instruments Incorporated Dc-dc converter with temperature, process and voltage compensated dead time delay
CN104483611B (zh) * 2014-11-24 2017-05-24 华东师范大学 Mos器件偏压温度不稳定性退化的测试装置及其方法

Also Published As

Publication number Publication date
US10715115B2 (en) 2020-07-14
TWI728430B (zh) 2021-05-21
US20200106421A1 (en) 2020-04-02
WO2020068275A1 (en) 2020-04-02

Similar Documents

Publication Publication Date Title
KR101559436B1 (ko) 교차 결합 영향들을 감소시키기 위한 시스템 및 방법
JP5988348B2 (ja) 負バイアス温度不安定性に耐性のあるラッチングセンスアンプを有するメモリおよび関連する方法
TWI512754B (zh) 包括一位準移位器之感測放大器
JP2006040495A (ja) 半導体集積回路装置
JP2014022032A (ja) ビット線プリチャージ電圧が低減されたｓｒａｍビットセル
JP5960870B2 (ja) マルチ電圧レベルのマルチダイナミック回路構造デバイス
US10020048B2 (en) Integrated circuit including embedded memory device for performing dual-transient word line assist using triple power source and device having the same
US20070013425A1 (en) Lower minimum retention voltage storage elements
US9571076B2 (en) Bidirectional delay circuit and integrated circuit including the same
TWI728430B (zh) 用於防止偏壓溫度不穩定的電路和方法
US20160078923A1 (en) Semiconductor memory device
US9390788B2 (en) Configurable delay circuit and method of clock buffering
US10536148B2 (en) Apparatus and system of a level shifter
US20160006418A1 (en) Receiver circuit of semiconductor apparatus
US8942052B2 (en) Complementary metal-oxide-semiconductor (CMOS) min/max voltage circuit for switching between multiple voltages
US7285986B2 (en) High speed, low power CMOS logic gate
US20120117336A1 (en) Circuits and methods for providing data to and from arrays of memory cells
KR20130019353A (ko) 출력 회로
US7518427B2 (en) Apparatus, system, and method for hardened latch
US20160111145A1 (en) 6t sram cell
CN110995247A (zh) 动态寄存器单元电路、动态寄存器、电子芯片及电子设备
KR20030031435A (ko) 반도체 집적 회로, 및 이것을 이용한 반도체 메모리 장치
JP2004319999A (ja) 半導体装置、ｃｐｕ、画像処理回路及び電子機器、並びに半導体装置の駆動方法
JP2006040494A (ja) 半導体集積回路装置