KR20100102460A - 역 온도반응 딜레이 셀 - Google Patents

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KR20100102460A
KR20100102460A KR1020090020859A KR20090020859A KR20100102460A KR 20100102460 A KR20100102460 A KR 20100102460A KR 1020090020859 A KR1020090020859 A KR 1020090020859A KR 20090020859 A KR20090020859 A KR 20090020859A KR 20100102460 A KR20100102460 A KR 20100102460A
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Abstract

본 발명은 고온에서보다 저온에서 더 느린 딜레이 신호를 출력하는 역 온도반응 딜레이 셀을 개시한다. 그의 셀은 포화 영역에서 온도에 반비례하여 문턱 전압이 변화되는 MOS 트랜지스터를 각각 구비한 복수개의 전류 미러 또는 바이어스 컨트롤과, 상기 복수개의 전류 미러 또는 바이어스 컨트롤 사이의 일측에 형성된 저항과, 상기 저항에 대향되는 타측의 상기 복수개의 전류 미러 또는 바이어스 컨트롤 사이에서 온도에 따라 변화되는 상기 MOS 트랜지스터의 문턱전압에 비례하는 딜레이 신호를 출력하는 인버터를 포함함에 의해 고온에서보다 저온에서 더 느리게 동작되는 역 온도반응 딜레이 셀을 구현할 수 있다.
온도, 딜레이(delay), 셀(cell), 전류 미러(current mirror), 바이어스 컨트롤(bias control)

Description

역 온도반응 딜레이 셀{delay cell for anti-temperature reaction}
본 발명은 딜레이 셀에 관한 것으로, 구체적으로 반도체 메모리 장치에서 채용되기에 적합하며, 고온에서보다 저온에서 더 느린 딜레이 신호를 출력하는 역 온도반응 딜레이 셀에 관한 것이다.
일반적으로, 회로의 반응은 포논 진동(Phonon vibration), 원자 진동(atomic vibration)등의 영향으로 저온에서 더 빠르다. 따라서 고속, 고성능 시스템의 경우 냉각기 등을 이용하여 온도를 강제로 낮출 수도 있다.
반면, 트랜지스터의 턴온 동작을 관장하는 문턱 전압은 물질의 밴드갭(band-gap)이 증가되어 저온에서 오히려 더 높게 나타난다. 따라서, 트랜지스터의 문턱 전압 근처에서 동작하는 소신호 아날로그 회로 등의 경우 오히려 저온에서의 반응성이 더 느린 경우도 있다. 저온에서 반응이 더 느린 회로를 이용하려면 다른 회로들도 저온에서 더 느리게 동작해야 하는 경우가 있는 데, 그 대표적인 회로가 딜레이 셀이다. 하지만, 종래의 딜레이 셀은 저온에서의 반응이 더 빠르게 일어나는 인 버터 타입으로 구성되어 있었다. 따라서, 고온에서 빠르게 동작되고, 저온에서 느리게 동작되는 딜레이 셀이 요구되고 있는 실정이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 고온보다 저온에서 더 느리게 동작되는 역 온도반응 딜레이 셀을 제공하는 데 있다.
본 발명에 따른 역 온도반응 딜레이 셀은, 전원 공급단에 공통으로 소스가 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 전류 미러; 상기 제 1 트랜지스터 및 제 2 트랜지스터의 각 채널에 드레인이 연결되고, 전원 접지단에 공통으로 소스가 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 전류 미러; 상기 제 1 트랜지스터와 상기 제 3 트랜지스터의 각 드레인사이에 직렬로 연결된 저항; 및 상기 저항에 대향하여 상기 제 2 트랜지스터와 상기 제 4 트랜지스터의 각 드레인 사이에 형성되고, 온도에 따라 변화되는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터의 문턱전압에 비례하는 딜레이 신호를 출력하는 인버터를 포함한다.
여기서, 상기 제 1 전류 미러와, 상기 제 2 전류 미러는 싱글 엔디드 증폭기로 이루어짐이 바람직하다. 또한, 상기 싱글 엔디드 증폭기의 상기 제 1 트랜지스 터와 상기 제 3 트렌지스터는 다이오드 접속구조를 가지고, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 피모오스 트랜지스터이고, 상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 엔모오스 트랜지스터이고, 상기 제 1 트랜지스터의 소스단과 게이트를 공통으로 연결하고, 상기 제 3 트랜지스터의 드레인단과 게이트를 공통으로 연결함이 바람직하다.
상기 저항은 상기 전원 공급단과 상기 제 1 트랜지스터 사이에 형성된 제 1 더미 저항과, 상기 제 3 트랜지스터와 상기 전원 접지단사이에 형성된 제 2 더미 저항을 더 포함함이 바람직하다.
그리고, 본 발명의 다른 역 온도반응 딜레이 셀 구조는, 전원 공급단에 드레인이 연결되고 신호 입력단에 게이트가 연결된 제 1 도전형 제 1 모오스 트랜지스터와, 상기 제 1 모오스 트랜지스터의 소스가 게이트에 연결되고 상기 전원 공급단에 소스가 연결된 제 2 도전형 제 1 모오스 트랜지스터를 포함한 제 1 바이어스 컨트롤; 상기 신호 입력단에 게이트가 연결되고 전원 접지단에 드레인이 연결된 제 2 도전형 제 2 모오스 트랜지스터와, 상기 제 2 도전형 제 2 모오스 트랜지스터의 소스에 게이트가 연결되고 상기 전원 접지단에 소스가 연결된 제 1 도전형 제 2 모오스 트랜지스터를 포함한 제 2 바이어스 컨트롤; 상기 제 1 도전형 제 1 모오스 트랜지스터와, 상기 제 2 도전형 제 2 모오스 트랜지스터의 각 소스사이에 직렬로 연결된 저항; 및 상기 저항에 대향하여 상기 제 2 도전형 제 1 트랜지스터와 상기 제 1 도전형 제 2 모오스 트랜지스터의 각 드레인 사이에 형성되고, 온도에 따라 변화되는 상기 제 1 도전형 제 1 모오스 트랜지스터와 상기 제 2 도전형 제 2 트랜지스 터의 문턱전압에 비례하는 딜레이 신호를 출력하는 인버터를 포함한다.
여기서, 상기 인버터는 상기 제 2 도전성 제 1 모오스 트랜지스터의 드레인에 소스가 연결되고, 상기 신호 입력단에 게이트가 연결되는 제 2 도전형 제 3 모오스 트랜지스터와, 상기 제 2 도전형 제 3 모오스 트랜지스터의 드레인에 드레인이 연결되고, 상기 신호 입력단에 게이트가 연결되고, 상기 제 1 도전형 제 2 모오스 트랜지스터의 소스가 연결되는 제 1 도전형 제 3 모오스 트랜지스터를 포함함이 바람직하다.
상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, 포화 영역에서 온도에 반비례하여 문턱 전압이 변화되는 MOS 트랜지스터를 구비한 전류 미러 또는 바이어스 컨트롤을 채용함으로서 고온에서보다 저온에서 더 느리게 동작되는 역 온도반응 딜레이 셀을 구현할 수 있는 효과가 있다.
이하, 도면을 참조하여 본 발명의 실시 예에 따른 역 온도반응 딜레이 셀을 자세하게 설명하기로 한다. 이하의 실시예에서 많은 특정 상세 내용들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세 내용들 없이도 실 시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다.
우선, 후술되는 본 발명의 실시 예에 대한 기능 및 동작이 보다 철저히 이해되도록 하기 위해, 도 1의 인버터 타입으로 이루어진 온도반응 딜레이 셀을 예시적으로 보여주는 회로도를 먼저 설명하기로 한다.
도 1은 일반적인 온도반응 딜레이 셀을 개략적으로 나타내는 도면이다.
도 1에 도시된 바와 같이, 일반적인 온도반응 딜레이 셀은 전원 공급단(VDD) 및 전원 접지단 사이에서 적어도 하나이상의 저항(R1, R2)이 직렬로 연결된 인버터(INV1)를 포함한다. 인버터(INV1)의 출력단에 형성된 적어도 하나이상의 커패시터(C1, C2)를 더 포함한다. 저항(R1, R2) 및 커패시터(C1, C2)는 물질의 종류에 따라 온도의 변화에 따라 저항값 또는 커패시턴스가 비례하거나 반비례하여 변할 수 있다. 여기서, 인버터(INV1)는 저항(R1, R2) 및 커패시터(C1, C2)보다 온도에 따라 더욱 민감하게 반응하여 동작속도가 급격하게 달라질 수 있다.
즉, 온도는 인버터(INV1)를 구성하는 MOS 트랜지스터의 동작 속도에도 영향을 미칠 수 있다. 예컨대, 인버터(INV1)에서 설계되는 MOS 트랜지스터는 리니어 영역 동작을 하게되고, 고온보다 저온에서 턴온 동작이 더 빨리 이루어진다. 이는 수식 1로 표현될 수 있다.
[수식 1]
Figure 112009014851888-PAT00001
단
Figure 112009014851888-PAT00002
＜0의 조건이 성립된다.
리니어 영역은 VDS≤VGS-VTH 일 때를 의미하며, 주로 인버터(INV1)에서의 디지털 신호의 처리 시에 나타난다. 리니어 영역에서 동작되는 회로는 고온보다 저온에서 반응이 더 빠르다.
반면, 포화 영역에서의 동작은 수식 2와 같이 딥 포화라는 조건 하에 저온에서의 반응이 고온에서보다 더 느리게 일어날 수 있다.
[수식 2]
Figure 112009014851888-PAT00003
단
Figure 112009014851888-PAT00004
＞0
Figure 112009014851888-PAT00005
의 조건이 성립된다.
포화 영역은 VDS≥VGS-VTH 일 때를 의미하며, 주로 아날로그 신호를 이용하여 트랜지스터를 턴온시킬 때 나타난다.
도 2는 MOS 트랜지스터의 게이트 소스에 걸리는 전압과 채널을 통과하는 전류의 상관관계를 나타내는 그래프로서, 리니어 영역(A)에서 MOS 트랜지스터의 턴온 동작은 저온에서보다 고온에서 더 느리게 일어난다.
반면, 딥 포화 영역(B)에서 MOS 트랜지스터는 고온보다 저온에서 더 느리게 턴온 동작됨을 알 수 있다. 여기서, 딥 포화 영역(B)은 저온에서 동작되는 MOS 트랜지스터의 턴온 동작 그래프(1)의 기울기가 급해지고, 고온에서 동작되는 MOS 트 랜지스터의 턴온 동작 그래프(2)의 기울기가 완만해진다. 특히, 딥 포화 영역(B)에서 저온으로 내려갈수록 MOS 트랜지스터의 문턱 전압이 높아지고, 고온으로 올라갈수록 MOS 트랜지스터의 문턱 전압이 낮아진다. 딥 포화 영역(B)에서 동작되는 회로는 주로 아날로그 회로로서 센스티브티가 중요한 구조의 제어 등에 유용하게 사용될 수 있다.
따라서, 본 발명의 실시예에서는 딥 포화 영역(B)에서 동작되는 전류 미러 또는 바이어스 컨트롤 구조를 채용하여 고온보다 저온에서 더 느리게 동작되는 역 온도반응 딜레이 셀을 제안한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀을 나타내는 회로도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀은, 전원 공급단(VDD)과 전원 접지단사이에 딥 포화 영역에서 동작되는 복수개의 전류 미러(10, 20)를 이용하여 고온보다 저온에서 느리게 동작되는 딜레이 신호를 획득할 수 있다.
여기서, 딜레이 신호는 복수개의 전류미러사이의 일측에 형성되는 저항(R1)에 대향되는 타측의 인버터(INV2)를 통해 출력될 수 있다. 따라서, 인버터(INV2)는 딥 포화 영역에서 동작되는 복수개의 전류 미러(10, 20)를 통해 딜레이 신호를 출력할 수 있다. 즉, 인버터(INV2)의 신호 입력단에서 입력신호가 인가되면, 조건의 딥 포화 영역에서 고온보다 저온에서 느리게 동작되는 전류 미러(10, 20)에서 전원 공급이 딜레이 됨에 따라 인버터(INV2)의 출력단으로 딜레이 신호가 출력된다.
복수개의 전류 미러(10, 20)는 전원 공급단(VDD)에 소스가 공통으로 연결된 제 1 PMOS 트랜지스터(MP1)와 제 2 PMOS 트랜지스터(MP2)를 구비하는 제 1 전류미러(10)와, 상기 제 1 PMOS트렌지스터(MP1) 및 상기 제 2 PMOS 트랜지스터(MP2) 각 채널과 드레인이 연결되고 전원 접지단에 소스가 공통으로 연결된 제 1 NMOS 트랜지스터(MN1)와 제 2 NMOS 트랜지스터(MN2)를 구비하는 제 2 전류미러(20)를 포함한다.
제 1 PMOS 트랜지스터(MP1)와 제 1 NMOS 트랜지스터(MN1) 각각의 게이트와 드레인이 공통으로 연결된 다이오드 형태로 형성되어 있다. 상술한 바와 같이, 다이오드 형태의 두 트랜지스터(MP1, MP2)는 포화 영역에서 능동적으로 동작되며, 이들은 전원 공급단(VDD) 및 전원 접지단 사이에서 제 2 PMOS 트랜지스터(MP2) 및 제 2 NMOS 트랜지스터(MN2)를 통해 인버터(INV2)에 인가되는 바이어스 전류를 조절할 수 있다. 따라서, 제 1 전류미러(10)와 제 2 전류미러(20)는 제 2 PMOS 트랜지스터(MP2) 및 제 2 NMOS 트랜지스터(MN2) 각각의 드레인을 통해 출력 전압을 얻음에 따라 싱글 엔디드(single ended) 증폭기들이라 칭해질 수 있다.
제 1 PMOS 트랜지스터(MP1)와 제 1 NMOS 트랜지스터(MN1) 각각의 다이오드 접속 상태는 저항이 매우 낮다. 따라서, 제 1 PMOS 트랜지스터(MP1)의 드레인과, 제 1 NMOS 트랜지스터(MN1) 각각의 드레인사이에 또는 소스에 저항(R1)이 형성되어 있다. 저항(R1)은 그의 저항값에 따라 일정한 딜레이 시간을 결정하고, 저전력에서도 딜레이 셀의 안정적인 동작을 도와줄 수 있다. 예컨대, 저항값이 높을수록 딜레이 시간이 증가될 수도 있다.
도 3a에 의하면, 복수개의 전류 미러(10, 20)사이에서 저항(R1)과 인버터(INV2)가 서로 대칭적으로 형성되어 있다. 저항(R1)은 다이오드 형태로 형성된 제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MP2)의 낮은 저항값을 보상하여 전원 공급단(VDD) 및 전원 접지단 사이의 전류가 인버터(INV2)를 거치지 않고 흐르는 것을 방지할 수 있다. 여기서, 저항(R1)은 물질의 종류에 따라 온도에 대하여 저항값이 가변될 수 있으나, 제 1 PMOS 트랜지스터(MP1) 및 제 1 NMOS 트랜지스터(MN1)의 문턱 전압의 변화보다 저항값의 변화가 미미하다고 할 수 있다.
도 3b에 의하면, 제 1 전류미러(10) 및 제 2 전류미러(20) 내에서 각각 제 1 더미 저항(R2)과 제 2 더미 저항(R3)이 위치될 수도 있다. 제 1 PMOS 트랜지스터(MP1)의 소스와 전원 공급단(VDD) 사이에 제 1 더미 저항(R2)이 형성되고, 제 1 NMOS 트랜지스터(MN1)의 소스와 전원 접지단 사이에 제 2 더미 저항(R3)이 형성되어 있다. 여기서, 제 1 더미 저항(R2)과 제 2 더미 저항(R3)의 저항값은 서로 동일 또는 유사하다. 왜냐하면, 제 1 더미 저항(R2)과 제 2 더미 저항(R3)의 저항값이 서로 다를 경우, 인버터(INV2)를 통해 인가되는 신호의 출력에서 히스테리시스 루프(Hysteresis Loop)가 나타날 수 있기 때문이다. 도시되지는 않았지만, 제 1 PMOS 트랜지스터(MP1)의 드레인 및 제 1 NMOS 트랜지스터(MN1)의 드레인 사이에 적어도 하나이상의 저항이 더 설계되어도 무방하다.
인버터(INV2)는 제 2 PMOS 트랜지스터(MP2)의 드레인에 소스가 연결되고 신호 입력단(IN)에 게이트가 연결된 제 3 PMOS 트랜지스터(MP3)와, 상기 제 3 PMOS 트랜지스터(MP3)의 드레인에 드레인이 연결되고 상기 신호 입력단에 게이트가 연결 되고 제 2 NMOS 트랜지스터(MN2)의 드레인에 소스가 연결된 제 3 NMOS 트랜지스터(MN3)를 포함한다. 여기서, 인버터는 신호 입력단으로 입력 신호가 인가되면 전원 전압을 고온보다 저온에서 더 딜레이시키는 제 1 전류미러(10) 및 제 2 전류미러(20)로부터 상기 전원 전압을 전달받아 신호 출력단(OUTB)으로 딜레이 신호를 출력할 수 있다.
도 4는 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀로부터 출력되는 딜레이 신호를 보여주는 도면으로서, 고온에서보다 저온에서 더 딜레이되는 출력신호를 획득할 수 있다. 여기서, 입력 신호(I)가 입력된 약 100℃의 고온에서 약 0.7nsec만큼 딜레이되는 출력 신호(a)를 얻을 수 있고, 약 -10℃의 저온에서 약 1nsec만큼 딜레이되는 출력신호(b)를 얻을 수 있다. 전원 공급단(VDD)으로 인가되는 전원전압은 VDD=1V 내지 1.2V의 내부전원전압을 포함한다. 때문에 저전력에서도 사용자가 원하는 온도 역반응 동작이 가능하고 특정 바이어스 조건에서는 온도에 둔감한 반응 및 순반응 동작도 가능하다. 나아가, 입력 전압이 약 2V의 고전압 또는 약 1V의 저전압에서도 역 온도반응 동작이 가능할 수 있다.
따라서, 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀은, 포화 영역에서 동작되는 MOS 트랜지스터를 포함하는 복수개의 전류 미러(10, 20)를 이용하여 고온보다 저온에서 더 딜레이되는 출력신호를 획득할 수 있다.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀을 나타내는 회로도이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀은, 전원 공급단(VDD)과 전원 접지단사이에 딥 포화 영역에서 동작되는 복수개의 바이어스 컨트롤부(30, 40)를 이용하여 고온보다 저온에서 느리게 동작되는 딜레이 신호를 획득할 수 있다. 복수개의 바이어스 컨트롤부(30, 40)사이의 일측에 저항(R1)이 형성되어 있고, 상기 저항(R1)에 대향되는 타측에 인버터(INV2)가 형성되어 있다. 인버터(INV2)는 입력 신호가 입력되면, 딥 포화 영역에서 동작되는 복수개의 바이어스 컨트롤부(30, 40)를 통해 일정시간 딜레이되는 전원 전압을 공급받아 딜레이 신호를 출력할 수 있다.
복수개의 바이어스 컨트롤부(30, 40)는 전원 공급단(VDD)에 드레인이 연결되고 신호 입력단(IN)에 게이트가 연결된 제 1 NMOS 트랜지스터(MN1)와 상기 제 1 NMOS 트랜지스터(MN1)의 소스에 게이트가 연결되고 상기 전원 공급단(VDD)에 소스가 연결된 제 1 PMOS 트랜지스터(MP1)를 구비한 제 1 바이어스 컨트롤부(30)와, 상기 신호 입력단(IN)에 게이트가 연결되고 전원 접지단에 드레인이 연결된 제 2 PMOS 트랜지스터(MP2)와 상기 제 2 PMOS 트랜지스터(MP2)의 소스에 게이트가 연결되고 상기 전원 접지단에 소스가 연결된 제 2 NMOS 트랜지스터(MN2)를 구비한 제 2 바이어스 컨트롤부(40)를 포함한다.
여기서, 제 1 NMOS 트랜지스터(MN1)와 제 2 PMOS 트랜지스터(MP2)는 포화 영역에서 동작되며, 전원 공급단(VDD) 및 전원 접지단 사이에서 제 1 PMOS 트랜지스터(MP1) 및 제 2 NMOS 트랜지스터(MN2)를 통해 인가되는 바이어스 전류를 조절할 수 있다.
바이어스 전류가 인버터(INV2)를 통해 흐르도록 하기 위해 제 1 NMOS 트랜지스터(MN1)의 소스와 제 2 PMOS 트랜지스터(MP2)의 소스사이에는 저항이 형성되어 있다. 이때, 저항(R1)은 그의 저항값에 따라 일정한 딜레이 시간을 결정하고, 저전력에서도 딜레이 셀의 안정적인 동작을 도와줄 수 있다.
도 5a에 의하면, 복수개의 바이어스 컨트롤부(30, 40)사이에서 저항(R1)과 인버터(INV2)가 서로 대칭적으로 형성되어 있다. 상술한 바와 같이, 저항(R1)은 제 1 NMOS 트랜지스터(MN1)의 소스와 제 2 PMOS 트랜지스터(MP2)의 소스사이에서 저항값을 높혀 전원 공급단(VDD) 및 전원 접지단사이에 유도되는 전류가 인버터(INV2)로 흐르게 할 수 있다. 저항(R1)은 물질의 종류에 따라 온도에 대하여 저항값이 가변될 수 있으나, 제 1 NMOS 트랜지스터(MN1) 및 제 2 PMOS 트랜지스터(MP2)의 문턱 전압의 변화보다 저항값의 변화가 미미하다고 할 수 있다.
도 5b에 의하면, 제 1 바이어스 컨트롤부(30) 및 제 2 바이어스 컨트롤부(40) 내에서 각각 제 1 더미 저항(R2)과 제 2 더미 저항(R3)이 위치될 수도 있다. 제 1 NMOS 트랜지스터(MN1)의 드레인과 전원 공급단(VDD) 사이에 제 1 더미 저항(R2)이 형성되고, 제 2 PMOS 트랜지스터(MP2)의 드레인과 전원 접지단 사이에 제 2 더미 저항(R3)이 형성되어 있다. 여기서, 제 1 더미 저항(R2)과 제 2 더미 저항(R3)의 저항값은 서로 동일 또는 유사하다. 제 1 더미 저항(R2)과 제 2 더미 저항(R3)의 저항값이 서로 다를 경우, 인버터(INV2)를 통해 인가되는 신호의 출력에서 히스테리시스 루프(Hysteresis Loop)가 나타남에 따라 신호처리의 신뢰도가 떨어질 수 있다. 도시되지는 않았지만, 제 1 NMOS 트랜지스터(MN1)의 소스 및 제 2 PMOS 트랜지스터(MP2)의 소스 사이에 적어도 하나이상의 저항이 더 설계되어도 무방하다.
인버터(INV2)는 제 1 PMOS 트랜지스터(MP1)의 드레인에 소스가 연결되고 신호 입력단에 게이트가 연결된 제 3 PMOS 트랜지스터(MP3)와, 상기 제 3 PMOS 트랜지스터(MP3)의 드레인에 드레인이 연결되고 상기 신호 입력단(IN)에 게이트가 연결되고 제 2 NMOS 트랜지스터(MN2)의 드레인에 소스가 연결된 제 3 NMOS 트랜지스터(MN3)를 포함한다. 여기서, 인버터(INV2)는 신호 입력단(IN)으로 입력 신호가 인가되면 전원 전압을 고온보다 저온에서 더 딜레이시키는 제 1 바이어스 컨트롤부(30) 및 제 2 바이어스 컨트롤부(40)로부터 상기 전원 전압을 전달받아 신호 출력단(OUTB)으로 딜레이 신호를 출력할 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀로부터 출력되는 딜레이 신호를 보여주는 도면으로서, 고온에서보다 저온에서 더 많은 딜레이 시간을 갖고 딜레이되는 출력신호가 출력된다. 예컨대, 입력 신호(I)가 입력된 약 100℃의 고온에서 약 0.8nsec만큼 딜레이되는 출력 신호(a)를 얻을 수 있고, 약 -10℃의 저온에서 약 1.3nsec만큼 딜레이되는 출력신호(b)를 얻을 수 있다. 전원 공급단(VDD)의 입력전압이 약 1.2V정도의 저전력 조건에서도 사용자가 원하는 역 온도반응 동작이 가능하고 특정 바이어스 조건에서는 온도에 둔감한 반응 및 순반응 동작도 가능하다. 나아가, 입력 전압이 약 2V의 고전압 또는 약 1V의 저전압에서도 역 온도반응 동작이 가능할 수 있다.
따라서, 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀은, 포화 영역 에서 동작되는 제 1 NMOS 트랜지스터(MN1) 및 제 2 PMOS 트랜지스터(MP2)를 포함하는 복수개의 바이어스 컨트롤부(30, 40)를 이용하여 고온보다 저온에서 더 딜레이되는 출력신호를 획득할 수 있다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 일반적인 온도반응 딜레이 셀을 개략적으로 나타내는 도면.
도 2는 모오스 트랜지스터의 게이트 소스에 걸리는 전압과 채널을 통과하는 전류의 상관관계를 나타내는 그래프.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀을 나타내는 회로도.
도 4는 본 발명의 제 1 실시예에 따른 역 온도반응 딜레이 셀로부터 출력되는 딜레이 신호를 보여주는 도면.
도 5a 및 도 5b는 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀을 나타내는 회로도.
도 6은 본 발명의 제 2 실시예에 따른 역 온도반응 딜레이 셀로부터 출력되는 딜레이 신호를 보여주는 도면.
※도면에 나타난 주요 부호에 대한 설명※
10, 20 : 제 1 및 제 2 전류 미러
30, 40 : 제 1 및 제 2 바이어스 컨트롤부

Claims (10)

  1. 역 온도반응 딜레이 셀 구조에 있어서,
    전원 공급단에 공통으로 소스가 연결된 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 제 1 전류 미러;
    상기 제 1 트랜지스터 및 제 2 트랜지스터의 각 채널에 드레인이 연결되고, 전원 접지단에 공통으로 소스가 연결된 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 제 2 전류 미러;
    상기 제 1 트랜지스터와 상기 제 3 트랜지스터의 각 드레인사이에 직렬로 연결된 저항; 및
    상기 저항에 대향하여 상기 제 2 트랜지스터와 상기 제 4 트랜지스터의 각 드레인 사이에 형성되고, 온도에 따라 변화되는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터의 문턱전압에 비례하는 딜레이 신호를 출력하는 인버터를 포함하는 역 온도반응 딜레이 셀 구조.
  2. 제 1 항에 있어서,
    상기 제 1 전류 미러와, 상기 제 2 전류 미러는 싱글 엔디드 증폭기로 이루어짐을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  3. 제 2 항에 있어서,
    상기 싱글 엔디드 증폭기의 상기 제 1 트랜지스터와 상기 제 3 트렌지스터는 다이오드 접속 구조를 가짐을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  4. 제 3 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 피모오스 트랜지스터임을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  5. 제 3 항에 있어서,
    상기 제 3 트랜지스터 및 상기 제 4 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  6. 제 4 항 및 제 5 항에 있어서,
    상기 제 1 트랜지스터의 소스단과 게이트를 공통으로 연결하고, 상기 제 3 트랜지스터의 드레인단과 게이트를 공통으로 연결함을 특징으로 하는 역 온도반응 딜에이 셀 구조.
  7. 제 1 항에 있어서,
    상기 저항은 상기 전원 공급단과 상기 제 1 트랜지스터 사이에 형성된 제 1 더미 저항과, 상기 제 3 트랜지스터와 상기 전원 접지단사이에 형성된 제 2 더미 저항을 더 포함함을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  8. 역 온도반응 딜레이 셀 구조에 있어서,
    전원 공급단에 드레인이 연결되고 신호 입력단에 게이트가 연결된 제 1 도전형 제 1 모오스 트랜지스터와, 상기 제 1 모오스 트랜지스터의 소스가 게이트에 연결되고 상기 전원 공급단에 소스가 연결된 제 2 도전형 제 1 모오스 트랜지스터를 포함한 제 1 바이어스 컨트롤부;
    상기 신호 입력단에 게이트가 연결되고 전원 접지단에 드레인이 연결된 제 2 도전형 제 2 모오스 트랜지스터와, 상기 제 2 도전형 제 2 모오스 트랜지스터의 소스에 게이트가 연결되고 상기 전원 접지단에 소스가 연결된 제 1 도전형 제 2 모오스 트랜지스터를 포함한 제 2 바이어스 컨트롤부;
    상기 제 1 도전형 제 1 모오스 트랜지스터와, 상기 제 2 도전형 제 2 모오스 트랜지스터의 각 소스사이에 직렬로 연결된 저항; 및
    상기 저항에 대향하여 상기 제 2 도전형 제 1 트랜지스터와 상기 제 1 도전형 제 2 모오스 트랜지스터의 각 드레인 사이에 형성되고, 온도에 따라 변화되는 상기 제 1 도전형 제 1 모오스 트랜지스터와 상기 제 2 도전형 제 2 트랜지스터의 문턱전압에 비례하는 딜레이 신호를 출력하는 인버터를 포함하는 역 온도반응 딜레이 셀 구조.
  9. 제 8 항에 있어서,
    상기 인버터는 상기 제 2 도전성 제 1 모오스 트랜지스터의 드레인에 소스가 연결되고, 상기 신호 입력단에 게이트가 연결되는 제 2 도전형 제 3 모오스 트랜지스터와,
    상기 제 2 도전형 제 3 모오스 트랜지스터의 드레인에 드레인이 연결되고, 상기 신호 입력단에 게이트가 연결되고, 상기 제 1 도전형 제 2 모오스 트랜지스터의 소스가 연결되는 제 1 도전형 제 3 모오스 트랜지스터를 포함함을 특징으로 하는 역 온도반응 딜레이 셀 구조.
  10. 제 8 항에 있어서,
    상기 저항은 상기 전원 공급단과 상기 제 1 도전형 제 1 모오스 트랜지스터사이에 연결되는 제 1 더미 저항과, 상기 전원 접지단과 상기 제 2 도전형 제 1 모오스 트랜지스터사이에 연결되는 제 2 더미 저항을 더 포함함을 특징으로 하는 역 온도반응 딜레이 셀 구조.
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