CN110995247A - 动态寄存器单元电路、动态寄存器、电子芯片及电子设备 - Google Patents

动态寄存器单元电路、动态寄存器、电子芯片及电子设备 Download PDF

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Abstract

提供一种动态寄存器单元电路、动态寄存器、电子芯片及电子设备。所述动态寄存器单元电路包括：与数据输入端耦接的第一锁存电路，以及与第一锁存电路耦接的第二锁存电路，其中，第一锁存电路包括第一传输子电路，用于在时钟信号处于第一逻辑值期间，将数据输入端输入的数据传输至第一锁存电路的输出端；第二锁存电路包括用于在时钟信号处于与第一逻辑值的逻辑相反的第二逻辑值期间，将第一锁存电路的输出端的数据传输至动态寄存器单元电路的输出端的第二传输子电路，以及与动态寄存器单元电路的输出端耦接的保护子电路，所述保护子电路用于在时钟信号处于第一逻辑值期间，将动态寄存器单元电路的输出端的状态保持为正常逻辑状态。

Description

动态寄存器单元电路、动态寄存器、电子芯片及电子设备
技术领域
本公开涉及电子电路技术领域，特别涉及一种动态寄存器单元电路、动态寄存器、电子芯片及电子设备。
背景技术
相关技术中，PPA是芯片设计的三个重要指标，分别是指功耗(Power)，性能/功率(Performance)以及面积(Area)。芯片设计的目标方向相应的是功耗减小，面积减小，性能变快。但一般情况下，PPA是互相牵制的，例如，性能变高常常会伴随着功耗和/或面积的增大。
在此部分中描述的方法不一定是之前已经设想到或采用的方法。除非另有指明，否则不应假定此部分中描述的任何方法仅因其包括在此部分中就被认为是现有技术。类似地，除非另有指明，否则此部分中提及的问题不应认为在任何现有技术中已被公认。
发明内容
根据本公开的一个方面，提供一种动态寄存器单元电路，包括与数据输入端耦接的第一锁存电路，以及与所述第一锁存电路耦接的第二锁存电路，其中，所述第一锁存电路包括第一传输子电路，所述第一传输子电路用于在时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据传输至所述第一锁存电路的输出端；所述第二锁存电路包括第二传输子电路以及保护子电路，其中，所述第二传输子电路用于在所述时钟信号处于第二逻辑值期间，将所述第一锁存电路的输出端的数据传输至所述动态寄存器单元电路的输出端，所述第一逻辑值与所述第二逻辑值逻辑相反；所述保护子电路与所述动态寄存器单元电路的输出端耦接，用于在所述时钟信号处于所述第一逻辑值期间，将所述动态寄存器单元电路的输出端的状态保持为正常逻辑状态。
根据本公开的另一个方面，提供一种动态寄存器，包括至少一个本公开中所述的动态寄存器单元电路。
根据本公开的另一个方面，提供一种电子芯片，包括本公开中所述的动态寄存器。
根据本公开的另一个方面，提供一种电子设备，包括本公开中所述的电子芯片。
从下面结合附图描述的示例性实施例中，本公开的更多特征和优点将变得清晰。
附图说明
附图示例性地示出了实施例并且构成说明书的一部分，与说明书的文字描述一起用于讲解实施例的示例性实施方式。所示出的实施例仅出于例示的目的，并不限制权利要求的范围。在所有附图中，相同的附图标记指代类似但不一定相同的要素。
图1是示出根据本公开的示例性实施例的动态寄存器单元电路的一种结构框图；
图2是示出根据本公开的示例性实施例的动态寄存器单元电路的另一种结构框图；
图3是示出根据本公开的示例性实施例的时钟缓冲电路的一种结构框图；
图4是示出根据本公开的示例性实施例的动态寄存器的一种结构框图。
具体实施方式
在本公开中，除非另有说明，否则使用术语“第一”、“第二”等来描述各种要素不意图限定这些要素的位置关系、时序关系或重要性关系，这种术语只是用于将一个元件与另一元件区分开。在一些示例中，第一要素和第二要素可以指向该要素的同一实例，而在某些情况下，基于上下文的描述，它们也可以指代不同实例。
在本公开中对各种所述示例的描述中所使用的术语只是为了描述特定示例的目的，而并非旨在进行限制。除非上下文另外明确地表明，如果不特意限定要素的数量，则该要素可以是一个也可以是多个。此外，本公开中所使用的术语“和/或”涵盖所列出的项目中的任何一个以及全部可能的组合方式。
相关技术中，PPA是芯片设计的三个重要指标，分别是指功耗(Power)，性能/功率(Performance)以及面积(Area)。芯片设计的目标方向相应的即是功耗减小，面积减小，性能变快。但一般情况下，PPA是互相牵制的，例如，性能变高常常会伴随着功耗和/或面积的增大。
因此，如何打破PPA的牵制现象，达到芯片性能提高的同时，减小芯片的功耗和/或面积是本领域技术人员亟需解决的技术问题。
本公开提供了一种动态寄存器单元电路，可在与第一锁存电路相耦接的第二锁存电路中设置保护子电路来替代相关技术中的设置在第一锁存电路以及第二锁存电路中的保持电路(hold circuit)，所述保护子电路可用于在时钟信号处于第一逻辑值期间，将所述动态寄存器单元电路的输出端的状态保持为正常逻辑状态。
这样，相比于相关技术中的寄存器单元电路，由于可无需在第一锁存电路以及第二锁存电路中分别设置相应的包括多个沟道器件的保持电路，因而沟道器件的数目可以得到明显减少，从而不仅可以减少电路面积和电路功耗，还可以使得时钟信号所驱动的沟道器件的数目得到明显减少，从而可降低数据传输时延，提高动态寄存器单元电路的工作速度和性能。
以下将结合附图对本公开的动态寄存器单元电路的示例性实施例进行进一步描述。
图1是示出根据本公开的示例性实施例的动态寄存器单元电路的一种结构示意图。如图1所示，该动态寄存器单元电路10例如可以包括：与数据输入端D0耦接的第一锁存电路11，以及与所述第一锁存电路11耦接的第二锁存电路12，其中，所述第一锁存电路11可包括第一传输子电路111，所述第一传输子电路111可用于在时钟信号处于第一逻辑值期间，将所述数据输入端D0输入的数据传输至所述第一锁存电路11的输出端；所述第二锁存电路12可包括第二传输子电路121以及保护子电路122，其中，所述第二传输子电路121可用于在所述时钟信号处于第二逻辑值期间，将所述第一锁存电路11的输出端的数据传输至所述动态寄存器单元电路10的输出端Q0，所述第一逻辑值与所述第二逻辑值逻辑相反；所述保护子电路122与所述动态寄存器单元电路10的输出端Q0耦接，可用于在所述时钟信号处于所述第一逻辑值期间，将所述动态寄存器单元电路10的输出端Q0的状态保持为正常逻辑状态。
相比于相关技术中的寄存器单元电路，由于可无需在第一锁存电路以及第二锁存电路中分别设置相应的包括多个沟道器件的保持电路，因而沟道器件的数目可以得到明显减少，从而不仅可以减少电路面积和电路功耗，还可以使得时钟信号所驱动的沟道器件的数目得到明显减少，从而可降低数据传输时延，提高动态寄存器单元电路的工作速度和性能。
根据一些实施例，所述第一逻辑值可为0，所述第二逻辑值可为1。换言之，所述第一锁存电路11可为低电平锁存电路，即在低电平时处于透明状态的锁存电路；所述第二锁存电路12可为高电平锁存电路，即在高电平时处于透明状态的锁存电路。作为替换方案，所述第一逻辑值也可为1，所述第二逻辑值也可为0，可根据电路实际需求例如所述动态寄存器单元电路与其所在集成电路中的其它电路之间的时序关系进行灵活设置。
根据一些实施例，如图2所示，图2是示出根据本公开的示例性实施例的动态寄存器单元电路的另一种结构示意图，所述第一锁存电路11中的所述第一传输子电路111可包括依次耦接在所述数据输入端D0与所述第一锁存电路11的输出端之间的第一子电路和第二子电路，所述第一子电路包含堆叠设置的第一P沟道器件P1和第一N沟道器件N1，所述第二子电路包含堆叠设置的第二P沟道器件P2、第三P沟道器件P3、第二N沟道器件N2和第三N沟道器件N3；所述第二锁存电路12中的所述第二传输子电路121可包括依次耦接在所述第一锁存电路11的输出端与所述动态寄存器单元电路10的输出端Q0之间的第三子电路和第四子电路，所述第三子电路包含堆叠设置的第四P沟道器件P4、第五P沟道器件P5、第四N沟道器件N4和第五N沟道器件N5，所述第四子电路包含堆叠设置的第六P沟道器件P6和第六N沟道器件N6。
相应地，所述保护子电路122可与所述第三子电路的输出端LAT_OUT以及所述动态寄存器单元电路10的输出端Q0耦接，可用于在所述时钟信号处于所述第一逻辑值期间，通过将由所述第三子电路中的漏电流(例如所述第三子电路中的P4、P5等产生的漏电流)导致的所述第三子电路的输出端LAT_OUT的非正常逻辑状态回切为正常逻辑状态的方式，将所述动态寄存器单元电路10的输出端Q0的状态保持为正常逻辑状态。
由上述描述可知，在本公开中，所述第一锁存电路11以及所述第二锁存电路12中的传输子电路均可由N沟道器件以及P沟道器件堆叠而成。不过，可以理解的是，在本公开中，所述第一锁存电路11以及所述第二锁存电路12中的传输子电路的结构均可以存在多种，例如，均还可以仅由N沟道器件或P沟道器件形成，只要能够使得在时钟信号处于第一逻辑值期间，所述第一锁存电路11或所述第一传输子电路111可将所述数据输入端D0输入的数据传输至所述第一锁存电路11的输出端，在所述时钟信号处于第二逻辑值期间，所述第二锁存电路12或所述第二传输子电路121可将所述第一锁存电路11的输出端的数据传输至所述动态寄存器单元电路10的输出端Q0即可。
根据一些实施例，如图2所示，以所述第一传输子电路111包括堆叠设置的第一P沟道器件和第一N沟道器件，以及堆叠设置的第二P沟道器件、第三P沟道器件、第二N沟道器件和第三N沟道器件；所述第二传输子电路121包括堆叠设置的第四P沟道器件、第五P沟道器件、第四N沟道器件和第五N沟道器件，以及堆叠设置的第六P沟道器件和第六N沟道器件为例，所述第一锁存电路11以及所述第二锁存电路12中的各器件之间的连接关系可以为：
所述第一P沟道器件P1和所述第一N沟道器件N1二者的栅极可与所述数据输入端D0耦接，二者的漏极可耦接于第一节点A；
所述第二P沟道器件P2和所述第三N沟道器件N3二者的栅极可与所述第一节点A耦接，二者的漏极可分别与所述第三P沟道器件P3和所述第二N沟道器件N2的源极耦接；所述第三P沟道器件P3和所述第二N沟道器件N2二者的漏极可耦接于作为所述第一锁存电路11的输出端的第二节点B，二者的栅极可分别与时钟信号输入端CK以及反向时钟信号输入端CKb耦接，所述时钟信号输入端CK可用于提供所述时钟信号，所述反向时钟信号输入端CKb可用于提供与所述时钟信号的相位相反的反向时钟信号；
所述第四P沟道器件P4和所述第五N沟道器件N5二者的栅极可与所述第二节点B耦接，二者的漏极可分别与所述第五P沟道器件P5和所述第四N沟道器件N4的源极耦接；所述第五P沟道器件P5和所述第四N沟道器件N4二者的漏极可耦接于作为所述第三子电路的输出端LAT_OUT的第三节点C，二者的栅极可分别与所述反向时钟信号输入端CKb以及所述时钟信号输入端CK耦接；
所述第六P沟道器件P6和所述第六N沟道器件N6二者的栅极可与所述第三节点C耦接，二者的漏极可耦接于作为所述动态寄存器单元电路10的输出端Q0的第四节点D；以及，
所述第一P沟道器件P1、所述第二P沟道器件P2、所述第四P沟道器件P4以及所述第六P沟道器件P6的源极可分别与正向电源电压输入端VDD耦接；所述第一N沟道器件N1、所述第三N沟道器件N3、所述第五N沟道器件N5以及所述第六N沟道器件N6的源极可分别与负向电源电压输入端VSS耦接。
另外，可以理解的是，在本公开中，各P沟道器件的衬底还可施加有第一衬底偏压VBP，各N沟道器件的衬底还可施加有第二衬底偏压VBN，该两个衬底偏压的大小可根据实际电路需求进行灵活设置，对此不作限制。此外，所述负向电源电压输入端VSS可为接地端，对此不作赘述。
根据一些实施例，所述保护子电路122也可由N沟道器件和/或P沟道器件堆叠而成。例如，如图2所示，所述保护子电路122可包括堆叠设置的两个N沟道器件(例如堆叠设置的第七N沟道器件N7和第八N沟道器件N8)，其中，所述两个N沟道器件中的一个N沟道器件(例如第七N沟道器件N7)的漏极可与所述第三子电路的输出端LAT_OUT耦接，其栅极可与反向时钟信号输入端CKb耦接，其源极可与所述两个N沟道器件中的另一N沟道器件(例如第八N沟道器件N8)的漏极耦接，其中，如前所述，所述反向时钟信号输入端可用于提供与所述时钟信号的相位相反的反向时钟信号；以及所述另一N沟道器件(例如第八N沟道器件N8)的栅极可与所述动态寄存器单元电路10的输出端Q0耦接，其源极可与负向电源电压输入端VSS耦接。
由此，在所述时钟信号处于第一逻辑值(例如为0)期间，所述保护子电路122可将由所述第三子电路中的漏电流导致的所述第三子电路的输出端的非正常逻辑状态(例如高电平状态)回切为正常逻辑状态(例如低电平状态)，以对所述第三子电路的输出端以及所述动态寄存器单元电路的输出端的逻辑状态进行正确保持，从而可确保电路能够正常稳定工作。
在本公开中，所述第三子电路中的漏电流可以包括所述第三子电路中的第四P沟道器件P4、第五P沟道器件P5、第四N沟道器件N4和第五N沟道器件N5中的一个或多个产生的漏电流。另外，由于P沟道器件(例如第四P沟道器件P4或第五P沟道器件P5)产生的漏电流通常可大于N沟道器件(例如第四N沟道器件N4或第五N沟道器件N5)产生的漏电流，所以，所述第三子电路中的漏电流主要可指的是所述第三子电路中的第四P沟道器件P4和/或第五P沟道器件P5产生的漏电流。
此外，可以理解的是，在本公开中，所述保护子电路122的结构也可以存在多种，只要能够在时钟信号处于第一逻辑值期间，将所述动态寄存器单元电路的输出端的状态保持为正常逻辑状态即可。
例如，尽管未示出，所述保护子电路122还可包括堆叠设置的P沟道器件和N沟道器件，其中，该P沟道器件的源极可与所述第三子电路的输出端耦接，其栅极可与用于提供所述时钟信号的时钟信号输入端耦接，其漏极可与该N沟道器件的漏极耦接；以及该N沟道器件的栅极可与所述动态寄存器单元电路的输出端耦接，其源极可与负向电源电压输入端耦接。再例如，所述保护子电路122还可仅包括一个N沟道器件，其中，该N沟道器件的漏极可与所述第三子电路的输出端耦接，其栅极可与所述动态寄存器单元电路的输出端耦接，其源极可与负向电源电压输入端耦接，等等。
根据一些实施例，所述动态寄存器单元电路，还可包括：时钟缓冲电路，所述时钟缓冲电路可用于对来自时钟信号源的原始时钟信号进行缓冲处理，以得到所述第一锁存电路和所述第二锁存电路所需的所述时钟信号以及与所述时钟信号的相位相反的反向时钟信号。所述时钟信号源可为时钟输入端(clock input port)，或者可为动态寄存器单元电路所在集成电路内部的某一个单元输出脚(cell output pin)等等，只要其可以提供相应的原始时钟信号即可。
示例地，如图3所示，图3是示出根据本公开的示例性实施例的时钟缓冲电路30的一种结构框图，所述时钟缓冲电路30可包括两组堆叠设置的P沟道器件和N沟道器件(例如堆叠设置的第七P沟道器件P7和第九N沟道器件N9，以及堆叠设置的第八P沟道器件P8和第十N沟道器件N10)，其中，
第一组堆叠设置的P沟道器件和N沟道器件中的两个沟道器件(例如第七P沟道器件P7和第九N沟道器件N9)的栅极可用于接收所述原始时钟信号(即可与时钟信号源31相连)，该两个沟道器件的漏极可耦接于一中间节点M，所述中间节点M可构成用于提供所述时钟信号的时钟信号输入端；
第二组堆叠设置的P沟道器件和N沟道器件中的两个沟道器件(例如第八P沟道器件P8和第十N沟道器件N10)的栅极可与所述中间节点M耦接，该两个沟道器件的漏极可耦接于一输出节点P，所述输出节点P可构成用于提供所述反向时钟信号的反向时钟信号输入端；以及所述两组堆叠设置的P沟道器件和N沟道器件中的各P沟道器件的源极可分别与正向电源电压输入端耦接，各N沟道器件的源极分别与负向电源电压输入端耦接。
此外，同前述相关描述类似，在本公开中，所述时钟缓冲电路的结构也可以存在多种，例如还可以仅由N沟道器件或P沟道器件形成，只要能够基于来自时钟信号源的原始时钟信号，得到所述第一锁存电路和所述第二锁存电路所需的所述时钟信号以及与所述时钟信号的相位相反的反向时钟信号即可。
根据一些实施例，所述第一锁存电路以及所述第二锁存电路中的各沟道器件可为具备常规电压阈值(RVT，Regular Voltage Threshold)、低电压阈值(LVT，Low VoltageThreshold)、或者超低电压阈值(SLVT，Super Low Voltage Threshold)等等的沟道器件。由于沟道器件所具备的电压阈值越低，其工作速度越快，因而，可通过将所述第一锁存电路以及所述第二锁存电路中部分或全部沟道器件更换为具备低电压阈值和/或超低电压阈值的沟道器件的方式，进一步提高电路的整体工作速度。不过，由于沟道器件所具备的电压阈值越低，其功耗相对也越高，因而，所述第一锁存电路以及所述第二锁存电路中沟道器件的电压阈值也并不是越低越好，而是可根据实际电路需求进行灵活设置。
类似地，在本公开中，所述时钟缓冲电路中的各沟道器件也可为具备常规电压阈值、低电压阈值、或者超低电压阈值等等的沟道器件，对此不作赘述。
根据一些实施例，所述动态寄存器单元电路(包括所述第一锁存电路、所述第二锁存电路以及所述时钟缓冲电路等等)中的各P沟道器件可包括PMOS(P-channel MetalOxide Semiconductor，P沟道金属氧化物半导体)器件，各N沟道器件可包括NMOS器件。此外，尽管本公开使用金属氧化物半导体(MOS)型器件来说明一种实现，但也不限于以类似方式将其应用于不同的结构中，如JFET(Junction Field-Effect Transistor，结型场效应管)器件，甚至双极型器件中。
以上已经结合附图1至3描述了根据本公开的动态寄存器单元电路的示例性结构。下面将结合附图4对本公开的示例性动态寄存器、电子芯片、电子设备等的示例性实施例进行进一步描述。
本公开提供了一种动态寄存器，如图4所示，图4是示出根据本公开的示例性实施例的动态寄存器40的结构示意图，所述动态寄存器40可包括至少一个本公开所述的动态寄存器单元电路10。
根据一些实施例，所述动态寄存器40可包括2～16个(例如8个)动态寄存器单元电路以构成2～16位等多位动态寄存器(例如8位动态寄存器)。当然，所述动态寄存器40所包含的动态寄存器单元电路的数量并不限于此，而是可根据实际电路需求进行灵活调整，例如还可调整为包括多于16个等等任意个数的动态寄存器单元电路，对此不作限制。另外，需要注意的是，所述动态寄存器40所包含的动态寄存器单元电路的数量并不是越多越好，而是可根据实际电路需求选取合适的数值。
根据一些实施例，所述动态寄存器40中的所述至少一个动态寄存器单元电路可共享同一时钟缓冲电路30，所述时钟缓冲电路30可用于对来自时钟信号源的原始时钟信号进行缓冲处理，以得到所述至少一个动态寄存器单元电路所需的时钟信号，以及与所述时钟信号的相位相反的反向时钟信号。由此，相比相关技术中的每一寄存器单元电路均对应设置有一时钟缓冲电路而言，所述动态寄存器的电路结构可以得到进一步地简化，例如，所述动态寄存器中的沟道器件的数目可以进一步减少，从而可以达到进一步减少电路面积和电路功耗，并进一步提高电路的工作速度和性能的效果。
此外，需要说明的是，本公开所述动态寄存器中的时钟缓冲电路的结构可参见本公开前述实施例中的相关描述，对此不再赘述。
本公开还提供了一种电子芯片，所述电子芯片包括本公开所述的动态寄存器。在本公开中，所述电子芯片可以包括各种集成电路芯片，例如，处理器芯片、存储器芯片、音视频处理芯片、驱动芯片等等；且可以适用于各种领域，包括但不限于人工智能领域，对此均不作限制。
本公开还提供了一种电子设备，所述电子设备包括本公开所述的电子芯片。
在本公开中，“电子设备”可以是任何类型的终端设备，例如可以是但不限于诸如移动电话、笔记本电脑、数字广播接收器、PDA(个人数字助理)、PAD(平板电脑)、PMP(便携式多媒体播放器)、车载终端(例如车载导航终端)等等的移动终端以及诸如数字TV、台式计算机等等的固定终端。
虽然已经参照附图描述了本公开的实施例或示例，但应理解，上述的方法、系统和设备仅仅是示例性的实施例或示例，本发明的范围并不由这些实施例或示例限制，而是仅由授权后的权利要求书及其等同范围来限定。实施例或示例中的各种要素可以被省略或者可由其等同要素替代。此外，可以通过不同于本公开中描述的次序来执行各步骤。进一步地，可以以各种方式组合实施例或示例中的各种要素。重要的是随着技术的演进，在此描述的很多要素可以由本公开之后出现的等同要素进行替换。

Claims (13)

1.一种动态寄存器单元电路，包括与数据输入端耦接的第一锁存电路，以及与所述第一锁存电路耦接的第二锁存电路，其中，
所述第一锁存电路包括第一传输子电路，所述第一传输子电路用于在时钟信号处于第一逻辑值期间，将所述数据输入端输入的数据传输至所述第一锁存电路的输出端；
所述第二锁存电路包括第二传输子电路以及保护子电路，其中，所述第二传输子电路用于在所述时钟信号处于第二逻辑值期间，将所述第一锁存电路的输出端的数据传输至所述动态寄存器单元电路的输出端，所述第一逻辑值与所述第二逻辑值逻辑相反；
所述保护子电路与所述动态寄存器单元电路的输出端耦接，用于在所述时钟信号处于所述第一逻辑值期间，将所述动态寄存器单元电路的输出端的状态保持为正常逻辑状态。
2.如权利要求1所述的动态寄存器单元电路，其中，
所述第一传输子电路包括依次耦接在所述数据输入端与所述第一锁存电路的输出端之间的第一子电路和第二子电路，所述第一子电路包含堆叠设置的第一P沟道器件和第一N沟道器件，所述第二子电路包含堆叠设置的第二P沟道器件、第三P沟道器件、第二N沟道器件和第三N沟道器件；
所述第二传输子电路包括依次耦接在所述第一锁存电路的输出端与所述动态寄存器单元电路的输出端之间的第三子电路和第四子电路，所述第三子电路包含堆叠设置的第四P沟道器件、第五P沟道器件、第四N沟道器件和第五N沟道器件，所述第四子电路包含堆叠设置的第六P沟道器件和第六N沟道器件；
所述保护子电路与所述第三子电路的输出端以及所述动态寄存器单元电路的输出端耦接，用于在所述时钟信号处于所述第一逻辑值期间，将由所述第三子电路中的漏电流导致的所述第三子电路的输出端的非正常逻辑状态回切为正常逻辑状态，以将所述动态寄存器单元电路的输出端的状态保持为正常逻辑状态。
3.如权利要求2所述的动态寄存器单元电路，其中，所述第一P沟道器件和所述第一N沟道器件二者的栅极与所述数据输入端耦接，二者的漏极耦接于第一节点；
所述第二P沟道器件和所述第三N沟道器件二者的栅极与所述第一节点耦接，二者的漏极分别与所述第三P沟道器件和所述第二N沟道器件的源极耦接；所述第三P沟道器件和所述第二N沟道器件二者的漏极耦接于作为所述第一锁存电路的输出端的第二节点，二者的栅极分别与时钟信号输入端以及反向时钟信号输入端耦接，所述时钟信号输入端用于提供所述时钟信号，所述反向时钟信号输入端用于提供与所述时钟信号的相位相反的反向时钟信号；
所述第四P沟道器件和所述第五N沟道器件二者的栅极与所述第二节点耦接，二者的漏极分别与所述第五P沟道器件和所述第四N沟道器件的源极耦接；所述第五P沟道器件和所述第四N沟道器件二者的漏极耦接于作为所述第三子电路的输出端的第三节点，二者的栅极分别与所述反向时钟信号输入端以及所述时钟信号输入端耦接；
所述第六P沟道器件和所述第六N沟道器件二者的栅极与所述第三节点耦接，二者的漏极耦接于作为所述动态寄存器单元电路的输出端的第四节点；以及，
所述第一P沟道器件、所述第二P沟道器件、所述第四P沟道器件以及所述第六P沟道器件的源极分别与正向电源电压输入端耦接；所述第一N沟道器件、所述第三N沟道器件、所述第五N沟道器件以及所述第六N沟道器件的源极分别与负向电源电压输入端耦接。
4.如权利要求2或3所述的动态寄存器单元电路，其中，所述保护子电路包括堆叠设置的两个N沟道器件，
其中，所述两个N沟道器件中的一个N沟道器件的漏极与所述第三子电路的输出端耦接，其栅极与反向时钟信号输入端耦接，其源极与所述两个N沟道器件中的另一N沟道器件的漏极耦接，所述反向时钟信号输入端用于提供与所述时钟信号的相位相反的反向时钟信号；以及
所述另一N沟道器件的栅极与所述动态寄存器单元电路的输出端耦接，其源极与负向电源电压输入端耦接。
5.如权利要求1至3中任一所述的动态寄存器单元电路，还包括：
时钟缓冲电路，所述时钟缓冲电路用于对来自时钟信号源的原始时钟信号进行缓冲处理，以得到所述第一锁存电路和所述第二锁存电路所需的所述时钟信号以及与所述时钟信号的相位相反的反向时钟信号。
6.如权利要求5所述的动态寄存器单元电路，其中，所述时钟缓冲电路包括两组堆叠设置的P沟道器件和N沟道器件，其中，第一组堆叠设置的P沟道器件和N沟道器件中的两个沟道器件的栅极用于接收所述原始时钟信号，该两个沟道器件的漏极耦接于一中间节点，所述中间节点构成用于提供所述时钟信号的时钟信号输入端；
第二组堆叠设置的P沟道器件和N沟道器件中的两个沟道器件的栅极与所述中间节点耦接，该两个沟道器件的漏极耦接于一输出节点，所述输出节点构成用于提供所述反向时钟信号的反向时钟信号输入端；以及
所述两组堆叠设置的P沟道器件和N沟道器件中的各P沟道器件的源极分别与正向电源电压输入端耦接，各N沟道器件的源极分别与负向电源电压输入端耦接。
7.如权利要求2或3所述的动态寄存器单元电路，其中，所述第一锁存电路以及所述第二锁存电路中的各沟道器件包括具备常规电压阈值、低电压阈值、或者超低电压阈值的沟道器件。
8.如权利要求2或3所述的动态寄存器单元电路，其中，所述第一锁存电路以及所述第二锁存电路中的各P沟道器件包括P沟道金属氧化物半导体PMOS器件，各N沟道器件包括N沟道金属氧化物半导体NMOS器件。
9.如权利要求1至3中任一所述的动态寄存器单元电路，其中，所述第一逻辑值为0，所述第二逻辑值为1。
10.一种动态寄存器，包括至少一个如权利要求1至9中任一所述的动态寄存器单元电路。
11.如权利要求10所述的动态寄存器，其中，所述至少一个动态寄存器单元电路共享同一时钟缓冲电路，所述时钟缓冲电路用于对来自时钟信号源的原始时钟信号进行缓冲处理，以得到所述至少一个动态寄存器单元电路所需的时钟信号，以及与所述时钟信号的相位相反的反向时钟信号。
12.一种电子芯片，包括如权利要求10所述的动态寄存器。
13.一种电子设备，包括如权利要求12所述的电子芯片。
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