JP6158277B2 - 交差結合効果を低減するためのシステムおよび方法 - Google Patents
交差結合効果を低減するためのシステムおよび方法 Download PDFInfo
- Publication number
- JP6158277B2 JP6158277B2 JP2015231635A JP2015231635A JP6158277B2 JP 6158277 B2 JP6158277 B2 JP 6158277B2 JP 2015231635 A JP2015231635 A JP 2015231635A JP 2015231635 A JP2015231635 A JP 2015231635A JP 6158277 B2 JP6158277 B2 JP 6158277B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- transistor
- coupled
- bus line
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
- G06F13/4077—Precharging or discharging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Human Computer Interaction (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
102 入力信号、信号
104 ドライバ回路
106 遅延要素
108 バスライン
110 出力信号
110A 出力信号
110B 出力信号
120 第1の構成要素
130 第2の構成要素
202 信号、入力信号
210A 出力信号
210B 出力信号
300 スキュードインバータ回路
304 第1のインバータ、インバータ
306 第2のインバータ、インバータ
308 NANDゲート
310 第1の入力
320 第2の入力
400 スキュードインバータ回路
404 第1のインバータ、インバータ
406 第2のインバータ、インバータ
408 NORゲート
500 レベルシフタ
504 第2のPFET
506 第1のp型電界効果トランジスタ(PFET)
508 第1のn型電界効果トランジスタ(NFET)
512 第1のインバータ
514 第4のPFET
516 第3のPFET
518 第2のNFET
520 第2のインバータ
600 レベルシフタ
604 第1のn型電界効果トランジスタ(NFET)
606 第3のインバータ
608 第4のインバータ
612 第2のNFET
614 第2のインバータ
616 第1のインバータ
700 ラッチ
704 クロック(CLK)信号
706 第1のn型電界効果トランジスタ(NFET)
708 第4のインバータ
712 第1のインバータ
714 第2のインバータ
716 第2のNFET
718 第3のインバータ
800 センス増幅器
812 第1のp型電界効果トランジスタ(PFET)
814 第3のPFET
816 第4のPFET
818 第6のPFET
820 第5のPFET
822 第2のPFET
824 第4のNFET
826 第5のNFET
828 第1のn型電界効果トランジスタ(NFET)
830 第3のNFET
832 第2のNFET
840 入力信号102の逆
850 イネーブル信号
860 ノードq
862 ノードnq
870 内部ノードx
872 内部ノードnx
880 NANDゲート
881 第1のNANDゲート
882 第2のNANDゲート
1000 デバイス
1022 システムオンチップデバイス
1026 ディスプレイコントローラ
1028 ディスプレイ
1030 入力デバイス
1032 メモリ
1034 コーダ/デコーダ(コーデック)
1036 スピーカー
1038 マイクロフォン
1040 ワイヤレスコントローラ
1042 ワイヤレスアンテナ
1044 電源
1064 デジタル信号プロセッサ(DSP)
1090 ドライバ回路、バスライン
1094 遅延要素
1096 遅延要素
Claims (18)
- 複数のバスラインにそれぞれ結合された複数のドライバ回路を備えるデバイスであって、各ドライバ回路が、
入力信号を受信するとともに、
出力信号を生成するように構成された遅延要素を含み、前記入力信号がロジックハイレベルからロジックローレベルへ遷移した場合、前記出力信号が、第1の遅延期間の後にロジックレベルを遷移し、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルへ遷移した場合、前記出力信号が、第2の遅延期間の後にロジックレベルを遷移するとともに、前記遅延要素がレベルシフタであり、
前記複数のドライバ回路のうちの第1のドライバ回路が、第1のバスラインに結合されるとともに、第1の遅延要素を含み、前記第1のドライバ回路が、第1のバスラインを介して第1の出力信号を送信するように構成されるとともに、
前記複数のドライバ回路のうちの第2のドライバ回路が、前記第1のバスラインに物理的に極近接する第2のバスラインに結合されるとともに、第2の遅延要素を含み、前記第2のドライバ回路が、前記第2のバスラインを介して第2の出力信号を送信するように構成され、
前記レベルシフタが、
第1のn型金属酸化物半導体(NMOS)トランジスタと、
第2のNMOSトランジスタとを備え、
第1の入力信号が、前記第1のNMOSトランジスタのゲートに印加されるとともに、
反転された第1の入力信号が、前記第2のNMOSトランジスタのゲートに印加される、デバイス。 - 前記第1の遅延期間および前記第2の遅延期間の間の差が、前記第1の出力信号および前記第2の出力信号が反対のロジックレベルに遷移する際に、前記第1の出力信号が前記第2の出力信号と同時にロジックレベルを遷移するのを防ぐ、請求項1に記載のデバイス。
- 前記レベルシフタが、
前記第1のNMOSトランジスタの端子に結合して、前記第1の出力信号を生成する第1のインバータと、
第1のp型金属酸化物半導体(PMOS)トランジスタと、
第2のPMOSトランジスタであって、前記第1のPMOSトランジスタが、前記第2のPMOSトランジスタおよび前記第1のNMOSトランジスタの間に直列に結合される、第2のPMOSトランジスタと、
第3のPMOSトランジスタと、
第4のPMOSトランジスタであって、前記第3のPMOSトランジスタが、前記第4のPMOSトランジスタと前記第2のNMOSトランジスタとの間に直列に結合される、第4のPMOSトランジスタとをさらに備える、請求項1に記載のデバイス。 - 前記第1の入力信号が、前記第1のPMOSトランジスタのゲートに印加され、入力信号の前記反転は、前記第3のPMOSトランジスタのゲートに印加され、前記第2のPMOSトランジスタのゲートが、前記第3のPMOSトランジスタの端子および前記第2のNMOSトランジスタの端子に結合されるとともに、前記第4のPMOSトランジスタのゲートが、前記第1のPMOSトランジスタの端子、前記第1のNMOSトランジスタの前記端子、および前記第1のインバータの入力に結合される、請求項3に記載のデバイス。
- 前記第1のNMOSトランジスタの端子が、第1のインバータの入力、および第2のインバータの出力に結合されるとともに、前記第2のNMOSトランジスタの端子が、前記第2のインバータの入力、前記第1のインバータの出力、および前記第1の出力信号を生成する第3のインバータの入力に結合される、請求項1に記載のデバイス。
- 前記第1のNMOSトランジスタの第1のチャネルが、前記第2のNMOSトランジスタの第2のチャネルよりも長い、請求項1に記載のデバイス。
- 前記第1のNMOSトランジスタの第1の閾値電圧レベルが、前記第2のNMOSトランジスタの第2の閾値電圧レベルよりも大きい、請求項6に記載のデバイス。
- 前記第1のNMOSトランジスタ第1の幅が、前記第2のNMOSトランジスタの第2の幅よりも狭い、請求項7に記載のデバイス。
- 複数のバスラインにそれぞれ結合された複数のドライバ回路を備えるデバイスであって、前記複数のドライバ回路のそれぞれが、
入力信号を受信するとともに、
出力信号を生成するように構成された遅延要素を含み、前記入力信号がロジックハイレベルからロジックローレベルへ遷移した場合、前記出力信号が、第1の遅延期間の後にロジックレベルを遷移し、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルへ遷移した場合、前記出力信号が、第2の遅延期間の後にロジックレベルを遷移するとともに、前記遅延要素がセンス増幅器であり、
前記複数のドライバ回路のうちの第1のドライバ回路が、第1のバスラインに結合されるとともに、第1の遅延要素を含み、前記第1のドライバ回路が、第1のバスラインを介して第1の出力信号を送信するように構成されるとともに、
前記複数のドライバ回路のうちの第2のドライバ回路が、前記第1のバスラインに物理的に極近接する第2のバスラインに結合されるとともに、第2の遅延要素を含み、前記第2のドライバ回路が、前記第2のバスラインを介して第2の出力信号を送信するように構成され、
前記センス増幅器が、プリチャージp型金属酸化物半導体(PMOS)トランジスタの第1のペアを備え、プリチャージPMOSトランジスタの前記第1のペアの第1のプリチャージPMOSトランジスタが、第1のn型金属酸化物半導体(NMOS)トランジスタの端子および第2のNMOSトランジスタの端子をプルアップするとともに、プリチャージPMOSトランジスタの前記第1のペアの第2のプリチャージPMOSトランジスタが、第3のNMOSトランジスタの端子、および第4のNMOSトランジスタの端子をプルアップする、デバイス。 - 前記センス増幅器が、プリチャージPMOSトランジスタの第2のペアをさらに備え、プリチャージPMOSトランジスタの前記第2のペアの第3のプリチャージPMOSトランジスタが、第1のPMOSトランジスタのゲートおよび前記第1のNMOSトランジスタのゲートをプルアップし、プリチャージPMOSトランジスタの前記第2のペアの第4のプリチャージPMOSトランジスタが、第2のPMOSトランジスタのゲートおよび前記第3のNMOSトランジスタのゲートをプルアップするとともに、前記第1のPMOSトランジスタおよび第1のNMOSトランジスタが直列に結合され、前記第2のPMOSトランジスタおよび前記第3のNMOSトランジスタが直列に結合される、請求項9に記載のデバイス。
- 第1の入力信号が、前記第4のNMOSトランジスタのゲートに印加され、入力信号の反転が、前記第2のNMOSトランジスタのゲートに印加されるとともに、交差結合されたNANDゲートの第1の入力が、前記第4のプリチャージPMOSトランジスタの端子、前記第1のPMOSトランジスタの端子、および前記第1のNMOSトランジスタの第2の端子に結合されるとともに、前記交差結合されたNANDゲートの第2の入力が、前記第3のプリチャージPMOSトランジスタの端子、前記第2のPMOSトランジスタの端子、および前記第3のNMOSトランジスタの第2の端子に結合される、請求項10に記載のデバイス。
- 複数の遅延要素のそれぞれにおいて入力信号を受信するステップであって、前記遅延要素が対応するバスラインにそれぞれ結合される、ステップと、
前記遅延要素において出力信号を生成するステップであって、前記入力信号がロジックハイレベルからロジックローレベルに遷移した場合、前記出力信号が第1の遅延期間の後にロジックレベルを遷移し、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移した場合、前記出力信号が第2の遅延期間の後にロジックレベルを遷移するとともに、前記遅延要素がレベルシフタである、ステップとを含み、
前記複数の遅延要素のうちの第1の遅延要素が、第1のバスラインに結合されるとともに、前記第1の遅延要素が、第1のバスラインを介して第1の出力信号を送信するように構成されるとともに、
前記複数の遅延要素のうちの第2の遅延要素が、前記第1のバスラインに物理的に極近接する第2のバスラインに結合されるとともに、前記第2の遅延要素が、前記第2のバスラインを介して第2の出力信号を送信するように構成され、
前記レベルシフタは、
第1のn型金属酸化物半導体(NMOS)トランジスタと、
第2のNMOSトランジスタとを備え、
第1の入力信号が、前記第1のNMOSトランジスタのゲートに印加されるとともに、
反転された第1の入力信号が、前記第2のNMOSトランジスタのゲートに印加される、方法。 - 前記第2の遅延要素において第2の入力信号を受信するステップと、
前記第2の遅延要素において第2の出力信号を生成するステップとをさらに含む、請求項12に記載の方法。 - 複数の遅延要素のそれぞれにおいて入力信号を受信するステップであって、前記遅延要素が対応するバスラインにそれぞれ結合される、ステップと、
前記遅延要素において出力信号を生成するステップであって、前記入力信号がロジックハイレベルからロジックローレベルに遷移した場合、前記出力信号が第1の遅延期間の後にロジックレベルを遷移し、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移した場合、前記出力信号が第2の遅延期間の後にロジックレベルを遷移するとともに、前記遅延要素がセンス増幅器である、ステップとを含み、
前記複数の遅延要素のうちの第1の遅延要素が、第1のバスラインに結合され、前記第1の遅延要素が、第1のバスラインを介して第1の出力信号を送信するように構成されるとともに、
前記複数の遅延要素のうちの第2の遅延要素が、前記第1のバスラインに物理的に極近接する第2のバスラインに結合され、前記第2の遅延要素が、前記第2のバスラインを介して第2の出力信号を送信するように構成され、
前記センス増幅器は、プリチャージp型金属酸化物半導体(PMOS)トランジスタの第1のペアを備え、プリチャージPMOSトランジスタの前記第1のペアの第1のプリチャージPMOSトランジスタが、第1のn型金属酸化物半導体(NMOS)トランジスタの端子、および第2のNMOSトランジスタの端子をプルアップし、プリチャージPMOSトランジスタの前記第1のペアの第2のプリチャージPMOSトランジスタが、第3のNMOSトランジスタの端子、および第4のNMOSトランジスタの端子をプルアップする、方法。 - 前記センス増幅器が、プリチャージPMOSトランジスタの第2のペアをさらに備え、プリチャージPMOSトランジスタの前記第2のペアの第3のプリチャージPMOSトランジスタが、第1のPMOSトランジスタのゲートおよび前記第1のNMOSトランジスタのゲートをプルアップし、プリチャージPMOSトランジスタの前記第2のペアの第4のプリチャージPMOSトランジスタが、第2のPMOSトランジスタのゲート、および第3のNMOSトランジスタのゲートをプルアップするとともに、第1のPMOSトランジスタおよび第1のNMOSトランジスタが直列に結合され、第2のPMOSトランジスタおよび第3のNMOSトランジスタが直列に結合される、請求項14に記載の方法。
- 入力信号の遷移に基づいて、対応するバスラインにおける出力信号を遅延させる手段であって、前記入力信号がロジックハイレベルからロジックローレベルに遷移した場合に、前記出力信号が第1の遅延期間だけ遅延され、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移した場合、前記出力信号が第2の遅延期間だけ遅延され、前記出力信号を遅延させる手段がレベルシフタを含む、装置であって、
前記出力信号を遅延させる手段は、
第1の入力信号の遷移に基づいて、第1のバスラインにおいて第1の出力信号を遅延させる手段と、
第2の入力信号の遷移に基づいて、前記第1のバスラインに物理的に極近接する第2のバスラインにおいて第2の出力信号を遅延させる手段とを備え、
前記レベルシフタは、
第1のn型金属酸化物半導体(NMOS)トランジスタと、
第2のNMOSトランジスタとを備え、
前記第1の入力信号が、前記第1のNMOSトランジスタのゲートに印加されるとともに、
反転された第1の入力信号が、前記第2のNMOSトランジスタのゲートに印加される、装置。 - 入力信号の遷移に基づいて、対応するバスラインにおける出力信号を遅延させる手段であって、前記入力信号がロジックハイレベルからロジックローレベルに遷移した場合に、前記出力信号が第1の遅延期間だけ遅延され、前記入力信号が前記ロジックローレベルから前記ロジックハイレベルに遷移した場合、前記出力信号が第2の遅延期間だけ遅延され、前記出力信号を遅延させる手段がセンス増幅器を含む、装置であって、
前記出力信号を遅延させる手段は、
第1の入力信号の遷移に基づいて、第1のバスラインにおいて第1の出力信号を遅延させる手段と、
第2の入力信号の遷移に基づいて、前記第1のバスラインに物理的に極近接する第2のバスラインにおいて第2の出力信号を遅延させる手段とを備え、
前記センス増幅器は、プリチャージp型金属酸化物半導体(PMOS)トランジスタの第1のペアを備え、プリチャージPMOSトランジスタの前記第1のペアの第1のプリチャージPMOSトランジスタが、第1のn型金属酸化物半導体(NMOS)トランジスタの端子、および第2のNMOSトランジスタの端子をプルアップし、プリチャージPMOSトランジスタの前記第1のペアの第2のプリチャージPMOSトランジスタが、第3のNMOSトランジスタの端子、および第4のNMOSトランジスタの端子をプルアップする、装置。 - コーディング/デコーディング手段と、
処理手段とをさらに備え、前記コーディング/デコーディング手段が、前記第1のバスラインを介して前記処理手段に結合されるとともに、前記第1の出力信号が前記第1のバスラインを介して前記処理手段に送信される、請求項16または17に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/242,469 US20130076424A1 (en) | 2011-09-23 | 2011-09-23 | System and method for reducing cross coupling effects |
US13/242,469 | 2011-09-23 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014532079A Division JP5930434B2 (ja) | 2011-09-23 | 2012-09-24 | 交差結合効果を低減するためのシステムおよび方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016042387A JP2016042387A (ja) | 2016-03-31 |
JP6158277B2 true JP6158277B2 (ja) | 2017-07-05 |
Family
ID=47089126
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014532079A Expired - Fee Related JP5930434B2 (ja) | 2011-09-23 | 2012-09-24 | 交差結合効果を低減するためのシステムおよび方法 |
JP2015231635A Expired - Fee Related JP6158277B2 (ja) | 2011-09-23 | 2015-11-27 | 交差結合効果を低減するためのシステムおよび方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014532079A Expired - Fee Related JP5930434B2 (ja) | 2011-09-23 | 2012-09-24 | 交差結合効果を低減するためのシステムおよび方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20130076424A1 (ja) |
EP (1) | EP2758887B1 (ja) |
JP (2) | JP5930434B2 (ja) |
KR (1) | KR101559436B1 (ja) |
CN (1) | CN103814366B (ja) |
WO (1) | WO2013044254A1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130076424A1 (en) | 2011-09-23 | 2013-03-28 | Qualcomm Incorporated | System and method for reducing cross coupling effects |
CN104380605B (zh) * | 2012-08-01 | 2017-12-08 | 瑞萨电子株式会社 | 电平移位电路、半导体器件 |
TWI504148B (zh) * | 2012-10-23 | 2015-10-11 | Mstar Semiconductor Inc | 記憶體系統 |
US10088514B2 (en) * | 2015-06-30 | 2018-10-02 | Intel Corporation | Orientation indicator with pin signal alteration |
JP2017207963A (ja) * | 2016-05-19 | 2017-11-24 | ソニー株式会社 | データ伝送回路、データ伝送システムおよびデータ伝送回路の制御方法 |
US10147159B2 (en) * | 2017-04-07 | 2018-12-04 | Microsoft Technology Licensing, Llc | Ink render using high priority queues |
US10600730B2 (en) | 2018-01-26 | 2020-03-24 | Nvidia Corporation | Cross talk reduction differential cross over routing systems and methods |
CN109981098B (zh) * | 2019-04-18 | 2020-08-14 | 珠海格力电器股份有限公司 | 提高通讯线抗干扰能力的通讯线辅助电路及其控制方法 |
US11356236B2 (en) * | 2019-05-16 | 2022-06-07 | Texas Instruments Incorporated | Bidirectional re-driver for half-duplex interfaces |
JP7456506B2 (ja) * | 2020-07-30 | 2024-03-27 | 株式会社村田製作所 | 生体活動検出センサ |
US11417391B2 (en) * | 2020-08-28 | 2022-08-16 | Micron Technology, Inc. | Systems and methods for level down shifting drivers |
CN114070666B (zh) * | 2021-11-10 | 2022-12-20 | 上海裕芯电子科技有限公司 | 一种总线通讯接口电路及增强总线通讯效果的通信方法 |
Family Cites Families (39)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4321492A (en) * | 1979-10-15 | 1982-03-23 | Rca Corporation | Two input sense circuit |
US4393315A (en) | 1981-05-18 | 1983-07-12 | Sperry Corporation | High-gain stabilized converter |
JPH0720060B2 (ja) * | 1985-08-14 | 1995-03-06 | 株式会社東芝 | 出力回路装置 |
US5519344A (en) * | 1994-06-30 | 1996-05-21 | Proebsting; Robert J. | Fast propagation technique in CMOS integrated circuits |
US5487038A (en) | 1994-08-15 | 1996-01-23 | Creative Integrated Systems, Inc. | Method for read cycle interrupts in a dynamic read-only memory |
JP3487723B2 (ja) | 1996-09-19 | 2004-01-19 | 沖電気工業株式会社 | インタフェース回路及び信号伝送方法 |
JP4112647B2 (ja) * | 1996-12-27 | 2008-07-02 | 三菱電機株式会社 | マトリクス表示装置の駆動回路 |
JP3033523B2 (ja) | 1997-05-16 | 2000-04-17 | 日本電気株式会社 | 出力回路 |
US6253359B1 (en) | 1998-01-29 | 2001-06-26 | Texas Instruments Incorporated | Method for analyzing circuit delays caused by capacitive coupling in digital circuits |
US6111446A (en) | 1998-03-20 | 2000-08-29 | Micron Technology, Inc. | Integrated circuit data latch driver circuit |
JP2002049447A (ja) | 2000-08-03 | 2002-02-15 | Matsushita Electric Ind Co Ltd | 信号伝送システム |
US6489809B2 (en) | 2000-11-30 | 2002-12-03 | Infineon Technologies Ag | Circuit for receiving and driving a clock-signal |
JP2002231890A (ja) | 2001-02-01 | 2002-08-16 | Sanyo Electric Co Ltd | 半導体集積回路 |
US6552953B2 (en) | 2001-02-05 | 2003-04-22 | Micron Technology, Inc. | High speed signal path and method |
US20040243871A1 (en) | 2001-09-11 | 2004-12-02 | Andre Nieuwland | Electric device with data communication bus |
JP4397555B2 (ja) | 2001-11-30 | 2010-01-13 | 株式会社半導体エネルギー研究所 | 半導体装置、電子機器 |
JP3652644B2 (ja) * | 2001-12-26 | 2005-05-25 | 株式会社半導体理工学研究センター | 回路装置 |
KR100468733B1 (ko) * | 2002-06-07 | 2005-01-29 | 삼성전자주식회사 | 스큐드 버스 구동 방법 및 회로 |
JP3805311B2 (ja) * | 2003-02-04 | 2006-08-02 | 富士通株式会社 | 出力回路 |
US6992603B2 (en) | 2004-03-31 | 2006-01-31 | Intel Corporation | Single-stage and multi-stage low power interconnect architectures |
US7542848B2 (en) * | 2004-09-28 | 2009-06-02 | The Boeing Company | Software-defined GPS receivers and distributed positioning system |
DE102004054546B4 (de) | 2004-11-11 | 2011-06-22 | Qimonda AG, 81739 | Treiberschaltung |
EP1662410A1 (en) | 2004-11-30 | 2006-05-31 | Infineon Technologies AG | Method and device for analyzing crosstalk effects in an electronic device |
JP2006237388A (ja) | 2005-02-25 | 2006-09-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路及び半導体集積回路の制御方法及び信号伝送回路 |
US7260755B2 (en) * | 2005-03-03 | 2007-08-21 | International Business Machines Corporation | Skewed inverter delay line for use in measuring critical paths in an integrated circuit |
US7605666B2 (en) | 2007-08-22 | 2009-10-20 | Chris Karabatsos | High frequency digital oscillator-on-demand with synchronization |
JP2006352741A (ja) | 2005-06-20 | 2006-12-28 | Nec Electronics Corp | デッドタイム制御回路 |
US7312626B2 (en) | 2005-08-31 | 2007-12-25 | Micron Technology, Inc. | CMOS circuits with reduced crowbar current |
US7738307B2 (en) * | 2005-09-29 | 2010-06-15 | Hynix Semiconductor, Inc. | Data transmission device in semiconductor memory device |
KR100868251B1 (ko) | 2007-03-22 | 2008-11-12 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
US8090052B2 (en) | 2007-03-29 | 2012-01-03 | Intel Corporation | Systems and methods for digital delayed array transmitter architecture with beam steering capability for high data rate |
US8359173B2 (en) | 2007-11-07 | 2013-01-22 | Northwestern University | System and methods for dynamic power estimation for a digital circuit |
JP2009296119A (ja) * | 2008-06-03 | 2009-12-17 | Toshiba Corp | 双方向バッファ回路及び信号レベル変換回路 |
US7756669B2 (en) * | 2008-06-18 | 2010-07-13 | Gm Global Technology Operations, Inc. | Systems and methods for estimating temperatures of power module components |
US7772887B2 (en) * | 2008-07-29 | 2010-08-10 | Qualcomm Incorporated | High signal level compliant input/output circuits |
US8117420B2 (en) * | 2008-08-07 | 2012-02-14 | Qualcomm Incorporated | Buffer management structure with selective flush |
US8274311B2 (en) | 2009-02-27 | 2012-09-25 | Yonghua Liu | Data transmission system and method |
JP2011017869A (ja) * | 2009-07-08 | 2011-01-27 | Renesas Electronics Corp | 表示パネル駆動装置、表示装置、及び、表示パネル駆動方法 |
US20130076424A1 (en) | 2011-09-23 | 2013-03-28 | Qualcomm Incorporated | System and method for reducing cross coupling effects |
-
2011
- 2011-09-23 US US13/242,469 patent/US20130076424A1/en not_active Abandoned
-
2012
- 2012-09-24 WO PCT/US2012/056954 patent/WO2013044254A1/en active Search and Examination
- 2012-09-24 KR KR1020147010926A patent/KR101559436B1/ko not_active IP Right Cessation
- 2012-09-24 JP JP2014532079A patent/JP5930434B2/ja not_active Expired - Fee Related
- 2012-09-24 CN CN201280045551.9A patent/CN103814366B/zh not_active Expired - Fee Related
- 2012-09-24 EP EP12779196.0A patent/EP2758887B1/en not_active Not-in-force
-
2015
- 2015-11-27 JP JP2015231635A patent/JP6158277B2/ja not_active Expired - Fee Related
-
2016
- 2016-02-17 US US15/045,282 patent/US9785601B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP2758887A1 (en) | 2014-07-30 |
JP5930434B2 (ja) | 2016-06-08 |
US20160162432A1 (en) | 2016-06-09 |
EP2758887B1 (en) | 2018-01-17 |
JP2014531673A (ja) | 2014-11-27 |
CN103814366A (zh) | 2014-05-21 |
US20130076424A1 (en) | 2013-03-28 |
JP2016042387A (ja) | 2016-03-31 |
WO2013044254A1 (en) | 2013-03-28 |
US9785601B2 (en) | 2017-10-10 |
CN103814366B (zh) | 2017-06-16 |
KR20140081834A (ko) | 2014-07-01 |
KR101559436B1 (ko) | 2015-10-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6158277B2 (ja) | 交差結合効果を低減するためのシステムおよび方法 | |
JP5923674B2 (ja) | レベルシフタを含むセンスアンプ | |
JP4987607B2 (ja) | レベルシフト回路 | |
JP5960870B2 (ja) | マルチ電圧レベルのマルチダイナミック回路構造デバイス | |
US9722585B2 (en) | Circuit and method to extend a signal comparison voltage range | |
US20180046209A1 (en) | Voltage droop control | |
JP2018534819A5 (ja) | ||
US6373290B1 (en) | Clock-delayed pseudo-NMOS domino logic | |
US7928792B2 (en) | Apparatus for outputting complementary signals using bootstrapping technology | |
US7557630B2 (en) | Sense amplifier-based flip-flop for reducing output delay time and method thereof | |
KR101730870B1 (ko) | 도미노 로직 회로 및 파이프라인 도미노 로직 회로 | |
US9607674B1 (en) | Pulse latch reset tracking at high differential voltage | |
KR20120140013A (ko) | 펄스 생성기 | |
TWI728430B (zh) | 用於防止偏壓溫度不穩定的電路和方法 | |
KR20160043893A (ko) | 양방향 지연 회로 및 이를 포함하는 집적 회로 | |
Nasreen et al. | DESIGN OF CARRY LOOK AHEAD ADDER USING SUB THRESHOLD DUAL MODE LOGIC | |
JP2006129028A (ja) | 差動信号生成回路および差動信号送信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161130 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170104 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170404 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170508 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170607 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6158277 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |