KR101730870B1

KR101730870B1 - 도미노 로직 회로 및 파이프라인 도미노 로직 회로

Info

Publication number: KR101730870B1
Application number: KR1020100123239A
Authority: KR
Inventors: 이형욱; 정건옥; 김수환; 김아름; 라훌 싱
Original assignee: 삼성전자주식회사; 서울대학교산학협력단
Priority date: 2010-12-06
Filing date: 2010-12-06
Publication date: 2017-04-28
Also published as: US20120139584A1; US8542033B2; KR20120062126A

Abstract

도미노 로직 회로는 제1 평가부, 제2 평가부 및 출력부를 포함한다. 상기 제1 평가부는 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 푸터 노드를 디스차지하며, 상기 클럭 신호의 제2 위상에서 복수의 입력 신호에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정한다. 상기 제2 평가부는 상기 제1 다이나믹 노드와 상기 푸터 노드에 연결되고, 상기 클럭 신호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 푸터 노드의 전압 레벨에 응답하여 상기 제2 다이나믹 노드의 논리 레벨을 결정한다. 상기 출력부는 상기 제1 다이나믹 노드 및 상기 제2 다이나믹 노드에 연결되고, 상기 제1 다이나믹 노드의 제1 전압과 상기 제2 다이나믹 노드의 제2 전압의 레벨에 따른 출력 신호를 제공한다.

Description

도미노 로직 회로 및 파이프라인 도미노 로직 회로{Domino logic circuit and pipeline domino logic circuit}

본 발명은 반도체 장치에 관한 것으로 보다 상세하게는 도미노 로직 회로 및 파이프라인 도미노 로직 회로에 관한 것이다.

도미노 회로는 적은 면적과 빠른 스위칭 속도를 제공하는 잘 알려진 회로 기술로서 고성능 마이크로프로세서에 널리 사용된다. 그러나, 도미노 회로에 VDSM(Very Deep Submicron) 기술을 이용하는 경우, 도미노 회로는 잡음에 민감한 단점이 있다.

특히 전원 전압이 점점 낮아짐에 따라 전원 전압에 대한 잡음의 비율은 증가하고 있다. 이러한 VDSM 기술과 낮은 전원 전압은 도미노 회로의 오동작을 야기할 수 있다.

이에 따라, 본 발명의 일 목적은 잡음에 강하면서 고속 동작을 수행할 수 있는 도미노 로직 회로를 제공하는데 있다.

본 발명의 일 목적은 잡음에 강하면서 고속 동작을 수행할 수 있는 파이프라인 도미노 로직 회로를 제공하는데 있다.

상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예 따른 도미노 로직 회로는 제1 평가부, 제2 평가부 및 출력부를 포함한다. 상기 제1 평가부는 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 푸터 노드를 디스차지하며, 상기 클럭 신호의 제2 위상에서 복수의 입력 신호에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정한다. 상기 제2 평가부는 상기 제1 다이나믹 노드와 상기 푸터 노드에 연결되고, 상기 클럭 신호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 푸터 노드의 전압 레벨에 응답하여 상기 제2 다이나믹 노드의 논리 레벨을 결정한다. 상기 출력부는 상기 제1 다이나믹 노드 및 상기 제2 다이나믹 노드에 연결되고, 상기 제1 다이나믹 노드의 제1 전압과 상기 제2 다이나믹 노드의 제2 전압의 레벨에 따른 출력 신호를 제공한다.

예시적인 실시예에 있어서, 상기 클럭 신호의 제2 페이즈에서 상기 제1 다이나믹 노드와 상기 푸터 노드는 전하를 공유할 수 있다.

예시적인 실시예에 있어서, 상기 제2 전압은 제1 레벨과 상기 제1 레벨보다 낮은 제2 레벨 사이를 스윙하고, 상기 제1 전압은 상기 제1 레벨 보다 낮고 상기 제2 레벨보다 높은 제3 레벨 사이를 스윙하고,

상기 푸터 노드의 전압은 상기 제3 레벨과 상기 제2 레벨 사이를 스윙하고, 상기 제1 레벨은 전원 전압 레벨이고, 상기 제2 레벨은 접지 전압 레벨일 수 있다.

예시적인 실시예에 있어서, 상기 제1 평가부는 상기 클럭 신호의 제1 위상에서 상기 제1 다이나믹 노드를 프리차지하는 프리차지 트랜지스터; 상기 제1 다이나믹 노드와 상기 푸터 노드 사이에 연결되고, 상기 입력 신호에 응답하여 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크; 및 상기 클럭 신호에 응답하여 상기 푸터 노드의 전압 레벨을 결정하는 풀다운 트랜지스터를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 프리차지 트랜지스터는 소스가 전원 전압에 연결되고, 드레인은 상기 제1 다이나믹 노드에 연결되고, 게이트로는 상기 클럭 신호를 인가받는 피모스 트랜지스터이고, 상기 풀다운 트랜지스터는 소스는 접지 전압에 연결되고, 드레인은 상기 푸터 노드에 연결되고, 게이트로는 상기 클럭 신호가 반전된 반전 클럭 신호를 인가받는 엔모스 트랜지스터일 수 있다.

예시적인 실시예에 있어서, 상기 제2 평가부는 전원 전압과 상기 제2 다이나믹 노드 사이에 연결되고 상기 클럭 신호에 응답하여 상기 제2 다아나믹 노드를 프리차지하는 제1 피모스 트랜지스터; 상기 제2 다이나믹 노드에 연결되는 드레인 및 상기 푸터 노드에 연결되는 게이트를 구비하는 제1 엔모스 트랜지스터; 상기 제1 엔모스 트랜지스터의 소스에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터; 상기 푸터 노드에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 제2 다이나믹 노드에 연결되는 게이트를 구비하는 제3 엔모스 트랜지스터; 및 상기 제1 다이나믹 노드에 연결되는 소스, 상기 푸터 노드에 연결되는 게이트 및 상기 제2 다이나믹 노드에 연결되는 제2 피모스 트랜지스터를 포함할 수 있다.

상기 제2 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터는 키퍼 트랜지스터로 동작하고, 상기 제2 피모스 트랜지스터의 크기는 상기 제1 피모스 트랜지스터의 크기보다 작고와 상기 제3 엔모스 트랜지스터의 크기는 상기 제1 및 제2 엔모스 트랜지스터의 크기보다 작을 수 있다.

예시적인 실시예에 있어서, 상기 출력부는 상기 제1 전압과 상기 제2 전압을 낸드 연산하여 상기 출력 신호로 제공하는 낸드 게이트를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 낸드 게이트는 전원 전압과 상기 출력 신호가 제공되는 출력 노드 사이에 연결되고 게이트로는 상기 제1 전압을 수신하는 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터와 병렬로 상기 전원 전압과 상기 출력 노드 사이에 연결되며 상기 제2 전압을 수신하는 제2 피모스 트랜지스터; 및 상기 출력 노드와 접지 사이에 직렬 연결되고 각각의 게이트로는 상기 제1 전압 및 상기 제2 전압을 수신하는 제1 및 제2 엔모스 트랜지스터들을 포함할 수 있다.

상기한 본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예 따른 연결 순서에 따라 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들을 포함하는 파이프라인 도미노 로직 회로에 있어서, 상기 로직 블록들 각각은 제1 평가부, 제2 평가부 및 출력부를 포함한다. 상기 제1 평가부는 상기 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 푸터 노드를 디스차지하며, 상기 클럭 신호의 제2 위상에서 입력 데이터에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정한다. 상기 제2 평가부는 상기 제1 다이나믹 노드와 상기 푸터 노드에 연결되고, 상기 클럭 시호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 푸터 노드의 전압 레벨에 응답하여 상기 제2 다이나믹 노드의 논리 레벨을 결정한다. 상기 출력부는 상기 제1 다이나믹 노드 및 상기 제2 다이나믹 노드에 연결되고, 상기 제1 다아나믹 노드의 제1 전압과 상기 제2 다이나믹 노드의 제2 전압의 레벨에 따른 출력 신호를 다음 스테이지의 로직 블록에 제공한다.

본 발명의 실시예들에 따르면, 제1 다이나믹 노드의 전압 스윙을 제한하고, 제2 다이나믹 노드를 빠르게 풀다운 시켜 노이즈 면역성을 높이고, 동작 속도를 증가시킬 수 있으며, 또한 키퍼 트랜지스터들의 사이즈를 감소시켜 전력 소모를 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 도미노 로직 회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 로직 네트워크를 나타낸다.
도 3은 본 발명의 다른 실시예에 따른 도 1의 로직 네트워크를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 도 1의 낸드 게이트의 구성을 나타내는 회로도이다.
도 5는 본 발명의 일 실시에에 따른 도 1의 도미노 로직 회로의 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 일 실시예에 따른 도 1의 도미노 로직 회로의 노이즈 응답을 나타낸다.
도 7a 내지 도 7d는 본 발명의 실시예에 따른 도미노 로직 회로의 성능을 나타내는 시뮬레이션도이다.
도 8은 본 발명의 일 실시예에 따른 파이프라인 도미노 로직 회로를 나타내는 블록도이다.
도 9는 본 발명의 일 실시예에 따른 멀티플렉서를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 도 10의 반도체 장치를 포함하는 전자 장치를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 도미노 로직 회로를 나타내는 회로도이다.

도 1을 참조하면, 도미노 로직 회로(10)는 제1 평가부(100), 제2 평가부(200) 및 출력부(300)를 포함한다.

제1 평가부(100)는 전원 전압(VDD)과 제1 다이나믹 노드(DN1) 사이에 연결되는 프리차지 트랜지스터(110), 제1 다이나믹 노드(DN1)와 푸터 노드(FN)사이에 연결되는 로직 네트워크(120) 및 푸터 노드(FN)와 접지 사이에 연결되는 풀다운 트랜지스터(150)를 포함한다. 프리차지 트랜지스터(110)는 소스가 전원 전압(VDD)에 연결되고 게이트로는 클럭 신호(CLK)를 수신하고, 드레인은 제1 다이나믹 노드(DN1)에 연결되는 피모스 트랜지스터로 구현될 수 있다. 풀다운 트랜지스터(150)는 드레인이 푸터 노드(FN)에 연결되고, 게이트로는 클럭 신호(CLK)가 반전된 반전 클럭 신호(CLKB)를 인가받고 소스는 접지에 연결되는 엔모스 트랜지스터로 구현될 수 있다. 로직 네트워크(120)는 복수의 입력 신호들(IN1~INn)에 응답하여 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이의 전류 경로를 형성하거나 차단한다.

도 2는 본 발명의 일 실시예에 따른 도 1의 로직 네트워크를 나타낸다.

도 2를 참조하면, 로직 네트워크(130)는 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에 직렬 연결된 복수의 엔모스 트랜지스터들(131~13n)을 포함할 수 있다. 복수의 엔모스 트랜지스터들(131~13n) 각각의 게이트에는 복수의 입력 신호들(IN1~INn)이 각각 인가된다. 또한 복수의 입력 신호들(IN1~INn)은 제어 신호 또는 선택 신호를 포함할 수 있다. 도 3의 로직 네트워크(130)는 논리 곱 로직을 구현할 수 있다.

도 3은 본 발명의 다른 실시예에 따른 도 1의 로직 네트워크를 나타낸다.

도 3을 참조하면, 로직 네트워크(140)는 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에 병렬 연결된 복수의 엔모스 트랜지스터들(141~14n)을 포함할 수 있다. 복수의 엔모스 트랜지스터들(141~14n) 각각의 게이트에는 복수의 입력 신호들(IN1~INn)이 각각 인가된다. 또한 복수의 입력 신호들(IN1~INn)은 제어 신호 또는 선택 신호를 포함할 수 있다. 도 4의 로직 네트워크(140)는 논리 합 로직을 구현할 수 있다.

따라서 제1 평가부(100)는 클럭 신호(CLK)의 제1 페이즈(로직 로우 레벨)에서 제1 다이나믹 노드(DN1)를 프리차지하고, 푸터 노드(FN)를 디스차지하며, 클럭 신호(CLK)의 제2 페이즈(로직 하이 레벨)에서 복수의 입력 신호(IN1~INn)에 대한 논리 평가를 수행하여 제1 다이나믹 노드(DN1)의 논리 레벨을 결정한다. 또한 클럭 신호(CLK)의 제2 페이즈에서는 로직 네트워크(120)가 턴 온되는 경우, 프리차지 트랜지스터(110)와 풀 다운 트랜지스터(150)는 턴 오프되므로, 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에는 전하 공유(charge sharing)가 발생한다. 즉 클럭 신호(CLK)의 제2 페이즈에서는 로직 네트워크(120)가 턴 온되는 경우, 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에 전류 경로가 형성되어, 제1 다이나믹 노드(DN1)의 전압 레벨과 푸터 노드(FN)의 전압 레벨이 실질적으로 서로 같아진다.

다시 도 1을 참조하면, 제2 평가부(200)는 제1 다이나믹 노드(DN1), 푸터 노드(FN) 및 제2 다이나믹 노드(DN2)에 연결된다. 제2 평가부(200)는 피모스 트랜지스터들(210, 250) 및 엔모스 트랜지스터들(220, 230, 240)을 포함할 수 있다.

피모스 트랜지스터(210)는 전원 전압(VDD)과 제2 다이나믹 노드(DN2) 사이에 연결되고 게이트로는 클럭 신호(CLK)를 수신한다. 따라서 피모스 트랜지스터(210)는 클럭 신호(CLK)의 제1 페이즈에서 제2 다이나믹 노드(DN2)를 전원 전압 레벨(VDD)로 프리차지한다. 엔모스 트랜지스터들(220, 230)은 제2 다이나믹 노드(DN2)와 접지 사이에 직렬로 연결된다. 보다 상세하게는 엔모스 트랜지스터(220)의 드레인은 제2 다이나믹 노드(DN2)에 연결되고, 게이트는 푸터 노드(FN)에 연결된다. 엔모스 트랜지스터(230)의 드레인은 엔모스 트랜지스터(220)의 소스에 연결되고 소스는 접지에 연결되고, 게이트는 클럭 신호(CLK)를 수신한다. 또한 엔모스 트랜지스터(240)의 드레인은 푸터 노드(FN)에 연결되고, 소스는 접지에 연결되고 게이트는 제2 다이나믹 노드(DN2)에 연결된다. 피모스 트랜지스터(250)는 제1 다이나믹 노드(DN1)에 연결되는 소스, 제2 다이나믹 노드(DN2) 사이에 연결되는 드레인 및 푸터 노드(FN)에 연결되는 게이트를 구비한다.

클럭 신호(CLK)의 제1 페이즈에서 피모스 트랜지스터(210)가 턴 온되면, 제2 다이나믹 노드(DN2)는 전원 전압(VDD) 레벨로 프리차지된다. 제2 다이나믹 노드(DN2)는 전원 전압(VDD) 레벨로 프리차지되면, 엔모스 트랜지스터(240)가 턴 온된다. 또한 이 때, 엔모스 트랜지스터(150)도 반전 클럭 신호(CLKB)에 의하여 턴 온 되므로, 푸터 노드(FN)는 접지 전압 레벨로 디스차지된다. 따라서 엔모스 트랜지스터(220)가 턴 오프되고, 엔모스 트랜지스터(230)도 클럭 신호(CLK)에 의하여 턴 오프되므로 클럭 신호(CLK)의 제1 페이즈에서 제2 다이나믹 노드(DN2)는 전원 전압(VDD) 레벨이고 푸터 노드(FN)는 접지 전압 레벨 상태이다.

클럭 신호(CLK)가 제1 페이즈에서 제2 페이즈로 트랜지션하면, 피모스 트랜지스터(210)는 턴 오프되고, 엔모스 트랜지스터(150)도 턴 오프되고, 로직 네트워크(120)가 턴 온된다. 로직 네트워크(120)가 턴 온되면 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에 전류 경로가 형성되어 제1 다이나믹 노드(DN1)와 푸터 노드(FN)는 서로 전하를 공유하게 된다. 따라서 제1 다이나믹 노드(DN1)는 전원 전압 레벨(VDD)에서 중간 전압 레벨로 트랜지션하게되고 푸터 노드(FN)는 접지 전압 레벨에서 중간 전압 레벨로 트랜지션하게된다. 여기서 중간 전압 레벨은 전원 전압 레벨(VDD)과 접지 전압 레벨의 사이의 레벨을 의미한다. 푸터 노드(FN)가 접지 전압 레벨에서 중간 전압 레벨로 트랜지션하게되면, 이에 응답하여 엔모스 트랜지스터(220)가 턴온된다. 이 때 엔모스 트랜지스터(230)는 이미 클럭 신호(CLK)에 응답하여 턴 온 되어 있으므로, 제2 다이나믹 노드(DN2)는 접지 전압 레벨로 디스차지된다. 제2 다이나믹 노드(DN2)가 접지 전압 레벨로 디스차지되면, 엔모스 트랜지스터(240)가 턴 오프되므로, 푸터 노드(FN)는 중간 전압 레벨을 유지하게 된다.

엔모스 트랜지스터(230)는 엔모스 트랜지스터(220)와 접지 사이에 연결되어, 클럭 신호(CLK)의 제1 페이즈에서 푸터 노드(FN)의 레벨 상승으로 인하여 엔모스 트랜지스터(220)가 턴 온됨으로서 발생할 수 있는 제2 다이나믹 노드(DN2)와 접지 사이에 DC 경로가 생성되는 것을 방지한다. 또한 엔모스 트랜지스터(230)는 그라운드에서 발생한 노이즈가 제2 다이나믹 노드(DN2)에 영향을 미치는 것을 막을 수 있다. 또한 피모스 트랜지스터(250)는 푸터 노드(FN)의 전압 레벨에 응답하여 제2 다이나믹 노드(DN2)의 전압 레벨을 유지하는 역할을 하고, 엔모스 트랜지스터(240)는 제2 다이나믹 노드(240)의 전압 레벨에 응답하여 푸터 노드(FN)의 전압 레벨을 유지하는 역할을 한다. 즉 엔모스 트랜지스터(240)와 피모스 트랜지스터(250)는 키퍼 트랜지스터로서 동작한다. 엔모스 트랜지스터(240)와 피모스 트랜지스터(250)는 키퍼 트랜지스터로 동작하기 때문에 노이즈에 대한 둔감성을 높이고, 셀프 리버스 바이어스(self-reverse bias) 효과를 가지게 하기 위하여 그 크기를 최소로 할 수 있다.즉 엔모스 트랜지스터(240)의 크기는 엔모스 트랜지스터들(220, 230)의 크기보다 작고, 피모스 트랜지스터(250)의 크기는 피모스 트랜지스터(210)의 크기보다 작을 수 있다.

출력부(300)는 제1 다이나믹 노드(DN1) 및 제2 다이나믹 노드(DN2)에 연결된다. 출력부(300)는 피모스 트랜지스터(310) 및 낸드 게이트(320)를 포함할 수 있다. 피모스 트랜지스터(310)는 전원전압(VDD)에 연결되는 소스, 출력 신호(OUT)가 제공되는 출력 노드(NO)에 연결되는 게이트 및 제1 다이나믹 노드(DN1)에 연결되는 드레인을 구비한다. 피모스 트랜지스터(320)는 출력 신호(OUT)를 기초로 제1 다이나믹 노드(DN1)의 전압 레벨을 유지하는 키퍼 트랜지스터로 동작한다. 낸드 게이트(320)는 제1 다이나믹 노드(DN1)의 제1 전압(V1)과 제2 다이나믹 노드(DN2)의 제2 전압(V2)에 대하여 낸드 연산을 수행하고, 그 결과를 출력 신호(OUT)로 제공한다.

도 4는 본 발명의 일 실시예에 따른 도 1의 낸드 게이트의 구성을 나타내는 회로도이다.

도 4를 참조하면, 낸드 게이트(320)는 피모스 트랜지스터들(321, 322) 및 엔모스 트랜지스터들(323, 324)을 포함할 수 있다. 피모스 트랜지스터(321)는 전원 전압(VDD)에 연결되는 소스, 출력 노드(NO)에 연결되는 드레인 및 제1 전압(V1)을 수신하는 게이트를 구비한다. 피모스 트랜지스터(322)는 전원 전압(VDD)에 연결되는 소스, 출력 노드(NO)에 연결되는 드레인 및 제2 전압(V2)을 수신하는 게이트를 구비한다. 피모스 트랜지스터들(321, 322)은 전원 전압(VDD)과 출력 노드(NO) 사이에 서로 병렬로 연결된다. 엔모스 트랜지스터들(323, 324)은 출력 노드(NO)와 접지 사이에 직렬로 연결되고, 엔모스 트랜지스터(323)의 게이트에는 제1 전압(V1)이 인가되고, 엔모스 트랜지스터(324)의 게이트에는 제2 전압(V2)이 인가된다. 도 5를 참조하여 후술하는 바와 같이, 피모스 트랜지스터들(321, 322)은 각각 제1 다이나믹 노드(DN1)와 제2 다아나믹 노드(DN2)의 전압 레벨의 변화를 출력 노드(NO)로 전달하는 역할을 한다. 또한 제1 다이나믹 노드(DN1)의 제1 전압(V1)은 전원 전압(VDD) 레벨에서 중간 전압 레벨 사이를 스윙하고, 제2 다이나믹 노드(DN2)의 제2 전압(V2)은 전원 전압(VDD) 레벨에서 접지 전압 레벨 사이를 스윙하므로 낸드 게이트(320)는 하이-스큐드(high-skewed) 낸드 게이트이다. 또한 키퍼 트랜지스터로서 동작하는 피모스 트랜지스터(310)의 크기는 낸드 게이트(320)에 포함되는 피모스 트랜지스터들(321, 322)의 크기보다 작을 수 있다. 본 발명의 실시예들에서는 키퍼 트랜지스터들(230, 250, 320)의 크기를 다른 트랜지스터들의 크기보다 작게 만들어 셀프 리버스 바이어스 효과를 얻을 수 있고, 전류 소모를 감소시킬 수 있다.

도 5는 본 발명의 일 실시에에 따른 도 1의 도미노 로직 회로의 동작을 나타내는 타이밍도이다.

도 5에서 참조 번호(331)는 클럭 신호(CLK)를 나타내고, 참조 번호(332)는 입력 신호(IN)를 나타내고, 참조 번호(333)의 제1 다이나믹 노드(DN1)의 제1 전압(V1)을 나타내고, 참조 번호(334)는 제2 다이나믹 노드(DN2)의 제2 전압(V2)를 나타내고, 참조 번호(335)는 푸터 노드(FN)의 전압 레벨을 나타내고, 참조 번호(336)는 출력 신호(OUT)를 나타낸다. 도 5에서는 입력 신호(IN)가 로직 로우 레벨에서 로직 하이 레벨로 트랜지션하는 경우를 나타낸다.

이하 도 1, 도 4 및 도 5를 참조하여, 도 1의 도미노 로직 회로(10)의 동작을 보다 상세히 설명한다.

먼저 클럭 신호(CLK)의 제1 페이즈(로직 로우 레벨)에서 입력 신호(IN)가 로직 로우 레벨이다. 따라서 프리차지 트랜지스터(110)가 턴 온되고, 풀 다운 트랜지스터(150)가 턴 온되고, 피모스 트랜지스터(210)가 턴 온된다. 그러므로 제1 다이나믹 노드(DN1)와 제2 다이나믹 노드(DN2)는 전원 전압(VDD) 레벨로 프리차지되고, 푸터 노드(FN)는 접지 전압 레벨로 디스차지된다. 이 때 낸드 게이트(310)에서 피모스 트랜지스터들(321, 322)는 턴 오프되고, 엔모스 트랜지스터들(323, 324)은 턴 온된다. 따라서 출력 노드(NO)가 접지 레벨로 풀다운되므로, 출력 신호(OUT)는 로직 로우 레벨이 된다.

다음에 클럭 신호(CLK)가 제1 페이즈에서 제2 페이즈(로직 하이 레벨)로 트랜지션하고, 입력 신호(IN)도 로직 하이 레벨로 트랜지션하게 된다. 따라서 프리차지 트랜지스터(110),풀 다운 트랜지스터(150) 및 피모스 트랜지스터(210)는 턴 오프되고, 엔모스 트랜지스터(230)는 턴 온된다. 그러므로 제1 다이나믹 노드(DN1)와 푸터 노드(FN) 사이에는 입력 신호(IN)에 의하여 전류 경로가 형성되므로 1 다이나믹 노드(DN1)와 푸터 노드(FN)는 서로 연결되어 전하 공유가 발생된다. 따라서 제1 다이나믹 노드(DN1)는 전원 전압(VDD) 레벨에서 중간 레벨로 트랜지션하고, 푸터 노드(FN)는 접지 전압 레벨에서 중간 레벨로 트랜지션한다. 이 때, 푸터 노드(FN)가 중간 전압 레벨로 트랜지션한 것에 응답하여 엔모스 트랜지스터(220)가 턴 온되므로 제2 다이나믹 노드(DN2)는 접지 전압 레벨로 풀다운 된다. 여기서, 제2 다이나믹 노드(DN2)에서 접지에 대한 기생 커패시턴스는 엔모스 트랜지스터들(220 ,230)로 인한 것이고, 제1 다이나믹 노드(DN1)에서 접지에 대한 기생 커패시턴스는 로직 네트워크(120) 및 풀 다운 트랜지스터(150)로 인한 것이므로 제2 다이나믹 노드(DN2)에서 접지에 대한 기생 커패시턴스가 제1 다이나믹 노드(DN1)에서 접지에 대한 기생 커패시턴스보다 작다. 따라서 제2 다이나믹 노드(DN2)는 푸터 노드(FN)가 중간 전압 레벨로 트랜지션한 것에 응답하여 빠르게 접지 전압 레벨로 풀 다운 될 수 있다. 이 때 이 때 낸드 게이트(310)에서 피모스 트랜지스터(322)가 제2 다이나믹 노드(DN2)의 제2 전압(V2)에 의하여 턴 온되고, 엔모스 트랜지스터(324)는 턴 오프된다. 따라서 출력 노드(NO)가 전원 전압(VDD) 레벨로 풀업되므로 출력 신호(OUT)는 로직 하이 레벨이 된다.

다음에 다시 클럭 신호(CLK)가 제2 페이즈에서 제1 페이즈)로 트랜지션하고, 입력 신호(IN)도 로직 로우 레벨로 트랜지션하게 된다. 따라서 제1 다이나믹 노드(DN1)는 중간 전압 레벨에서 전원 전압(VDD) 레벨로 트랜지션하고, 푸터 노드(FN)는 중간 전압 레벨에서 접지 전압 레벨로 트랜지션하고, 제2 다이나믹 노드(DN2)는 접지 전압 레벨에서 전원 전압 레벨(VDD)로 트랜지션하게 된다.

즉 본 발명의 실시예에 따른 도미노 로직 회로(10)에서는 입력 신호(DN1)에 응답하여 제1 다이나믹 노드(DN1)가 전원 전압(VDD) 레벨(제1 레벨)에서 중간 전압 레벨(제3 레벨) 사이를 스윙하고, 푸터 노드(FN)는 접지 전압 레벨(제2 레벨)에서 중간 전압 레벨을 스윙하고, 제2 다이나믹 노드(DN2)는 전원 전압(VDD) 레벨에서 접지 전압 레벨 사이를 빠르게 풀 스윙한다. 따라서 서로 다른 속도의 병렬의 두 개의 경로(PATH1, PATH2)를 사용하여 노이즈에 대한 면역성과 동작 속도를 향상시킬 수 있다. 또한 큰 기생 커패시턴스를 가지는 제1 다이나믹 노드(DN1)의 전압 스윙폭을 제한함으로써 전력 오버헤드를 상쇄시키고, 전력 소모를 감소시킬 수 있다.

도 6은 본 발명의 일 실시예에 따른 도 1의 도미노 로직 회로의 노이즈 응답을 나타낸다.

도 6에서 참조 번호(341)는 클럭 신호(CLK)를 나타내고, 참조 번호(342)는 제1 다이나믹 노드(DN1)의 제1 전압(V1)을 나타내고, 참조 번호(343)는 제2 다이나믹 노드(DN2)의 제2 전압(V2)을 나타내고, 참조 번호(344)는 노이즈를 나타내고, 참조 번호(345)는 푸터 노드(FN)의 전압 레벨을 나타내고, 참조 번호(346)는 출력 신호(OUT)를 나타낸다.

도 6을 참조하면, 본 발명의 실시예에 따른 도미노 로직 회로(10)에서는 키퍼 트랜지스터들(240, 250, 320)의 역할로 노이즈에 둔감함을 알 수 있다.

도 7a 내지 도 7d는 본 발명의 실시예에 따른 도미노 로직 회로의 성능을 나타내는 시뮬레이션도이다.

도 7a 내지 도 7d에서 각각의 회로들은 1.2V 90nm CMOS 공정에서 시뮬레이션되었고, 키퍼 트랜지스터의 크기는 다른 트랜지스터들의 크기의 0.6배 정도이다.

도 7a는 본 발명의 실시예에 따른 도미노 로직 회로와 종래의 풋리스(footless) 도미노 로직 회로가 멀티플렉서로 사용되는 경우 입력 신호의 수에 따른 단위 노이즈 게인(unity noise gain)을 나타낸다.

도 7a에서 참조번호(351)는 종래의 풋리스 도미노 로직 회로의 경우이고, 참조 번호(352)는 본 발명의 도미노 로직 회로의 경우를 나타낸다.

도 7b는 발명의 실시예에 따른 도미노 로직 회로와 종래의 풋리스(footless) 도미노 로직 회로가 멀티플렉서로 사용되는 경우 입력 신호의 수에 따른 평균 소모 전력을 나타낸다.

도 7b에서 참조번호(361)는 종래의 풋리스 도미노 로직 회로의 경우이고, 참조 번호(362)는 본 발명의 도미노 로직 회로의 경우를 나타낸다.

도 7a 및 도 7b를 참조하면, 본 발명의 도미노 로직 회로(10)가 종래의 풋리스(footless) 도미노 로직 회로에 비하여 입력 신호의 수에 따라 단위 노이즈 게인에서는 25％~34％ 개선되고, 평균 소모 전력에서는 22％ 내지 41％ 감소되었음을 알 수 있다.

도 7c는 본 발명의 실시예에 따른 도미노 로직 회로와 종래의 다이오드-푸티드(diode-footed) 도미노 로직 회로가 멀티플렉서로 사용되는 경우 입력 신호의 수에 따른 딜레이를 나타낸다.

도 7c에서 참조번호(371)는 종래의 다이오드-푸티드 도미노 로직 회로의 경우이고, 참조 번호(372)는 본 발명의 도미노 로직 회로의 경우를 나타낸다.

도 7d는 본 발명의 실시예에 따른 도미노 로직 회로와 종래의 다이오드-푸티드(diode-footed) 도미노 로직 회로가 멀티플렉서로 사용되는 경우 입력 신호의 수에 따른 평균 소모 전력을 나타낸다.

도 7d에서 참조번호(381)는 종래의 다이오드-푸티드 도미노 로직 회로의 경우이고, 참조 번호(382)는 본 발명의 도미노 로직 회로의 경우를 나타낸다.

도 7c 및 도 7d를 참조하면, 본 발명의 도미노 로직 회로(10)가 종래의 다이오드-푸티드 도미노 로직 회로에 비하여 입력 신호의 수에 따라 딜레이에서는 16％~28％ 개선되고, 평균 소모 전력에서는 10％ 내지 14％ 감소되었음을 알 수 있다.

하기의 [표 1]은 본 발명의 실시예에 따른 도미노 로직 회로가 16비트 멀티플렉서로 구현되는 경우의 성능을 나타내는 표이다. [표 1]에서는 비교를 위하여 동일한 딜레이 환경에서 종래의 풋리스 도미노 로직 회로의 성능을 같이 나타내었다.

[표 1]

[표 1]에서 PDP는 per delay product를 나타내고 UNG는 unit noise gain을 나타내고 ANTE는 average noise threshold를 나타내고 EANTE는 energy normalized ANTE를 나타낸다.

[표 1]을 참조하면, 동일한 딜레이 환경에서 본 발명의 실시예에 따른 도미노 로직 회로(10)가 노이즈 면역 특성이 우수하고 에너지 소모가 적기 때문에 EANTE가 종래의 풋리스 도미노 로직 회로에 비하여 81％ 개선된 것을 알 수 있다.

도 8은 본 발명의 일 실시예에 따른 파이프라인 도미노 로직 회로를 나타내는 블록도이다.

도 8을 참조하면, 파이프라인 도미노 로직 회로(400)는 연결 순서에 따라서 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들(LB1, LB2,..., LBN)을 포함한다.

상기 복수의 로직 블록들(LB1, LB2,..., LBN)에는 각각 도 1의 도미노 로직 회로(10)가 포함될 수 있다.

이하 로직 블록(LB2)에 도 1의 도미노 로직 회로(10)가 포함되었다고 가정하고 도 1과 도 8을 참조하여 설명한다.

각각의 로직 블록(LB2)은 클럭 신호(CLK)의 제1 위상에서 제1 다이나믹 노드(DN1)를 프리차지하고, 푸터 노드(FN)를 디스차지하며, 클럭 신호(CLK)의 제2 위상에서 복수의 입력 신호에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드(DN1)의 논리 레벨을 결정하는 제1 평가부(100), 제1 다이나믹 노드(DN1)와 푸터 노드(FN)에 연결되고, 클럭 신호(CLK)의 제1 위상에서 제2 다이나믹 노드(DN2)를 프리차지하고, 클럭 신호(CLK)의 제2 위상에서 푸터 노드(FN)의 전압 레벨에 응답하여 제2 다이나믹 노드(DN@)의 논리 레벨을 결정하는 제2 평가부(200) 및 제1 다이나믹 노드(DN1) 및 제2 다이나믹 노드(DN2)에 연결되고, 제1 다아나믹 노드(DN1)의 제1 전압(V1)과 제2 다이나믹 노드(DN2)의 제2 전압(V2)의 레벨에 따른 출력 신호(OUT2)를 다음 스테이지의 로직 블록(LB3)에 제공하는 출력부(300)를 포함한다. 각각의 로직 블록LB1, LB2,..., LBN)은 출력 신호들(OUT1~OUTn)을 제공한다. 로직 블록들(LB1, LB2,..., LBN)에서 제1 다이나믹 노드(DN1)의 전압 스윙을 제한하고, 제2 다이나믹 노드(DN2)의 풀다운 속도가 증가되므로 전력 소모를 감소시키고 동작 속도를 향상시킬 수 있다.

도 9는 본 발명의 일 실시예에 따른 멀티플렉서를 나타낸다.

도 9의 멀티플렉서(500)는 도 1의 도미노 로직 회로(10)로 구현될 수 있다.

도 9를 참조하면, 멀티플렉서(500)는 복수의 입력 신호들(IN1~INn)을 입력받고, 제어 신호(CON) 및 클럭 신호(CLK)에 응답하여 복수의 입력 신호들(IN1~INn) 중 적어도 하나를 선택하여 출력 신호(OUT)로 출력한다. 복수의 입력 신호들(IN1~INn)의 수는 다양하게 변경될 수 있다. 또한 제어 신호(CON) 및 클럭 신호(CLK)에 응답하여 입력 신호들(IN1~INn) 중 적어도 하나가 선택될 때, 입력 신호들(IN1~INn)의 논리 조합에 따라서 출력 신호(OUT)가 출력될 수 있다. 또한 제어 신호(CON)는 입력 신호들(IN1~INn)의 일부가 이용될 수도 있고 또는 외부로부터 제공될 수도 있다.

도 10은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 블록도이다.

도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(600)는 데이터 신호를 처리할 수 있는 모든 데이터 처리 장치, CPU(central processing unit), DSP(digital signal processor), Video/Audio chip, ASIC(application specific integrated circuit), SOC(system on chip), MP3 Audio chip, wireless audio chip, audio codec chip, mpeg4 codec chip, h264 codec chip, video codec chip, codec chip, 또는 voice codec chip, 등을 포함한다.

반도체 장치(600)는 데이터 입력 회로(610), 멀티플렉서(620), 데이터 처리 회로(630), 및 제어 신호 발생기(640)를 포함한다. 데이터 입력 회로(610)는 반도체 장치(600)의 외부로부터 입력되는 데이터 신호들 또는 반도체 장치(600)의 내부에서 생성된 데이터 신호들을 멀티플렉서(620)로 전송하는 기능을 수행한다. 멀티플렉서(620)는 제어 신호 발생기(640)로부터 출력된 적어도 하나의 제어 신호에 응답하여 데이터 입력 회로(610)로부터 출력된 데이터 신호들을 멀티플렉싱하고 멀티플렉싱된 적어도 하나의 신호를 데이터 처리 회로(630)로 전송하는 기능을 수행한다. 데이터 처리 회로(630)는 멀티플렉서(620)로부터 출력된 신호(Y)에 대한 처리 동작, 예컨대 버퍼링 동작, 기입 동작, 독출 동작, 인코딩 동작, 디코딩 동작, 이미지 프로세싱 동작, 레벨-업 동작, 레벨-다운 동작, 포멧 변환 동작 등을 수행한다. 멀티플렉서(620)는 도 9의 멀티플렉서(500)로 구현될 수 있다.

도 11은 본 발명의 일 실시예에 따른 도 10의 반도체 장치를 포함하는 전자 장치를 나타내는 블록도이다.

도 11을 참조하면, 전자 장치(700)는 시스템 버스(750)에 접속된 메모리 장치(710)와 반도체 장치(600)를 포함한다.

CPU(central processing unit), DSP(digital signal processor), Video/Audio chip, ASIC(application specific integrated circuit), SOC(system on chip), MP3 Audio chip, wireless audio chip, audio codec chip, mpeg4 codec chip, h264 codec chip, video codec chip, codec chip, 또는 voice codec chip으로 구현될 수 있는 반도체 장치(600)는 메모리 장치(710)의 기입 동작, 독출 동작, 또는 검증 독출 동작을 전반적으로 제어할 수 있다.

예컨대, 반도체 장치(600)는 입출력 인터페이스인 제1 인터페이스(730)를 통하여 외부 장치와 데이터를 주고받을 수 있다. 반도체 장치(600)는 시스템 버스(750)를 통하여 이미지 센서(720)와 같은 이미지 촬상 장치와 데이터를 주고받을 수도 있다. 또한, 반도체 장치(600)는 무선 인터페이스인 제2 인터페이스(740)를 통하여 외부의 무선 장치와 무선으로 데이터를 주고받을 수 있다.

만일, 전자 장치(700)가 휴대용 애플리케이션(portable application)으로 구현되는 경우, 전자 장치(700)는 메모리 장치(710)와 반도체 장치(600)로 동작 전원을 공급하기 위한 배터리(미도시)를 더 포함할 수 있다.

휴대용 애플리케이션(portable application)은 휴대용 컴퓨터(portable computer), 디지털 카메라(digital camera), PDA(personal digital assistants), 휴대 전화기(Cellular telephone), MP3플레이어(MP3 player), PMP(portable multimedia player), 차량 자동 항법 장치(Automotive navigation system), 메모리 카드, 스마트 카드, 게임기, 전자 사전, 전자 악기, 또는 SSD(solid state disc or solid state drive)를 포함할 수 있다.

전자 장치(700)는 외부의 데이터 처리 장치와 데이터를 주고받기 위한 제1인터페이스, 예컨대 입/출력 장치(730)를 더 포함할 수 있다.

전자 장치(700)가 무선 시스템인 경우, 전자 장치(700)는 반도체 장치(600), 메모리 장치(710), 및 무선 인터페이스(740)를 포함할 수 있다. 이 경우, 시스템 버스(750)를 통하여 반도체 장치(600)에 접속된 무선 인터페이스(740)는 무선으로 외부 무선 장치(미도시)와 데이터를 주고받을 수 있다.

예컨대, 반도체 장치(600)는 무선 인터페이스(740)를 통하여 입력된 데이터를 처리하여 메모리 장치(710)에 저장할 수 있고, 또한 메모리 장치(710)에 저장된 데이터를 독출하여 무선 인터페이스(740)로 전송할 수 있다.

메모리 장치(710)는 휘발성 메모리 소자, 예컨대 DRAM 또는 SRAM를 포함하는 메모리 장치, 또는 불휘발성 메모리 소자를 포함하는 메모리 장치일 수 있다. 또한, 메모리 장치(710)는 자기적 방식으로 데이터를 저장하는 하드 디스크 드라이브(hard disc drive)일 수도 있다. 메모리 장치(710)는 하이브리드(hybrid) 하드 디스크 드라이브 일 수도 있다.

전자 장치(700)가 이미지 촬상 장치(image pick-up device)인 경우, 전자 장치(700)는 광학 신호를 전기 신호로 변환할 수 있는 이미지 센서(720)를 더 포함할 수 있다. 이미지 센서(720)는 CCD를 이용한 이미지 센서일 수 있고 CMOS 공정을 이용하여 제작된 CMOS 이미지 센서일 수 있다. 이 경우 전자 장치(700)는 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기일 수 있다. 또한, 전자 장치(700)는 카메라가 부착된 인공 위성 시스템일수 있다.

본 발명에 예시적인 실시예들은 다양한 반도체 장치 및 전자 장치에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 푸터 노드를 디스차지하며, 상기 클럭 신호의 제2 위상에서 복수의 입력 신호에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 제1 평가부;
상기 제1 다이나믹 노드와 상기 푸터 노드에 연결되고, 상기 클럭 신호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 푸터 노드의 전압 레벨에 응답하여 상기 제2 다이나믹 노드의 논리 레벨을 결정하는 제2 평가부; 및
상기 제1 다이나믹 노드 및 상기 제2 다이나믹 노드에 연결되고, 상기 제1 다이나믹 노드의 제1 전압과 상기 제2 다이나믹 노드의 제2 전압의 레벨에 따른 출력 신호를 제공하는 출력부를 포함하고,
상기 제2 평가부는,
전원 전압과 상기 제2 다이나믹 노드 사이에 연결되고 상기 클럭 신호에 응답하여 상기 제2 다이나믹 노드를 프리차지하는 제1 피모스 트랜지스터;
상기 제2 다이나믹 노드에 연결되는 드레인 및 상기 푸터 노드에 연결되는 게이트를 구비하는 제1 엔모스 트랜지스터;
상기 제1 엔모스 트랜지스터의 소스에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터;
상기 푸터 노드에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 제2 다이나믹 노드에 연결되는 게이트를 구비하는 제3 엔모스 트랜지스터; 및
상기 제1 다이나믹 노드에 연결되는 소스, 상기 푸터 노드에 연결되는 게이트 및 상기 제2 다이나믹 노드에 연결되는 드레인을 구비하는 제2 피모스 트랜지스터를 포함하는 도미노 로직 회로.
제1항에 있어서, 상기 클럭 신호의 제2 페이즈에서 상기 제1 다이나믹 노드와 상기 푸터 노드는 전하를 공유하는 것을 특징으로 하는 도미노 로직 회로.
제1항에 있어서,
상기 제2 전압은 제1 레벨과 상기 제1 레벨보다 낮은 제2 레벨 사이를 스윙하고,
상기 제1 전압은 상기 제1 레벨 보다 낮고 상기 제2 레벨보다 높은 제3 레벨 사이를 스윙하고,
상기 푸터 노드의 전압은 상기 제3 레벨과 상기 제2 레벨 사이를 스윙하고,
상기 제1 레벨은 전원 전압 레벨이고, 상기 제2 레벨은 접지 전압 레벨인 것을 특징으로 하는 도미노 로직 회로.
제1항에 있어서, 상기 제1 평가부는,
상기 클럭 신호의 제1 위상에서 상기 제1 다이나믹 노드를 프리차지하는 프리차지 트랜지스터;
상기 제1 다이나믹 노드와 상기 푸터 노드 사이에 연결되고, 상기 입력 신호에 응답하여 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크; 및
상기 클럭 신호에 응답하여 상기 푸터 노드의 전압 레벨을 결정하는 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 도미노 로직 회로.
제4항에 있어서, 상기 프리차지 트랜지스터는,
소스가 전원 전압에 연결되고, 드레인은 상기 제1 다이나믹 노드에 연결되고, 게이트로는 상기 클럭 신호를 인가받는 피모스 트랜지스터이고,
상기 풀다운 트랜지스터는 소스는 접지 전압에 연결되고, 드레인은 상기 푸터 노드에 연결되고, 게이트로는 상기 클럭 신호가 반전된 반전 클럭 신호를 인가받는 엔모스 트랜지스터인 것을 특징으로 하는 도미노 로직 회로.
삭제
제1항에 있어서, 상기 제2 피모스 트랜지스터와 상기 제3 엔모스 트랜지스터는 키퍼 트랜지스터로 동작하고,
상기 제2 피모스 트랜지스터의 크기는 상기 제1 피모스 트랜지스터의 크기보다 작고 상기 제3 엔모스 트랜지스터의 크기는 상기 제1 및 제2 엔모스 트랜지스터의 크기보다 작은 것을 특징으로 하는 도미노 로직 회로.
제1항에 있어서, 상기 출력부는
상기 제1 전압과 상기 제2 전압을 낸드 연산하여 상기 출력 신호로 제공하는 낸드 게이트를 포함하는 것을 특징으로 하는 도미노 로직 회로.
제8항에 있어서, 상기 낸드 게이트는
전원 전압과 상기 출력 신호가 제공되는 출력 노드 사이에 연결되고 게이트로는 상기 제1 전압을 수신하는 제3 피모스 트랜지스터;
상기 제1 피모스 트랜지스터와 병렬로 상기 전원 전압과 상기 출력 노드 사이에 연결되며 상기 제2 전압을 수신하는 제4 피모스 트랜지스터; 및
상기 출력 노드와 접지 사이에 직렬 연결되고 각각의 게이트로는 상기 제1 전압 및 상기 제2 전압을 수신하는 제4 및 제5 엔모스 트랜지스터들을 포함하는 것을 특징으로 하는 도미노 로직 회로.
연결 순서에 따라 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들을 포함하는 파이프라인 도미노 로직 회로로서,
상기 로직 블록들 각각은,
상기 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 푸터 노드를 디스차지하며, 상기 클럭 신호의 제2 위상에서 입력 데이터에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 제1 평가부;
상기 제1 다이나믹 노드와 상기 푸터 노드에 연결되고, 상기 클럭 신호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 푸터 노드의 전압 레벨에 응답하여 상기 제2 다이나믹 노드의 논리 레벨을 결정하는 제2 평가부; 및
상기 제1 다이나믹 노드 및 상기 제2 다이나믹 노드에 연결되고, 상기 제1 다이나믹 노드의 제1 전압과 상기 제2 다이나믹 노드의 제2 전압의 레벨에 따른 출력 신호를 다음 스테이지의 로직 블록에 제공하는 출력부를 포함하고,
상기 제2 평가부는,
전원 전압과 상기 제2 다이나믹 노드 사이에 연결되고 상기 클럭 신호에 응답하여 상기 제2 다이나믹 노드를 프리차지하는 제1 피모스 트랜지스터;
상기 제2 다이나믹 노드에 연결되는 드레인 및 상기 푸터 노드에 연결되는 게이트를 구비하는 제1 엔모스 트랜지스터;
상기 제1 엔모스 트랜지스터의 소스에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 클럭 신호를 수신하는 게이트를 구비하는 제2 엔모스 트랜지스터;
상기 푸터 노드에 연결되는 드레인, 접지 전압에 연결되는 소스 및 상기 제2 다이나믹 노드에 연결되는 게이트를 구비하는 제3 엔모스 트랜지스터; 및
상기 제1 다이나믹 노드에 연결되는 소스, 상기 푸터 노드에 연결되는 게이트 및 상기 제2 다이나믹 노드에 연결되는 드레인을 구비하는 제2 피모스 트랜지스터를 포함하는 파이프 라인 도미노 로직 회로.