KR101041278B1 - 부트스트래핑 기술을 이용한 상보신호출력장치 - Google Patents

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Abstract

본 발명은 타이밍 크리티컬패스인 프리차지 노드로부터 부트스트래핑 회로부를 분리시킴에 따라 스위치 성능을 향상시키고, 상보신호를 출력할 때, 하나의 부트스트래핑 회로부를 이용함에 따라 면적을 줄일 수 있는 부트스트래핑 기술을 이용한 상보 신호 출력 장치를 제공하는 것으로서, 이를 위해 본 발명은, 입력신호에 따라 차동신호를 생성하는 차동 논리부와 상기 차동신호에 따라 상보 신호를 출력하는 적어도 하나 이상의 출력 노드 및 상기 하나 이상의 출력 노드가 공유하고, 상기 상보신호를 증폭하는 부트스트래핑 회로부를 포함한다.
Figure R1020090001839
부트스트랩, 상보 신호, 차동

Description

부트스트래핑 기술을 이용한 상보신호출력장치{APPARATUS OF OUTPUTTING A COMPLEMENTARY SIGNAL USING BOOTSTRAPPING TECHNOLOGY}
본 발명은 부트스트래핑 기술을 이용한 상보신호를 출력하는 장치에 관한 것으로서, 더욱 상세하게는 부트스트래핑 회로부와 상보신호를 출력하는 장치의 구조를 개선하여, 면적을 감소시키고, 스위칭 속도를 향상시켜서 저 전력 응용에서 고성능 효과를 나타낼 수 있는 부트스트래핑 기술을 이용한 상보신호를 출력하는 장치에 관한 것이다.
휴대폰, PDA, PMP 등의 휴대용 전자기기들이 고성능화 및 다기능화되어 감에 따라, 휴대용 전자기기 내부의 회로 집적도 및 동작 주파수가 높아지게 되고, 이는 결국, 전력소비의 급격한 증가를 가져오고 있다.
디지털 CMOS회로의 전력 소비를 줄이기 위한 설계기법 중에서 가장 효과적인 방법은 공급 전압을 낮추는 것이다. 왜냐하면, 대부분의 디지털 시스템에서 소비 전력은 공급 전압의 제곱에 비례하기 때문이다. 그러나 디지털 CMOS 회로의 동작속 도는 전류의 세기와 밀접한 관련이 있기 때문에, 공급 전압을 낮추는 방법은 시스템의 동작 속도를 급격히 저하할 수 있다. 이를 해결하기 위한 방법으로 제안된 부트스트래핑 기술은 캐패시터 커플링(capacitive coupling)을 이용하여 공급전압보다 높은 전압을 생성하는 기술로서, 전력소모를 줄이기 위해서 공급전압을 낮추어도 이에 따른 성능 저하의 문제점을 최소화하는데 효과적이다.
도 1은 부트스트래핑 기술을 이용하여 하나의 신호를 출력하는 종래의 부트스트래핑 논리 장치의 일실시예 구성도이다. 또한, 도 2는 부트스트래핑 기술을 이용하여 상보 신호를 출력하는 종래의 상보 신호 출력 장치의 일실시예 구성도이다.
먼저, 도 1에 도시된 바와 같이, 부트스트래핑 기술을 사용한 종래의 부트스트래핑 논리 장치(BDL(bootstrapped dynamic logic)이라 함)는, 타이밍 크리티컬 패스(timing-critical path)인 프리차지 노드(precharge node)에 부트스트래핑 회로(bootstrapping circuit)가 포함되어 있어, 로직 패밀리(logic family)의 전체 대기시간(latency)에 부트스트래핑 회로의 대기시간(latency)이 포함되어 있다. 따라서, 종래의 부트스트래핑 논리 장치는, 상당히 큰 부트스트래핑 캐패시터를 구동하기 위해 인버터의 사이즈도 커져야 하기 때문에, 타이밍 크리티컬 넷에 기생 캐패시턴스가 증가하게 된다. 따라서 높은 스위칭 속도 향상을 기대할 수 없다. 또한, 종래의 부트스트래핑 논리 장치는 도 1에 도시된 바와 같이, 단일 출력단(single-ended) 구조이기 때문에 상보 입력(complement input)이 요구되는 XOR이나 멀티플렉서(multiplexer)의 로직(logic)을 구성하기에 제약이 따른다.
따라서, 종래에는 XOR이나 멀티플렉서에 상보 신호를 입력하기 위해 도 2와 같이, 도 1에서 사용된 두 개의 부트스트래핑 논리 장치 두 개(21, 22)를 차동 논리부(10)에 연결함으로써, 차동적인(differential) 형태로 논리 회로를 구성하였다. 그러나 도 2에 도시된 종래의 상보 신호 출력 장치는, 도 1에 도시된 부트스트래핑 논리 장치를 단순히 두 개 결합시켜 상보 신호를 출력하는 것으로서, 전체 회로의 면적이 증가하기 때문에 휴대용 전자기기에 사용되기가 용이하지 않다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 부트스트래핑 회로부와 상보신호를 출력하는 장치의 구조를 개선시켜, 스위칭 성능을 향상시키고, 하나의 부트스트래핑 회로부를 이용하여 상보신호를 출력할 수 있는, 상보 신호 출력 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은, 타이밍 크리티컬패스인 프리차지 노드로부터 부트스트래핑 회로부를 분리시켜, 차동신호를 생성하는 차동 논리부와 부트스트래핑 회로부를 병렬로 연결하고, 입력신호에 따라 차동신호를 생성하는 차동 논리부와 상기 차동신호에 따라 상보 신호를 출력하는 적어도 하나 이상의 출력노드 및 상기 하나 이상의 출력노드가 공유하고, 상기 상보신호를 증폭하는 부트스트래핑 회로부를 포함한다.
본 발명은 하나의 부트스트래핑 회로부를 이용하여 상보 신호를 출력하고 있기 때문에, 저전압으로 구동되며 상보 신호가 요구되는 휴대용 전자기기에 이용이 가능하다.
그리고 본 발명은 하나의 부트스트래핑 회로를 이용하고 있기 때문에 전체 회로의 크기가 작아질 수 있으며, 따라서, 그 크기가 점점 소형화되고 있는 휴대용 전자기기에 이용이 가능하다.
또한, 본 발명은 프리차지 노드(precharge node)에서 부트스트래핑 회로(bootstrapping circuit)가 분리된 구조이기 때문에, 전기용량 부담(capacitive burden)이 없고, 스위칭 성능(switching performance)을 향상시킬 수 있다.
게다가, 본 발명은 차동(differential) 형태의 회로를 구성할 수 있으며, 하나의 부트스트래핑 회로를 공유하여 상보 출력(complementary output)을 구동하기 때문에 전체 면적을 줄일 수 있다.
즉, 본 발명은 저전력 응용에서 고성능 효과를 나타낼 수 있으며, 따라서, 휴대폰, PDA, 노트북 컴퓨터와 같이 전력이 제한된 휴대용 전자기기의 응용에 적용될 수 있다.
상기한 바와 같은 본 발명은, 휴대전화, PDA, 그리고 노트북 컴퓨터와 같은 휴대용 전자기기들에 있어서 효율적인 전력사용에 대한 지속적인 요구에 의한 것으로서, 본 발명은 제한된 배터리 전력으로 최장의 동작시간을 발현할 수 있으며, 저 전력으로 고성능을 발휘할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명이 상세히 설명된다.
도 3은 본 발명의 일실시예에 따른 상보 신호 출력 장치의 구성도이다.
상기 상보 신호 출력 장치는, 차동 논리부(precharged differential logic block)(100), 상보 신호 출력부(complementary output block)(200) 및 부트스트래핑 회로부(bootstrapping circuit block)(300)를 포함한다.
상기 차동 논리부(Precharged differential logic block)(100)는, 차동 논리 트리(differential logic tree) 및 다수의 스위칭 수단을 포함한다. 본 발명의 실시예에서 상기 다수의 스위칭 수단은 프리차지 트랜지스터(precharge transistors)(MP1 및 MP2), 키퍼 트랜지스터(keeper transistors)(MP3와 MP4) 및 보텀 트랜지스터(bottom transistor)(MN1)로 정의한다. 상기 스위칭 수단은 트랜지스터에 한정되는 것은 아니고 당업자의 수준에 맞추어 다른 구성요소를 치환되는 것도 가능하다.
상기 차동 논리 트리는 논리 연산(logic function)을 수행하는 것으로서, 입력신호(CK)에 의해 상기 보텀 트랜지스터(MN1)가 턴 온 또는 턴오프됨에 따라 활성화(enable)되거나 또는 비활성화(disable)된다. 상기 보텀 트랜지스터는 제1 N채널 보텀 트랜지스터(MN1)로 구성되는 것이 바람직하다.
또한, 상기 차동 논리부는 상기 차동 논리 트리에 의해 생성된 제1 논리 신호 및 제2 논리 신호를 상기 상보 신호 출력부로 전송하기 위하여 제1 프리차지 노드(X) 및 제2 프리차지 노드(XB)를 포함한다. 즉, 상기 차동 논리부는 상기 부트스트래핑 회로부(300)로 입력되는 입력신호(CK)와 동일한 입력신호(CK)를 입력받아 활성화 또는 비활성화되어 두 개의 논리 신호를 발생하는 것으로서, 그 외에는 도 2에 도시된 종래의 차동 논리부(10) 또는 상보 신호를 출력하기 위한 일반적인 논리 회로와 동일한 구성을 갖는바, 그에 대한 상세한 설명은 생략된다.
상기 상보 신호 출력부(complementary output block)(200)는, 적어도 하나 이상의 출력 노드(210, 220)를 포함한다.
상기 상보 신호 출력부(200)는 상기 차동 논리 트리의 논리 연산(logic function)에 따라 생성된 두 개의 논리 신호를 제1 프리차지 노드(X)와 제2 프리차지 노드(XB)를 통해 인가받아, 상보 출력 트랜지스터(complementary output transistor)인 MP5-MN2와 MP6-MN3의 게이트(gate)에 인가시킴으로써, 상보 신호 출력 노드인 QB와 Q를 구동(drive) 시켜 제1 상보 신호와 제2 상보 신호를 출력한다. 즉, 상기 상보 신호 출력부(200)는, 상기 차동 논리부의 제1 프리차지 노드(X) 및 상기 부트스트래핑 회로부와 연결되어 상보 신호 중 제1 상보 신호를 출력하는 제1출력노드(210) 및, 상기 차동 논리부의 제2 프리차지 노드(XB) 및 상기 부트스트래핑 회로부와 연결되어 상보 신호 중 제2 상보 신호를 발생하는 제2출력노드(220)를 포함한다. 본 발명에서 상보 신호라 함은 동시에 출력되는 하이(high) 신호 및 로우(low) 신호를 말하는 것으로서, 상기 상보 신호 출력부의 X와 XB 중 어느 하나의 노드가 하이(high) 신호를 출력한다면, 나머지 하나의 노드는 로우(low) 신호를 출력하며, 이때, 하이 신호와 로우 신호는 동시에 출력된다. 즉, 상보 신호는 하이 및 로우 신호를 총칭하여 말하는 것으로서, 이하에서는, 상기 상보 신호를 구성하는 하이 신호 및 로우 신호를 개별적으로 나타낼 때는 제1 상보 신호 및 제2 상보 신호라 한다.
한편, 상기 제1출력노드(210) 및 상기 제2출력노드(220)를 구성하는 상보 출력 트랜지스터(MP5-MN2와 MP6-MN3)의 구성은 도 1 및 도 2에 도시된 바와 같이 부트스트래핑 회로의 일반적인 구성을 이용하는 것으로서, 제1출력노드(210)의 제5 P채널 상보 출력 트랜지스터(MP5)와 제2 N채널 상보 출력 트랜지스터(MN2)의 게이트는 차동 논리부의 제1 프리차지 노드(X)와 공통으로 연결되고, 상기 두 개의 트랜지스터의 연결선로로부터 제1 상보 신호 출력 노드(QB)가 인출되며, 제5 P채널 상보 출력 트랜지스터(MP5)는 상기 부트스트래핑 회로부 출력단자(BT)와 연결된다.
또한, 제2출력노드(220)의 제6 P채널 상보 출력 트랜지스터(MP6)와 제3 N채널 상보 출력 트랜지스터(MN3)의 게이트는 상기 차동 논리부의 제2 프리차지 노드(XB)와 공통으로 연결되어 있고, 상기 두 개의 트랜지스터의 연결선로로부터 제2 상보 신호 출력 노드(Q)가 인출되며, 제6 P채널 상보 출력 트랜지스터(MP6)는 상기 부트스트래핑 회로부 출력단자(BT)와 연결되어 있다. 즉, 본 발명은 제1출력노드(210) 및 제2출력노드(220)가 하나의 부트스트래핑 회로부(200)에 공통으로 연결되는 특징이 있다.
상기 부트스트래핑 회로부(bootstrapping circuit)는 두 개의 인버터(I1, I2), 하나의 트랜지스터(MP7) 및 부트스트랩 캐패시터(bootstrap capacitor, C B) 로 구성되며, 부트스트랩 캐패시터(CB)는 캐패시터 커플링(capacitive-coupling)에 의해 상기 부트스트래핑 회로부 출력단자(BT)의 전압을 공급전압보다 높게 증가(boost) 시킨다. 즉, 상기 부트스트래핑 회로부는 도 3에 도시된 바와 같이, 입력신호(CK)를 입력받아 이를 지연시켜 출력하는 두 개의 인버터(I1, I2), 인버터의 출력신호를 입력받는 제7 P채널 트랜지스터(MP7) 및 제7 P채널 트랜지스터와 병렬로 연결되어 있는 부트스트랩 캐패시터(CB)를 포함한다. 여기서, 제7 P채널 트랜지스터와 부트스트랩 캐패시터가 연결되어 있는 상기 부트스트래핑 회로부 출력단자(BT)는 상기한 바와 같이, 상보 신호 출력부의 제1출력노드(210) 및 제2출력노드(220)와 연결되어 있다. 즉, 입력신호(CK) 입력단자에 제1인버터(I1)가 연결되고, 제2인버터(I2)에 의해 지연된 클럭신호(CKD)는 제7 P채널 트랜지스터(MP7)의 게이트(gate)와 부트스트랩 캐패시터(CB)에 연결된다.
그리고 상기 부트스트래핑 회로부 출력단자(BT)는 상보 신호 출력부의 제1출력노드의 제5 P채널 상보 출력 트랜지스터(MP5)와 제2출력노드의 제6 P채널상보 출력 트랜지시스터(MP6)의 소스(source)에 연결된다.
한편, 상기한 바와 같은 본 발명에 이용되는 트랜지스터들은 다양한 형태로 구성될 수 있으나, 전계효과트랜지스터(FET)로 구성되는 것이 바람직하며, 특히 MOS-전계효과트랜지스터(FET)로 구성되는 것이 더욱 바람직하다.
상기한 바와 같은 본 발명에 따른 상보 신호 출력 장치의 동작 방법은 다음과 같다.
먼저, 입력신호(CK)가 로우(low)일 때, 제1 N채널 보텀 트랜지스터(MN1)가 턴오프됨에 따라 상기 차동 논리 트리(differential logic tree)는 비활성화(disable)되고, 프리차지 노드(precharge node)인 X와 XB는 공급전압으로 프리차징(precharging)된다. 따라서, 상보 신호 출력 노드인 Q와 QB는 로우(low) 값을 갖게 된다. 이때, 상기 부트스트래핑 회로부의 CKD의 로우(low) 값에 의해, 제7 P채널 트랜지스터(MP7)가 턴 온(turn on) 되어 BT는 공급전압의 값을 갖게 된다.
다음으로, 입력신호(CK)가 하이(high)일 때, 상기 차동 논리 트리(differential logic tree)의 입력 값에 따라, 프리차지 노드(precharge node)인 X와 XB 중 어느 한쪽이 로우(low)가 되어 제5 P채널 상보 출력 트랜지스터(MP5)나 제6 P채널 상보 출력 트랜지스터(MP6)를 턴온(turn on) 시킨다. 이때, 상기 부트스트래핑 회로부의 CKD는 하이(high) 값이 되어 제7 P채널 트랜지스터(MP7)가 턴오프(turn off)되고, 용량성 커플링(capacitive coupling)에 의해서 BT가 공급전압보다 높은 전압 값이 된다. BT의 높은 전압 값은 출력 트랜지스터(output transistor)인 제5 P채널 상보 출력 트랜지스터(MP5)와 제6 P채널 상보 출력 트랜지스터(MP6)의 스위칭 속도(switching speed) 성능을 향상시키고, 높은 전압을 갖는 Q나 QB는 다음 단의 차동 논리 트리(differential logic tree)의 트랜지스터 강도(transistor strength)를 강화시켜 스위칭 속도(switching speed) 성능을 향상시 킨다. 즉, 본 발명은 상기 차동 논리부(100)와 상기 부트스트래핑 회로부(300)가 병렬구조로 동작하기 때문에, 상기 부트스트래핑 회로부의 대기시간(latency)을 상기 차동 논리부와 동일하게 맞춤으로써, 최적의 스위칭 성능(switching performance)을 낼 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1은 부트스트래핑 기술을 이용하여 하나의 신호를 출력하는 종래의 부트스트래핑 논리 장치의 일실시예 구성도이다.
도 2는 부트스트래핑 기술을 이용하여 상보 신호를 출력하는 종래의 상보 신호 출력 장치의 일실시예 구성도이다.
도 3은 본 발명의 일실시예에 따른 상보 신호 출력 장치의 구성도이다.

Claims (21)

  1. 입력신호에 따라 차동신호를 생성하는 차동 논리부;
    상기 차동신호에 따라 상보 신호를 출력하는 적어도 하나 이상의 출력노드; 및
    상기 하나 이상의 출력노드가 공유하고, 상기 상보신호를 증폭하는 부트스트래핑 회로부를 포함하며,
    상기 차동 논리부는
    입력 신호에 따라 차동 신호의 출력 방향을 결정하는 차동 논리트리;
    클럭신호를 입력받아 상기 차동 논리트리의 동작 여부를 결정하는 보텀 스위칭 수단; 및
    상기 출력노드에 미리 전압을 충전시키는 적어도 하나 이상의 스위칭 수단을 포함하는 상보 신호 출력장치.
  2. 제 1항에 있어서, 상기 적어도 하나 이상의 출력노드는 상기 부트스트래핑 회로와 병렬로 연결되는 것을 특징으로 하는 상보 신호 출력장치.
  3. 제 1항에 있어서, 상기 출력노드는 적어도 하나 이상의 스위칭 수단이 상기 차동 논리부의 출력과 병렬 연결되는 것을 특징으로 하는 상보 신호 출력장치.
  4. 제 1항에 있어서, 상기 부트스트래핑 회로부는
    클럭신호를 지연시키는 적어도 하나 이상의 인버터;
    상기 인버터의 일단에 연결되고 상기 클럭 신호에 따라 상기 출력노드에 구동 전압을 제공하는 스위칭 수단; 및
    상기 인버터의 일단에 연결되고 상기 클럭 신호에 따라 상기 출력노드에 증폭 전압을 제공하는 전압증폭수단을 포함하는 것을 특징으로 하는 상보 신호 출력 장치.
  5. 제 4항에 있어서, 상기 전압증폭수단은 캐패시터인 것을 특징으로 하는 상보 신호 출력장치.
  6. 제 4항에 있어서, 상기 스위칭 수단 및 상기 전압증폭수단은 상기 인버터와 병렬연결되는 것을 특징으로 하는 상보 신호 출력장치.
  7. 삭제
  8. 제 3항, 제 4항 및 제 6항 중 어느 한 항에 있어서,
    상기 스위칭 수단은 전계효과트랜지스터(FET)인 것을 특징으로 하는 상보 신호 출력장치.
  9. 입력신호에 따라 논리 연산을 수행하여, 제1 프리차지 노드와 제2 프리차지 노드로 논리 신호를 발생시키는 차동 논리부;
    상기 제1 프리차지 노드와 제2 프리차지 노드로로부터 전송된 상기 논리 신호에 따라, 제1 상보 신호를 제1출력노드로 출력하며, 제2 상보 신호를 제2출력노드로 출력하는 상보 신호 출력부; 및
    상기 제1출력노드와 상기 제2출력노드에 공통적으로 연결되어 있으며, 상기 입력신호에 따라, 상기 상보 신호 출력부에 입력전압을 증폭한 전압을 인가시키는 부트스트래핑 회로부를 포함하는 상보 신호 출력 장치.
  10. 제 9 항에 있어서,
    상기 차동 논리부는,
    논리 연산을 수행하는 차동 논리 트리를 포함하고 있으며, 상기 차동 논리 트리는 상기 입력신호에 의해 턴온 또는 턴오프되는 보텀 트랜지스터에 의해 활성화되거나 비활성화되는 것을 특징으로 하는 상보 신호 출력 장치.
  11. 제 9 항에 있어서,
    상기 상보 신호 출력부의 상기 제1출력노드는, 상기 차동 논리부의 상기 제1 프리차지 노드 및 상기 부트스트래핑 회로부와 연결되어 있으며, 상기 제1 프리차지 노드로부터 전송되는 제1 논리 신호에 따라 상기 제1 상보 신호를 출력하며,
    상기 상보 신호 출력부의 상기 제2출력노드는, 상기 차동 논리부의 상기 제2 프리차지 노드 및 상기 부트스트래핑 회로부와 연결되어 있으며, 상기 제2 프리차지 노드로부터 전송되는 제2 논리 신호에 따라 상기 제2 상보 신호를 출력하는 제2출력노드를 포함하는 상보 신호 출력 장치.
  12. 제 11 항에 있어서,
    상기 제1출력노드는 제5 P채널 상보 출력 트랜지스터와 제2 N채널 상보 출력 트랜지스터를 포함하고, 상기 제1출력노드의 상기 제5 P채널 상보 출력 트랜지스터와 상기 제2 N채널 상보 출력 트랜지스터의 게이트는 상기 제1 프리차지 노드와 공통으로 연결되어 있으며,
    상기 제2출력노드는 제6 P채널 상보 출력 트랜지스터와 제3 N채널 상보 출력 트랜지스터를 포함하고, 상기 제2출력노드의 상기 제6 P채널 상보 출력 트랜지스터와 상기 제3 N채널 상보 출력 트랜지스터의 게이트는 상기 제2 프리차지 노드와 공통으로 연결되어 있는 것을 특징으로 하는 상보 신호 출력 장치.
  13. 제 12 항에 있어서,
    상기 제1 상보 신호를 출력하는 제1 상보 신호 출력 노드는, 상기 제1출력노드의 상기 제5 P채널 상보 출력 트랜지스터와 상기 제2 N채널 상보 출력 트랜지스터의 연결선로로부터 인출되어 있으며,
    상기 제2 상보 신호를 출력하는 제2 상보 신호 출력 노드는, 상기 제2출력노드의 상기 제6 P채널 상보 출력 트랜지스터와 상기 제3 N채널 상보 출력 트랜지스터의 연결선로로부터 인출되어 있는 것을 특징으로 하는 상보 신호 출력 장치.
  14. 제 12 항에 있어서,
    상기 제5 P채널 상보 출력 트랜지스터와 상기 제6 P채널 상보 출력 트랜지스터는 상기 부트스트래핑 회로부의 부트스트래핑 회로부 출력단자와 공통으로 연결되어 있는 것을 특징으로 하는 상보 신호 출력 장치.
  15. 제 12 항에 있어서,
    상기 부트스트래핑 회로부 출력단자는 상기 제5 P채널 상보 출력 트랜지스터의 소스와 상기 제6 P채널 상보 출력 트랜지스터의 소스에 공통으로 연결되어 있는 것을 특징으로 하는 상보 신호 출력 장치
  16. 제 9 항에 있어서,
    상기 부트스트래핑 회로부는,
    상기 입력신호를 입력받아 이를 반전시켜 출력하는 제1인버터와 제2인버터;
    상기 제1인버터와 제2인버터의 출력신호를 입력받는 제7 P채널 트랜지스터; 및
    상기 제7 P채널 트랜지스터와 병렬로 연결되어 있는 부트스트랩 캐패시터를 포함하는 상보 신호 출력 장치.
  17. 제 16 항에 있어서,
    상기 제7 P채널 트랜지스터와 부트스트랩 캐패시터가 연결되어 있는 부트스 트래핑 회로부 출력단자는 상기 상보 신호 출력부의 상기 제1출력노드 및 상기 제2출력노드에 공통적으로 연결되어 있는 것을 특징으로 하는 상보 신호 출력 장치.
  18. 제 16 항에 있어서,
    상기 부트스트랩 캐패시터는 캐패시터 커플링에 의해 상기 부트스트래핑 회로부 출력단자의 전압을 공급전압 보다 높게 증가시키는 것을 특징으로 하는 상보 신호 출력 장치.
  19. 제 16 항에 있어서,
    상기 제2인버터에 의해 지연된 클럭신호는 상기 제7 P채널 트랜지스터의 게이트와 상기 부트스트랩 캐패시터에 연결되는 것을 특징으로 하는 상보 신호 출력 장치.
  20. 제 9 항에 있어서,
    상기 부트스트래핑 회로부는,
    상기 상보 신호 출력부에 입력전압을 증폭한 전압을 인가시켜 상기 상보 신호 출력부의 스위칭 속도를 증가시키는 것을 특징으로 하는 상보 신호 출력 장치.
  21. 제 9 항에 있어서,
    상기 제1 상보 신호가 하이 신호이면 상기 제2 상보 신호는 로우 신호이며, 상기 제1 상보 신호가 로우 신호이면 상기 제2 상보 신호는 하이 신호인 것을 특징으로 하는 상보 신호 출력 장치.
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