WO2005121827A1 - タイミング発生器および半導体試験装置 - Google Patents

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WO2005121827A1
WO2005121827A1 PCT/JP2005/010348 JP2005010348W WO2005121827A1 WO 2005121827 A1 WO2005121827 A1 WO 2005121827A1 JP 2005010348 W JP2005010348 W JP 2005010348W WO 2005121827 A1 WO2005121827 A1 WO 2005121827A1
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timing
output
signal
jitter
circuit
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PCT/JP2005/010348
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Masakatsu Suda
Masahiro Ishida
Daisuke Watanabe
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Advantest Corporation
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    • G01R31/3181—Functional testing
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    • G—PHYSICS
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    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31922—Timing generation or clock distribution

Definitions

  • the present invention relates to a timing generator used for a semiconductor test device or the like.
  • Jitter tolerance test is a test item of various devices such as high-speed communication and high-speed serial interface. In this test, it is confirmed whether or not the device operates normally when jitter is added to the clock signal or data input to the device.
  • a semiconductor test apparatus performs various tests on a device.
  • a jitter tolerance test is performed using the semiconductor test apparatus, a jitter is generated at a timing edge generated by a timing generator. Need to be added.
  • a jitter generator that adds jitter to a clock signal or the like a configuration including a variable delay circuit that delays a clock signal or the like is known (for example, see Patent Document 1). By comparing the offset voltage of the sine wave with the output voltage of the ramp generator, a sine wave fluctuation is given to the timing of the change of the clock signal.
  • Patent Document 1 JP-A-6-104708 (Pages 3-4, Fig. 1-3)
  • the jitter generator disclosed in Patent Document 1 described above is configured by analog circuits such as an oscillator that generates a sine-wave offset voltage, a ramp generator, and a voltage comparator.
  • analog circuits such as an oscillator that generates a sine-wave offset voltage, a ramp generator, and a voltage comparator.
  • a timing generator is a logical LSI that generates a timing edge, and there is a problem that it is not preferable to mix a jitter generator configured by an analog circuit in the same LSI.
  • the manufacturing process becomes complicated, which leads to an increase in manufacturing cost, and the analog circuit becomes a noise source for the digital circuit.
  • the present invention has been made in view of the above points, and its purpose is to provide an output signal. It is possible to provide a timing generator that can add jitter and can reduce the circuit scale without the need for an analog circuit that adds jitter, thereby reducing power consumption. is there.
  • a timing generator In order to solve the above-described problem, a timing generator according to the present invention generates a timing edge at a designated timing within a basic cycle, and performs a counting operation synchronized with a reference clock signal having a predetermined cycle.
  • a counter that performs the following operations; a timing data output unit that outputs data corresponding to each of a quotient and a remainder obtained by dividing a time required to generate a leading edge of a basic cycle by a cycle of a reference clock signal; and a counter.
  • Elapsed time determination means for determining that a time corresponding to a quotient indicated by data output from the timing data output means has elapsed based on the count value, and outputting a determination signal in accordance with the determination timing; and Jitter generation means for outputting the time to shift the output timing as a jitter amplitude value Adding means for adding the first time corresponding to the remainder indicated by the output data, the second time indicated by the jitter amplitude value output from the jitter generating means, and the elapsed time
  • a variable delay unit that receives a determination signal output from the determination unit, delays the determination signal by a time indicated by the addition result by the addition unit, and outputs the delayed signal.
  • variable delay means When the variable delay means is used to generate a timing edge, jitter can be added to the timing edge by changing the delay time in the variable delay means by a time corresponding to the jitter amplitude value. become. This makes it possible to add jitter to the timing edge as an output signal simply by adding a digital circuit for adding the jitter amplitude value to the configuration for setting the delay time of the variable delay means, thereby reducing the circuit scale and consuming power. The power can be reduced.
  • the above-mentioned elapsed time determination means compares the count value of the counter with the quotient indicated by the data output from the timing data output means, and outputs a determination signal when they match.
  • the above-described counter takes a quotient indicated by the output data of the timing data output means as an initial value, and then performs a counting operation of decreasing the count value in synchronization with the reference clock signal.
  • the elapsed time determination means outputs a determination signal when detecting that the count force of the counter has reached ⁇ . Is desirable. This makes it possible to easily determine the elapse of time corresponding to an integral multiple of the cycle of the reference clock signal.
  • the above-mentioned jitter generating means outputs a jitter amplitude value whose value changes in a sine wave shape in synchronization with the output of the timing edge.
  • sine wave jitter can be easily added to the output signal, and very high frequency sine wave jitter synchronized with the output of the timing edge can be added.
  • the above-mentioned jitter generating means outputs a jitter amplitude value whose value changes randomly in synchronization with the output of the timing edge.
  • random jitter can be easily added to the output signal, and very high frequency random jitter synchronized with the timing edge output can be added.
  • the above-mentioned jitter generating means outputs a jitter amplitude value in which a value update interval changes randomly.
  • the above-mentioned addition means, when an addition result corresponding to a period of one cycle or more of the reference clock signal is obtained, carries and, based on the addition result, the reference clock signal.
  • the addition result of less than one cycle is output, and when the carry is output, the time corresponding to an integral multiple of the cycle of the reference clock signal, the elapsed time determination means is output.
  • the output determination signal is input to the variable delay means. It is desirable to further include input timing delay means for delaying the timing. This makes it possible to reliably delay the timing of the timing edge by a time corresponding to an integral multiple of the cycle of the reference clock signal.
  • the addition means described above further sets a time corresponding to the shift to a first time and a second time. It is desirable to add.
  • the start timing of the basic period can be set asynchronously with the reference clock signal, and a plurality of basic periods having an arbitrary value can be set continuously.
  • the semiconductor test apparatus of the present invention includes the above-described timing generator, a pattern generator for generating pattern data to be input to each pin of the device under test, and a pattern generator. And the device under test that inputs this pattern data.
  • FIG. 1 is a diagram showing an overall configuration of a semiconductor test apparatus provided with a timing generator according to one embodiment.
  • FIG. 2 is a diagram showing a detailed configuration of a timing generator.
  • FIG. 3 is an explanatory diagram of the operation principle of the jitter generation circuit.
  • FIG. 4 is a diagram showing a specific configuration example of a jitter generation circuit.
  • FIG. 5 is a diagram showing another specific configuration example of the jitter generation circuit.
  • FIG. 6 is a diagram showing another specific example of the jitter generation circuit.
  • FIG. 7 is a diagram showing another specific example of the jitter generation circuit.
  • FIG. 8 is an operation timing chart of the timing generator of the present embodiment.
  • FIG. 9 is a diagram showing a modification of the timing generator.
  • FIG. 1 is a diagram illustrating an overall configuration of a semiconductor test apparatus including a timing generator according to one embodiment.
  • the semiconductor test equipment shown in Fig. 1 is used to perform various tests including a jitter tolerance test on the DUT (device under test) 100, and inputs and outputs various signals required for the test to and from the DUT 100.
  • the system includes a tester processor 110, a timing generator 120, a pattern generator 130, a data selector 140, a format controller 150, a pin card 160, and a digital comparator 170.
  • the above-described tester processor 110 controls the entire semiconductor test apparatus to execute various tests on the DUT 100 by executing a predetermined test program by an operating system (OS).
  • the timing generator 120 sets a basic cycle required for the test, and generates various timing edges included in the set basic cycle.
  • the pattern generator 130 generates pattern data to be input to each pin of the DUT 100 including the clock pin.
  • the data selector 140 associates various pattern data output from the pattern generator 130 with each pin of the DUT 100 that inputs the data. Format Toco
  • the control unit 150 controls the waveform of the DUT 100 based on the pattern data generated by the pattern generator 130 and selected by the data selector 140 and the timing edge generated by the timing generator 120.
  • the pin card 160 is for taking a physical interface between the format controller 150 and the digital comparator 170 and the DUT 100.
  • the pin card 160 includes a driver for applying a predetermined pattern waveform to a corresponding pin of the DUT 100, a dual comparator for simultaneously comparing a voltage waveform appearing at the pin with a predetermined low-level voltage and a high-level voltage, and an optional load current. And a termination resistor having a predetermined resistance value (for example, 50 ⁇ ) connected to the pin.
  • Some of the pins of the DUT100 such as the pins corresponding to the address terminals, only input predetermined data.For these pins, the dual comparator, programmable load, and termination resistor described above are unnecessary. And only the driver is connected.
  • the digital comparator 170 compares the output of each pin of the DUT 100 with the expected value data of each pin selected by the data selector 140. The timing for performing this comparison is specified by the timing edge STRB of the strobe signal generated by the timing generator 120.
  • FIG. 2 is a diagram showing a detailed configuration of the timing generator 120.
  • the timing generator 120 includes a counter 10, a timing memory 12, a coincidence determination circuit 14, a manoplexer 16, a D-FF (D-type flip-flop) 18, 20, 22, a RATE memory 24, It includes the arithmetic units 26, 28, 30, the jitter generation circuit 32, the inverter circuit 34, the AND circuits 36, 38, the FIFO memory 40, and the variable delay circuit 42.
  • the counter 10 is reset by a RATE signal and performs a counting operation in synchronization with a REFCLK (reference clock) signal.
  • the RATE signal is used to set the basic cycle required for the test, and is set to the high level for one REFCLK signal cycle corresponding to the start timing of the basic cycle.
  • the REFCLK signal has a period of, for example, 4 ns.
  • the timing memory 12 is for storing time data indicating a timing edge occurrence timing with reference to the start timing of the basic cycle.
  • Time data that is an integral multiple of the cycle of the REFCLK signal (refer to the basic cycle)
  • the quotient divided by the period of the clock signal Is the upper n bits (MSB) and the time data below this period (the value indicating the remainder when the basic period is divided by the period of the reference clock signal) is the lower m bits (LSB).
  • An address signal (TS signal) is input in synchronization with the RATE signal, and the (n + m) -bit time data that indicates the timing of the occurrence of the timing edge within the basic cycle set in response to this RATE signal is stored in the timing memory. Read from 12.
  • the coincidence determination circuit 14 receives the count value (n bits) of the counter 10 and the upper n bits of the time data of the timing memory 12 and performs a coincidence determination on all these bits. When all these bits match, the output of the match determination circuit 14 goes high.
  • the RATE memory 24 stores m-bit data as a remainder obtained by dividing the immediately preceding basic cycle by the cycle of the REFCLK signal.
  • the adder 30 adds the m-bit data read from the RATE memory 24 and the m-bit data stored in the D-type flip-flop 22. This result is stored in the D-type flip-flop 22 in synchronization with the REFCLK signal. Therefore, data obtained by dividing each basic cycle by the cycle of the REFCLK signal is accumulated using the adder 30 and the D-type flip-flop 22.
  • the adder 26 adds the lower-order m-bit data of the timing memory 12 and the m-bit data output from the adder 30 described above.
  • the m-bit addition result is input to the subsequent adder 28. If a carry from the most significant bit occurs in this addition processing, carry is sent to the multiplexer 16.
  • the adder 28 adds the m-bit data output from the previous-stage adder 26 and the m-bit jitter component data output from the jitter generating circuit 32.
  • the m-bit addition result is input to the FIFO memory 40. If a carry from the most significant bit occurs in this addition processing, carry is sent to the multiplexer 16.
  • the multiplexer 16 receives the signal (1 bit data) output from the match determination circuit 14 and the signal output from each of the two D-type flip-flops 18 and 20, and , 28 to perform a selection operation according to the carry sent from.
  • One D-type flip-flop 18 captures and holds the signal output from the match determination circuit 14 in synchronization with the REFCLK signal.
  • the other D-type flip-flop 20 is It captures and holds the output signal in synchronization with the REFCLK signal. In this way, the signal output from the match determination circuit 14, a signal obtained by delaying this signal by one cycle of the REFCLK signal, and a signal obtained by delaying the signal by two cycles are input to the multiplexer 16.
  • the multiplexer 16 selectively outputs the output signal of the match determination circuit 14 according to the presence or absence of carry output from each of the two adders 26 and 28, specifically, when no carry is input.
  • the output signal of the D-type flip-flop 18 (a signal obtained by delaying the output signal of the coincidence determination circuit 14 by one cycle of the REFCLK signal) when only one of the carry signals is input is selectively output.
  • an output signal of the D-type flip-flop 20 (a signal obtained by delaying the output signal of the coincidence determination circuit 14 by two cycles of the REFCLK signal) is selectively output.
  • the AND circuit 36 receives the output signal of the multiplexer 16 and a signal obtained by inverting the REFCLK signal by the inverter circuit 34, and outputs an AND signal of these two signals.
  • the jitter generation circuit 32 generates jitter component data.
  • the FIFO memory 40 fetches the m-bit data, which is also output from the adder 28, in synchronization with the output signal of the AND circuit 38 (the logical product signal of the output signal of the match determination circuit 14 and the REFCLK signal), and outputs the output of the AND circuit 36.
  • the captured data is output in the order of input in synchronization with the signal.
  • the variable delay circuit 42 has a maximum variable delay amount corresponding to one cycle of the REFCLK signal, and delays the output signal of the AND circuit 36 by a time corresponding to the m-bit data output from the FIFO memory 40. And output.
  • FIG. 3 is an explanatory diagram of the operation principle of the jitter generation circuit 32, and shows a case where, for example, sine wave jitter is added to the timing edge generated by the timing generator 120.
  • the horizontal axis represents the elapsed time
  • the vertical axis represents the jitter amplitude value representing the value of the added sine wave jitter.
  • the jitter generation circuit 32 generates and outputs j-bit jitter amplitude value data whose value periodically changes with time.
  • FIG. 4 is a diagram showing a specific configuration example of the jitter generation circuit 32.
  • the jitter generation circuit shown in FIG. 4 includes a counter 50 and a jitter memory 52.
  • the counter 50 performs a counting operation in synchronization with REFCLK.
  • the jitter memory 52 stores an error specified by the count value of the counter 50.
  • a j-bit jitter amplitude value data is stored in the address, and when the counting operation of the counter 50 proceeds in synchronization with the REFCLK signal, the jitter amplitude value data is sequentially read.
  • the jitter memory 52 not only the sine wave jitter as shown in FIG. 3 but also various types of jitter can be easily generated simply by changing the content of the stored jitter amplitude value data. By synchronizing with the reference clock signal, very high frequency jitter synchronized with the timing edge output can be added.
  • FIG. 5 is a diagram showing another specific configuration example of the jitter generation circuit 32.
  • the jitter generating circuit shown in FIG. 5 includes an exclusive OR circuit 60, a plurality of D-type flip-flops 62, a counter 50, and a jitter memory 52.
  • the counter 50 and the jitter memory 52 are the same as those shown in FIG. 4, and a random bit string generation circuit comprising an exclusive OR circuit 60 and N cascade-connected D-type flip-flops 62 at the preceding stage of the counter 50. Is provided.
  • the exclusive OR circuit 60 receives two output values of the N D-type flip-flops 62, and outputs an exclusive OR signal of these two output values to a predetermined (for example, the first stage).
  • the random bit string generated in this way is input to the counter 50 as a clock signal. Therefore, in the configuration shown in FIG. 4, the counting operation of the counter 50 is performed regularly in synchronization with the REF CLK signal, whereas in the configuration shown in FIG. 5, the counting operation of the counter 50 is performed according to the contents of the random bit string. The difference is that it is performed irregularly. By making the intervals at which the jitter components are added unequal, it is possible to add jitter having temporal randomness.
  • FIG. 6 is a diagram showing another specific example of the jitter generation circuit 32.
  • the jitter generation circuit shown in FIG. 6 includes a random bit string generation circuit composed of an exclusive OR circuit 60 and a plurality of D-type flip-flops 62.
  • the random bit string generation circuit itself is the same as that included in the configuration shown in FIG. 5, in which j outputs are taken out in parallel from a plurality of D-type flip-flops 62 and are used as j-bit jitter amplitude value data. Used. Thereby, random jitter can be easily generated. In addition, a very high frequency random jitter synchronized with the output of the timing edge can be added.
  • FIG. 7 is a diagram illustrating another specific example of the jitter generation circuit 32.
  • the jitter generation circuit shown in FIG. 7 includes an exclusive OR circuit 60, a plurality of D-type flip-flops 62, and a logic circuit 70. ing.
  • the random bit string generation circuit itself composed of an exclusive OR circuit 60 and a plurality of D-type flip-flops 62 is the same as that included in the configuration shown in FIG. 5, and a logic circuit 70 is connected to the subsequent stage. .
  • the logic circuit 70 receives all or some outputs of the plurality of D-type flip-flops 62 in parallel, and performs predetermined processing on the data of the plurality of bits.
  • the contents of the predetermined process include, for example, a process of setting an upper limit value and a lower limit value of data and masking data out of these ranges, a process of performing a calculation based on a predetermined formula, and converting the value of the data. Is included.
  • the output j-bit data is used as the jitter amplitude value data.
  • the above-mentioned timing memory 12 is variable as timing data output means
  • the coincidence determination circuit 14 is variable as elapsed time determination means
  • the jitter generation circuit 32 is variable as jitter generation means
  • the adders 26, 28 and 30 are variable as addition means.
  • the delay circuit 42 corresponds to variable delay means
  • the multiplexer 16 and the D-type flip-flops 18 and 20 correspond to input timing delay means.
  • FIG. 8 is an operation timing chart of the timing generator 120 of the present embodiment.
  • the period of the REFCLK signal is 4 ns
  • the basic period set by the RATE signal is 4.8 ns, 7.5 ns, 18. Ons
  • the timing edge generation timing within each basic period is 3.3 ns , 4. Ons, 11. Ons are assumed to be set (Fig. 8 (A)).
  • the counter 10 starts counting operation synchronized with the REFCLK signal and outputs the first count value “0” (Fig. 8 (C), (D )).
  • the operation of reading out the upper n bits (MSB) and lower m bits (LSB) data corresponding to the timing 3.3 ns of the timing edge occurrence is performed from the timing memory 12. Since the timing of the occurrence of the timing edge 3.3 ns is smaller than the period of the REFCLK signal 4.
  • the upper n bits of data having a content of “0” and the value corresponding to 3.3 ns The lower m bits of data to be the contents are read (FIGS.
  • the read upper n-bit data “0” is input to the match determination circuit 14, and the lower m-bit data is input to the adder 26.
  • the process of writing the data is performed.
  • the coincidence determination circuit 14 compares the n-bit data “0” read from the timing memory 12 with the first count value “0” of the counter 10. In this case, since the two values match, a high-level signal is output from the match determination circuit 14 (FIG. 8 (F)).
  • the variable delay circuit 42 delays the signal input from the AND circuit 36 by a time corresponding to the m-bit data output from the FIFO memory 40, and outputs the delayed signal.
  • the calculation result indicated by the m-bit data output from the adder 28 is (3.3 + pl) ns
  • the m-bit data indicating the full addition result output from the adder 28 is Since the signal is input to the variable delay circuit 42 via the FIFO memory 40, the variable delay circuit 42 outputs a signal obtained by delaying the signal input from the AND circuit 36 by (3.3 + p 1) ns ( (Fig. 8 (N)).
  • the counter 10 starts counting operation synchronized with the REFCLK signal from the initial value ⁇ 0 ''. Start again.
  • the RATE signal corresponding to the next basic cycle 7.5 ns corresponds to the previous basic cycle 4.8 ns
  • the period corresponding to the REFCLK signal in the second cycle becomes high level, and thereafter becomes low level (Fig. 8 (B), (C)).
  • the timing memory 12 In parallel with the counting operation by the counter 10, the timing memory 12 outputs the upper n bits (MSB) and the lower m bits (LSB) data corresponding to the timing of the timing edge 4. Ons. A read operation is performed. Timing of occurrence of the timing edge 4. Ons is the same as the period of the REFCLK signal. 4. In this case, the upper n bits of data containing "1" and 0. Ons The lower m bits of data containing the value to be read are read (Fig. 8 (E), (G)). The read upper n-bit data “1” is input to the match determination circuit 14, and the lower m-bit data is input to the adder 26.
  • MSB upper n bits
  • LSB lower m bits
  • the match determination circuit 14 compares the n-bit data “1” read from the timing memory 12 with the first count value “0” of the counter 10. In this case, since the two values do not match, the match determination circuit 14 outputs a low-level signal. Next, when the count of the counter 10 proceeds and the count value becomes “1”, the n-bit data read from the timing memory 12 matches the count value “1” of the power counter 10, so that the match determination circuit 14 Outputs a high-level signal power S (Fig. 8 (F)).
  • the m-bit data indicating the remainder of 0.8 ns divided by Ons is read (Fig. 8 (H)). Also, from the D-type flip-flop 22, the RATE memory 24 corresponds to the immediately preceding basic period of 4.8 ns. The read and held m-bit data indicating 0. Ons is read (FIG. 8 (1)). Further, j-bit data corresponding to the jitter amplitude value p2 is read from the jitter generation circuit 32 (FIG. 8Ci)).
  • the variable delay circuit 42 delays the signal input from the AND circuit 36 by a time corresponding to the m-bit data output from the FIFO memory 40, and outputs the delayed signal.
  • the calculation result indicated by the m-bit data output from the adder 28 is (0.8 + p2) ns
  • the m-bit data indicating the full addition result output from the adder 28 is Since the signal is input to the variable delay circuit 42 via the FIFO memory 40, the variable delay circuit 42 outputs a signal obtained by delaying the signal input from the AND circuit 36 by (0.8 + p2) ns (see FIG. 8 (N)).
  • the timing memory 12 In parallel with the counting operation by the counter 10, the timing memory 12 outputs the upper n bits (MSB) and the lower m bits (LSB) data corresponding to the timing of the timing edge 11. Ons. A read operation is performed. Timing of occurrence of timing edge 11. Since Ons is calculated by double-calculating twice Ons of 4ns which is the period of REFCLK signal and 3.Ons, in this case, the upper n bits of 2 The data and the lower-order m-bit data containing the value corresponding to 3. Ons are read (Fig. 8 (E), (G)). The read upper n-bit data “2” is input to the match determination circuit 14, and the lower m-bit data is input to the adder 26.
  • the match determination circuit 14 compares the n-bit data “2” read from the timing memory 12 with the first count value “0” of the counter 10. In this case, since the two values do not match, the match determination circuit 14 outputs a low-level signal. When the count of the counter 10 advances and the count value becomes “2”, the n-bit data read from the timing memory 12 matches the count value “2” of the counter 10, so that the match determination circuit 14 And a high level signal is output (Fig. 8 (F)).
  • the m-bit data indicating 3.5 ns remaining after being divided by Ons is read (Fig. 8 (H)). Also, from the D-type flip-flop 22, the m-bit data indicating 0.8 ns which is read and held from the RATE memory 24 corresponding to the immediately preceding basic period of 7.5 ns is read (FIG. 8 (1)). ). Further, j-bit data corresponding to the jitter amplitude value p3 is read from the jitter generation circuit 32 (FIG. 8Ci)).
  • the AND circuit 36 outputs a signal that maintains a high level during the high level section of the next cycle of the REFCLK signal, and inputs the signal to the variable delay circuit 42.
  • the variable delay circuit 42 outputs a signal obtained by delaying the signal input from the AND circuit 36 by (3.3 + p3) ns.
  • the jitter amplitude values pl, p2, and p3 output from the jitter generation circuit 32 change in each cycle of the REFCLK signal in the configurations shown in Figs. 4 and 6; In the configuration shown in Fig. 7, the value does not always change in each cycle of the REFCLK signal, so the same value may be maintained continuously.
  • the above-mentioned jitter generating means outputs a jitter amplitude value whose value changes randomly in synchronization with the output of the timing edge.
  • random jitter can be easily added to the output signal, and very high frequency random jitter synchronized with the timing edge output can be added.
  • the above-mentioned jitter generating means outputs a jitter amplitude value in which a value update interval changes randomly. By making the intervals at which the jitter component is added unequal, random jitter with improved randomness can be added.
  • the carry is output from the adders 26 and 28.
  • the multiplexer 16 selects one of the outputs of the D-type flip-flops 18 and 20 to reliably delay the timing of the timing edge by a time corresponding to an integer multiple of the cycle of the reference clock signal. be able to.
  • the start timing of the basic cycle and the input timing of the reference clock signal do not match (in the case of the basic cycle of 7.5 ns and 18. Ons shown in FIG. 8), the time corresponding to this difference is obtained. Is added using the adder 30 to set a delay time for generating a timing edge. With this, the start timing of the basic cycle can be set asynchronously with the reference clock signal. It is possible to continuously set a plurality of basic periods having.
  • the present invention is not limited to the above embodiment, and various modifications can be made within the scope of the present invention.
  • the counter 10 starts the counting operation when the RATE signal is input, and when the count value matches the value indicated by the n-bit data output from the MSB of the timing memory 12.
  • the high-level signal is output from the match determination circuit 14 in the above, the same operation may be performed using another configuration.
  • FIG. 9 is a diagram showing a modification of the timing generator.
  • the configuration shown in FIG. 9 is different from the configuration shown in FIG. 2 in that the counter 10 is replaced with a counter 10A that reduces the count value synchronized with the reference clock signal, and the coincidence determination circuit 14 is replaced with a counter value of ⁇ 0 ''.
  • the difference is that a zero determination circuit (corresponding to the elapsed time determination means) 14A that determines that the condition has been reached and outputs a determination signal is provided.
  • the counter 10A takes in the n-bit data output from the MSB of the timing memory 12 and starts the counting operation.
  • the zero determination circuit 14A outputs a noise level signal when the count value of the counter 10A becomes “0”. Even when such a configuration is used, a signal having the same content as the output signal of the match determination circuit 14 can be output from the zero determination circuit 14A.
  • variable delay means when used to generate a timing edge, by changing the delay time in the variable delay means by a time corresponding to the jitter amplitude value, Jitter can be added.

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Abstract

　ジッタを付加するアナログ回路が不要であって回路規模を縮小することができ、消費電力を低減することができるタイミング発生器を提供することを目的とする。リファレンスクロック信号に同期した計数動作を行うカウンタ１０と、基本周期の先頭からタイミングエッジを発生させるまでの時間をリファレンスクロック信号の周期で割ったときの商と余りのそれぞれに対応するデータを出力するタイミングメモリ１２と、カウンタ１０による計数値が商の値に一致したときにハイレベルとなる信号を出力する一致判定回路１４と、ジッタ振幅値として出力するジッタ発生回路３２と、余りに相当する時間とジッタ発生回路３２から出力されるジッタ振幅値で示される時間とを加算する加算器２８等と、一致判定回路１４の出力信号を加算器２８等による加算結果で示される時間だけ遅延させて出力する可変遅延回路４２とを備えている。                                                                                 

Description

明 細 書
タイミング発生器および半導体試験装置
技術分野
[0001] 本発明は、半導体試験装置等に用いられるタイミング発生器に関する。
背景技術
[0002] 高速通信や高速シリアルインタフェース等の各種のデバイスの試験項目にジッタ耐 力試験がある。この試験では、デバイスに入力するクロック信号やデータに対してジッ タを付加したときにこのデバイスが正常動作するカゝ否かが確認される。
[0003] ところで、半導体試験装置はデバイスに対して各種の試験を行うものであり、この半 導体試験装置を用いてジッタ耐カ試験を行う場合には、タイミング発生器で生成する タイミングエッジにジッタを付加する必要がある。クロック信号等にジッタを付加するジ ッタ発生装置としては、クロック信号等を遅延させる可変遅延回路を備えた構成が知 られている（例えば、特許文献 1参照。 ) oこのジッタ発生装置では、正弦波のオフセ ット電圧とランプ発生器の出力電圧とを比較することにより、クロック信号の変化のタイ ミングに正弦波の揺らぎを与えて 、る。
特許文献 1：特開平 6 - 104708号公報 (第 3—4頁、図 1— 3)
発明の開示
発明が解決しょうとする課題
[0004] ところで、上述した特許文献 1に開示されたジッタ発生装置では、正弦波のオフセッ ト電圧を発生させる発振器やランプ発生器、電圧比較器等のアナログ回路によって 構成されるため、回路規模が大きくなるとともに消費電力が多いという問題があった。 また、一般に、タイミング発生器はタイミングエッジを生成するロジカルな LSIであり、 アナログ回路によって構成されたジッタ発生装置を同じ LSI内に混在させることは好 ましくないという問題もあった。例えば、 LSI内でデジタル回路とアナログ回路が混在 した場合に製造プロセスが複雑になるため製造コストの上昇を招いたり、アナログ回 路がデジタル回路に対してノイズ源となってしまうという不都合がある。
[0005] 本発明は、このような点に鑑みて創作されたものであり、その目的は、出力信号に ジッタを付加することが可能であり、し力も、ジッタを付加するアナログ回路が不要で あって回路規模を縮小することができ、消費電力を低減することができるタイミング発 生器を提供することにある。
課題を解決するための手段
[0006] 上述した課題を解決するために、本発明のタイミング発生器は、基本周期内の指定 されたタイミングにおいてタイミングエッジを発生させるものであり、所定周期のリファ レンスクロック信号に同期した計数動作を行うカウンタと、基本周期の先頭力 タイミ ングエッジを発生させるまでの時間をリファレンスクロック信号の周期で割ったときの 商と余りのそれぞれに対応するデータを出力するタイミングデータ出力手段と、カウン タによる計数値に基づいて、タイミングデータ出力手段から出力されるデータで示さ れる商に相当する時間が経過したことを判定し、判定タイミングに合わせて判定信号 を出力する経過時間判定手段と、タイミングエッジの出力タイミングをずらす時間をジ ッタ振幅値として出力するジッタ発生手段と、タイミングデータ出力手段力 出力され るデータで示される余りに相当する第 1の時間と、ジッタ発生手段から出力されるジッ タ振幅値で示される第 2の時間とを加算する加算手段と、経過時間判定手段から出 力される判定信号が入力され、加算手段による加算結果で示される時間だけ遅延さ せて出力する可変遅延手段とを備えている。タイミングエッジを発生するために可変 遅延手段を用いる場合に、ジッタ振幅値に相当する時間だけこの可変遅延手段にお ける遅延時間を変更することにより、タイミングエッジに対してジッタを付加することが 可能になる。これにより、可変遅延手段の遅延時間を設定する構成にジッタ振幅値を 加算するデジタル回路を付加するだけで出力信号としてのタイミングエッジに対して ジッタを付加することができ、回路規模の縮小や消費電力の低減が可能になる。
[0007] また、上述した経過時間判定手段は、カウンタによる計数値とタイミングデータ出力 手段から出力されるデータで示される商とを比較し、これらが一致したときに判定信 号を出力する。あるいは、上述したカウンタは、基本周期の開始時に、タイミングデー タ出力手段力 出力されるデータで示される商を初期値として取り込んだ後、リファレ ンスクロック信号に同期して計数値を減じる計数動作を行っており、経過時間判定手 段は、カウンタによる計数値力^になったことを検出したときに判定信号を出力するこ とが望ましい。これにより、リファレンスクロック信号の周期の整数倍に相当する時間 の経過を容易に判定することが可能になる。
[0008] また、上述したジッタ発生手段は、タイミングエッジの出力に同期して正弦波状に値 が変化するジッタ振幅値を出力することが望ましい。これにより、出力信号に正弦波 ジッタを容易に付加することができ、し力も、タイミングエッジの出力に同期した非常 に周波数の高い正弦波ジッタを付加することができる。
[0009] また、上述したジッタ発生手段は、タイミングエッジの出力に同期して値がランダム に変化するジッタ振幅値を出力することが望ましい。これにより、出力信号にランダム ジッタを容易に付加することができ、し力も、タイミングエッジの出力に同期した非常 に周波数の高いランダムジッタを付加することができる。
[0010] また、上述したジッタ発生手段は、値の更新間隔がランダムに変化するジッタ振幅 値を出力することが望ましい。ジッタ成分を付加する間隔を不均等にすることで、ラン ダム性を高めたランダムジッタを付加することができる。
[0011] また、上述した加算手段は、リファレンスクロック信号の 1周期以上の時間に相当す る加算結果が得られたときに、キャリーとこの加算結果からリファレンスクロック信号の
1周期未満の加算結果とを出力し、キャリーが出力されたときにリファレンスクロック信 号の周期の整数倍に相当する時間、経過時間判定手段力 出力される判定信号が 可変遅延手段に入力されるタイミングを遅らせる入力タイミング遅延手段をさらに備え ることが望ましい。これにより、リファレンスクロック信号の周期の整数倍に相当する時 間だけ確実にタイミングエッジの発生タイミングを遅らせることができる。
[0012] また、上述した加算手段は、基本周期の開始タイミングとリファレンスクロック信号の 入力タイミングとがー致していないときに、このずれに相当する時間を第 1の時間と第 2の時間にさらに加算することが望ましい。これにより、リファレンスクロック信号と非同 期に基本周期の開始タイミングを設定することができ、任意の値を有する複数の基本 周期を連続的に設定することが可能になる。
[0013] また、本発明の半導体試験装置は、上述したタイミング発生器と、被試験デバイス の各ピンに入力するパターンデータを発生するパターン発生器と、パターン発生器 力 出力される各種のパターンデータとこのパターンデータを入力する被試験デバイ スの各ピンとを対応させるデータセレクタと、データセレクタから出力されるパターン データと、タイミング発生器によって発生したタイミングエッジとに基づいて、被試験デ バイスに対する波形制御を行うフォーマットコントロール部と、被試験デバイスの各ピ ンから出力されるデータと、各ピン毎の期待値データとを比較するデジタルコンペァ 部とを備えている。これにより、アナログ回路を追加することなく半導体試験装置から 被試験デバイスに対して入力する信号にジッタを付加することが可能になり、半導体 試験装置を用いてジッタ耐カ試験を行う場合の回路規模の縮小や消費電力の低減 が可能になる。
図面の簡単な説明
[0014] [図 1]一実施形態のタイミング発生器が備わった半導体試験装置の全体構成を示す 図である。
[図 2]タイミング発生器の詳細構成を示す図である。
[図 3]ジッタ発生回路の動作原理の説明図である。
[図 4]ジッタ発生回路の具体的な構成例を示す図である。
[図 5]ジッタ発生回路の他の具体的な構成例を示す図である。
[図 6]ジッタ発生回路の他の具体例を示す図である。
[図 7]ジッタ発生回路の他の具体例を示す図である。
[図 8]本実施形態のタイミング発生器の動作タイミング図である。
[図 9]タイミング発生器の変形例を示す図である。
符号の説明
[0015] 10 カウンタ
12 タイミングメモリ
14 一致判定回路
16 マルチプレクサ
18、 20、 22 D型フリップフロップ
24 RATEメモリ
26、 28、 30 カロ算器
32 ジッタ発生回路 34 インバータ回路
36、 38 アンド回路
40 FIFOメモリ
42 可変遅延回路
100 DUT
110 テスタプロセッサ
120 タイミング発生器
130 パターン発生器
140 データセレクタ
150 フォーマットコントロール部
160 ピンカード
170 デジタルコンペァ部
発明を実施するための最良の形態
[0016] 以下、本発明を適用した一実施形態のタイミング発生器について、図面を参照しな 力 詳細に説明する。
[0017] 図 1は、一実施形態のタイミング発生器が備わった半導体試験装置の全体構成を 示す図である。図 1に示す半導体試験装置は、 DUT (被測定デバイス） 100に対して ジッタ耐カ試験を含む各種の試験を行うためのものであり、 DUT100に対して試験 に必要な各種の信号を入出力するために、テスタプロセッサ 110、タイミング発生器 1 20、パターン発生器 130、データセレクタ 140、フォーマットコントロール部 150、ピン カード 160、デジタルコンペァ部 170を含んで構成されている。
[0018] 上述したテスタプロセッサ 110は、オペレーティングシステム（OS)によって所定の テストプログラムを実行して DUT100に対する各種の試験を行うために半導体試験 装置の全体を制御する。タイミング発生器 120は、試験に必要な基本周期を設定す るとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。 パターン発生器 130は、 DUT100のクロックピンを含む各ピンに入力するパターンデ ータを発生する。データセレクタ 140は、パターン発生器 130から出力される各種の パターンデータと、これを入力する DUT100の各ピンとを対応させる。フォーマツトコ ントロール部 150は、パターン発生器 130によって発生されデータセレクタ 140によつ て選択されたパターンデータと、タイミング発生器 120によって生成されたタイミング エッジとに基づいて、 DUT100に対する波形制御を行う。
[0019] また、ピンカード 160は、フォーマットコントロール部 150およびデジタルコンペァ部 170と DUT100との間の物理的なインタフェースをとるためのものである。ピンカード 160は、 DUT100の対応するピンに所定のパターン波形を印加するドライバと、ピン に現れる電圧波形と所定のローレベル電圧およびハイレベル電圧との比較を同時に 行うデュアルコンパレータと、任意に負荷電流の値が設定可能なプログラマブル負荷 と、ピンに接続された所定の抵抗値 (例えば 50 Ω )を有する終端抵抗とを含んで構成 されている。なお、 DUT100のピンの中には、アドレス端子に対応するピンのように 所定のデータを入力するだけのピンもあり、このようなピンについては上述したデュア ルコンパレータやプログラマブル負荷、終端抵抗は不要であって、ドライバのみが接 続されている。デジタルコンペァ部 170は、 DUT100の各ピンの出力に対して、デー タセレクタ 140で選択された各ピン毎の期待値データを比較する。この比較を行うタ イミングは、タイミング発生器 120で生成されるストローブ信号のタイミングエッジ STR Bで指定される。
[0020] 図 2は、タイミング発生器 120の詳細構成を示す図である。図 2に示すように、タイミ ング発生器 120は、カウンタ 10、タイミングメモリ 12、一致判定回路 14、マノレチプレク サ 16、 D—FF (D型フリップフロップ） 18、 20、 22、 RATEメモリ 24、カロ算器 26、 28、 30、ジッタ発生回路 32、インバータ回路 34、アンド回路 36、 38、 FIFOメモリ 40、可 変遅延回路 42を含んで構成されて 、る。
[0021] カウンタ 10は、 RATE信号によってリセットされ、 REFCLK (リファレンスクロック）信 号に同期した計数動作を行う。 RATE信号とは、試験に必要な基本周期を設定する ためのものであり、基本周期の開始タイミングに対応する REFCLK信号の 1周期分 だけハイレベルに設定される。 REFCLK信号は、例えば 4nsの周期を有している。
[0022] タイミングメモリ 12は、基本周期の開始タイミングを基準としてタイミングエッジの発 生タイミングを示す時間データを格納するためのものであり、 REFCLK信号の周期 の整数倍の時間データ（基本周期をリファレンスクロック信号の周期で割ったときの商 を示す値）が上位 nビット (MSB)に、この周期以下の時間データ (基本周期をリファレ ンスクロック信号の周期で割ったときの余りを示す値）が下位 mビット (LSB)にそれぞ れ格納される。 RATE信号に同期してアドレス信号 (TS信号）が入力され、この RAT E信号に対応して設定される基本周期内におけるタイミングエッジの発生タイミングを 示す (n+m)ビットの時間データがタイミングメモリ 12から読み出される。
[0023] 一致判定回路 14は、カウンタ 10のカウント値 (nビット）とタイミングメモリ 12の上位 n ビットの時間データとが入力されており、これらの全ビットの一致判定を行う。これらの 全ビットが一致した場合には一致判定回路 14の出力がハイレベルになる。 RATEメ モリ 24は、 1つ前の基本周期を REFCLK信号の周期で割った余りとしての mビットデ ータを格納するためのものである。
[0024] 加算器 30は、 RATEメモリ 24から読み出された mビットデータと、 D型フリップフロッ プ 22に格納された mビットのデータを加算する。この結果は、 REFCLK信号に同期 して D型フリップフロップ 22に格納される。したがって、各基本周期を REFCLK信号 の周期で割った余りのデータが加算器 30と D型フリップフロップ 22とを用いて累積さ れる。
[0025] 加算器 26は、タイミングメモリ 12の下位の mビットデータと上述した加算器 30から 出力される mビットデータとを加算する。 mビットの加算結果は、後段の加算器 28に 入力される。また、この加算処理において最上位ビットからの桁上がりが生じた場合 には、 carry (キャリー）がマルチプレクサ 16に送られる。加算器 28は、前段の加算器 26から出力された mビットデータと、ジッタ発生回路 32から出力される mビットのジッ タ成分データとを加算する。 mビットの加算結果は、 FIFOメモリ 40に入力される。ま た、この加算処理において最上位ビットからの桁上がりが生じた場合には、 carryが マルチプレクサ 16に送られる。
[0026] マルチプレクサ 16は、一致判定回路 14から出力される信号（1ビットデータ）と、 2つ の D型フリップフロップ 18、 20のそれぞれから出力される信号とが入力されており、 加算器 26、 28から送られてくる carryに応じた選択動作を行う。一方の D型フリップフ ロップ 18は、一致判定回路 14から出力された信号を REFCLK信号に同期して取り 込んで保持する。他方の D型フリップフロップ 20は、一方の D型フリップフロップ 18か ら出力される信号を REFCLK信号に同期して取り込んで保持する。このようにして、 一致判定回路 14から出力された信号と、この信号を REFCLK信号の 1周期分遅ら せた信号と、 2周期分遅らせた信号とがマルチプレクサ 16に入力される。マルチプレ クサ 16は、 2つの加算器 26、 28のそれぞれから出力される carryの有無に応じて、 具体的には、 carryが全く入力されない場合には一致判定回路 14の出力信号を選 択的に出力し、いずれか一方の carryのみが入力された場合には D型フリップフロッ プ 18の出力信号 (一致判定回路 14の出力信号を REFCLK信号の 1周期分だけ遅 らせた信号)を選択的に出力し、両方の carryが入力された場合には D型フリップフロ ップ 20の出力信号 (一致判定回路 14の出力信号を REFCLK信号の 2周期分だけ 遅らせた信号)を選択的に出力する。アンド回路 36は、マルチプレクサ 16の出力信 号と、 REFCLK信号をインバータ回路 34によって反転させた信号とが入力されてお り、これら 2つの信号の論理積信号を出力する。
[0027] ジッタ発生回路 32は、ジッタ成分データを発生する。 FIFOメモリ 40は、加算器 28 力も出力される mビットデータをアンド回路 38の出力信号 (一致判定回路 14の出力 信号と REFCLK信号の論理積信号）に同期して取り込んで、アンド回路 36の出力 信号に同期してこの取り込んだデータを入力順に出力する。可変遅延回路 42は、 R EFCLK信号の 1周期分に相当する最大可変遅延量を有しており、アンド回路 36の 出力信号を、 FIFOメモリ 40から出力される mビットデータに対応する時間だけ遅延 して出力する。
[0028] 図 3は、ジッタ発生回路 32の動作原理の説明図であり、タイミング発生器 120によ つて生成されるタイミングエッジに対して例えば正弦波ジッタを付加する場合が示さ れている。図 3において、横軸が経過時間を、縦軸が付加される正弦波ジッタの値を 表すジッタ振幅値をそれぞれ示している。ジッタ発生回路 32は、図 3に示すように、 時間経過とともに値が周期的に変化する jビットのジッタ振幅値データを生成して出力 する。
[0029] 図 4は、ジッタ発生回路 32の具体的な構成例を示す図である。図 4に示すジッタ発 生回路は、カウンタ 50とジッタメモリ 52を備えている。カウンタ 50は、 REFCLKに同 期して計数動作を行う。ジッタメモリ 52は、カウンタ 50の計数値によって指定されるァ ドレスに jビットのジッタ振幅値データを格納しており、 REFCLK信号に同期してカウ ンタ 50の計数動作を進行するとこのジッタ振幅値データが順番に読み出される。ジッ タメモリ 52を用いる場合には、格納するジッタ振幅値データの内容を変更するだけで 、図 3に示すような正弦波ジッタだけでなく様々な種類のジッタを容易に生成すること ができる。し力も、リファレンスクロック信号に同期させることでタイミングエッジの出力 に同期した非常に周波数の高いジッタを付加することができる。
[0030] 図 5は、ジッタ発生回路 32の他の具体的な構成例を示す図である。図 5に示すジッ タ発生回路は、排他的論理和回路 60、複数の D型フリップフロップ 62、カウンタ 50、 ジッタメモリ 52を備えている。カウンタ 50とジッタメモリ 52は、図 4に示したものと同じ であり、カウンタ 50の前段に排他的論理和回路 60と N個の縦続接続された D型フリ ップフロップ 62とからなるランダムビット列発生回路が設けられて 、る。排他的論理和 回路 60には N個の D型フリップフロップ 62の中の 2つの出力値が入力されており、こ れら 2つの出力値の排他的論理和信号を所定の（例えば初段の） D型フリップフロッ プ 62に入力する。このようにして生成されるランダムビット列がカウンタ 50にクロック信 号として入力される。したがって、図 4に示す構成ではカウンタ 50の計数動作が REF CLK信号に同期して規則的に行われていたのに対し、図 5に示す構成ではカウンタ 50の計数動作がランダムビット列の内容にしたがって不規則に行われる点が異なつ ている。ジッタ成分を付加する間隔を不均等にすることで、時間的なランダム性を有 するジッタを付加することができる。
[0031] 図 6は、ジッタ発生回路 32の他の具体例を示す図である。図 6に示すジッタ発生回 路は、排他的論理和回路 60と複数の D型フリップフロップ 62とによって構成されるラ ンダムビット列発生回路を備えている。このランダムビット列発生回路自体は、図 5に 示す構成に含まれるものと同じであり、複数の D型フリップフロップ 62の中から j個の 出力が並列に取り出されて jビットのジッタ振幅値データとして用いられる。これにより 、容易にランダムジッタを生成することができる。しかも、タイミングエッジの出力に同 期した非常に周波数の高いランダムジッタを付加することができる。
[0032] 図 7は、ジッタ発生回路 32の他の具体例を示す図である。図 7に示すジッタ発生回 路は、排他的論理和回路 60、複数の D型フリップフロップ 62、ロジック回路 70を備え ている。排他的論理和回路 60と複数の D型フリップフロップ 62とによって構成される ランダムビット列発生回路自体は図 5に示す構成に含まれるものと同じであり、その後 段にロジック回路 70が接続されている。ロジック回路 70は、複数の D型フリップフロッ プ 62の全部あるいは一部の出力が並列に入力されており、これら複数ビットのデータ に対して所定の処理を行う。所定の処理の内容としては、例えばデータの上限値や 下限値を設定してこれらの範囲から外れるデータをマスクする処理や、所定の計算 式に基づく演算を行ってデータの値を変換する処理などが含まれる。ロジック回路 70 力 出力される jビットデータがジッタ振幅値データとして用いられる。
[0033] 上述したタイミングメモリ 12がタイミングデータ出力手段に、一致判定回路 14が経 過時間判定手段に、ジッタ発生回路 32がジッタ発生手段に、加算器 26、 28、 30が 加算手段に、可変遅延回路 42が可変遅延手段に、マルチプレクサ 16、 D型フリップ フロップ 18、 20が入力タイミング遅延手段にそれぞれ対応する。
[0034] 本実施形態のタイミング発生器 120はこのような構成を有しており、次にその動作を 説明する。図 8は、本実施形態のタイミング発生器 120の動作タイミング図である。例 えば、 REFCLK信号の周期が 4ns、 RATE信号によって設定される基本周期が順 番に 4. 8ns、 7. 5ns、 18. Ons、それぞれの基本周期内でのタイミングエッジの発生 タイミングが 3. 3ns, 4. Ons、 11. Onsに設定されているものとする（図 8 (A) )。
[0035] (1)某本周期 4. 8ns.タイミングエッジ 3. 3nsに針]^する動作
基本周期 4. 8nsに対応する RATE信号が入力されると、カウンタ 10は、 REFCLK 信号に同期した計数動作を開始し、最初の計数値「0」を出力する（図 8 (C)、（D) )。 また、この動作と並行して、タイミングメモリ 12からは、タイミングエッジの発生タイミン グ 3. 3nsに対応する上位 nビット（MSB)と下位 mビット（LSB)のデータを読み出す 動作が行われる。タイミングエッジの発生タイミング 3. 3nsは、 REFCLK信号の周期 である 4. Onsよりも小さいため、この場合には「0」を内容とする上位 nビットのデータと 、 3. 3nsに相当する値を内容とする下位 mビットのデータとが読み出される（図 8 (E) 、（G) )。読み出された上位の nビットデータ「0」は一致判定回路 14に入力され、下 位の mビットデータは加算器 26に入力される。なお、タイミングメモリ 12や RATEメモ リ 24からデータを読み出す前に、例えばテスタプロセッサ 110の制御によってこれら のデータを書き込む処理が行われて 、る。
[0036] 一致判定回路 14は、タイミングメモリ 12から読み出された nビットデータ「0」と、カウ ンタ 10の最初の計数値「0」とを比較する。この場合には 2つの値が一致するので、一 致判定回路 14からはハイレベルの信号が出力される（図 8 (F) )。
[0037] また、 RATEメモリ 24からは、 1つ前の基本周期を REFCLK信号の周期で割った 余りとしての mビットデータが読み出される力 この時点ではそれ以前の余り分がない ため Onsを示す mビットデータが読み出される（図 8 (H) )。また、 D型フリップフロップ 22からは一つ前の基本周期に対応して RATEメモリ 24から読み出されて保持された mビットデータ (今回は、前回に保持されたデータがないため、初期値「0」（ = 0ns)を 内容とした mビットデータ）が読み出される（図 8 (1) )。さらに、ジッタ発生回路 32から は、ジッタ振幅値 piに対応する jビットデータが読み出される（図 8 ω )。
[0038] この結果、 3つの加算器 26、 28、 30を用いた^ 3ロ算結果として、（3. 3+pl) nsに 相当する mビットデータが得られる（図 8 (K) )。なお、 piが 0. 7ns未満の場合には、 この加算結果は 4. Ons以下となって carryが発生しないため、マルチプレクサ 16で は一致判定回路 14の出力信号が選択され、マルチプレクサ 16の出力信号が REFC LK信号の 1周期分ノヽィレベルに変化する（図 8 (L) )。したがって、アンド回路 36から は REFCLK信号のハイレベル区間に対応する間ハイレベルを維持する信号が出力 され、高分解能の可変遅延回路 42に入力される（図 8 (M) )。可変遅延回路 42は、 アンド回路 36から入力される信号を、 FIFOメモリ 40から出力される mビットデータに 相当する時間だけ遅延させて出力する。この場合には、加算器 28から出力される m ビットデータで示される ロ算結果が（3. 3+pl) nsであり、加算器 28から出力され たこの全加算結果を示す mビットデータが FIFOメモリ 40を介して可変遅延回路 42 に入力されるため、可変遅延回路 42からは、アンド回路 36から入力された信号を (3 . 3 + p 1 ) ns遅延させた信号が出力される（図 8 (N) )。
[0039] また、（3. 3+pl) nsが 4. Ons以上である場合には、加算器 28における加算動作 において発生した carryがマルチプレクサ 16に入力されるとともに、加算器 28からは (3. 3+pl— 4. 0) nsを示す mビットデータが出力される。この場合には、マルチプレ クサ 16では D型フリップフロップ 18の出力信号が選択されるため、一致判定回路 14 の出力信号を REFCLK信号の 1周期分遅らせた信号がマルチプレクサ 16から出力 される。したがって、アンド回路 36からは REFCLK信号の次の周期のハイレベル区 間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路 42に入力さ れる。そして、可変遅延回路 42からは、アンド回路 36から入力された信号を（3. 3 + pi— 4. 0) ns遅延させた信号が出力される。
[0040] (2)某本周期 7. 5ns.タイミングエッジ 4. Onsに対応する動作
上述した基本周期 4. 8nsに対応する動作に続けて基本周期 7. 5nsに対応する R ATE信号が入力されると、カウンタ 10は、 REFCLK信号に同期した計数動作を初 期値「0」から再度開始する。なお。一つ前の基本周期 4. 8nsは REFCLK信号の 2 周期分 (8ns)よりも短いため、次の基本周期 7. 5nsに対応する RATE信号は、一つ 前の基本周期 4. 8nsに対応する 2周期目の REFCLK信号に対応する期間がハイレ ベルとなり、それ以後はローレベルとなる（図 8 (B)、（C) )。
[0041] また、カウンタ 10による計数動作と並行して、タイミングメモリ 12からは、タイミングェ ッジの発生タイミング 4. Onsに対応する上位 nビット（MSB)と下位 mビット（LSB)の データを読み出す動作が行われる。タイミングエッジの発生タイミング 4. Onsは、 RE FCLK信号の周期である 4. Onsと同じであるため、この場合には「1」を内容とする上 位 nビットのデータと、 0. Onsに相当する値を内容とする下位 mビットのデータとが読 み出される（図 8 (E)、（G) )。読み出された上位の nビットデータ「1」は一致判定回路 14に入力され、下位の mビットデータは加算器 26に入力される。
[0042] 一致判定回路 14は、タイミングメモリ 12から読み出された nビットデータ「1」と、カウ ンタ 10の最初の計数値「0」とを比較する。この場合には 2つの値が一致しないため、 一致判定回路 14からはローレベルの信号が出力される。次に、カウンタ 10の計数が 進んで計数値が「1」になると、タイミングメモリ 12から読み出された nビットデータと力 ゥンタ 10の計数値「1」とが一致するため、一致判定回路 14からはハイレベルの信号 力 S出力される（図 8 (F) )。
[0043] また、 RATEメモリ 24からは、 1つ前の基本周期 4. 8nsを REFCLK信号の周期 4.
Onsで割った余り 0. 8nsを示す mビットデータが読み出される（図 8 (H) )。また、 D型 フリップフロップ 22からは一つ前の基本周期 4. 8nsに対応して RATEメモリ 24から 読み出されて保持された 0. Onsを示す mビットデータが読み出される（図 8 (1) )。さら に、ジッタ発生回路 32からは、ジッタ振幅値 p2に対応する jビットデータが読み出され る（図 8Ci) )。
[0044] この結果、 3つの加算器 26、 28、 30を用いた^ 3ロ算結果として、（0. 8+p2) nsに 相当する mビットデータが得られる（図 8 (K) )。なお、 ρ2力 . 2ns未満の場合には、 この加算結果は 4. Ons以下となって carryが発生しないため、マルチプレクサ 16で は一致判定回路 14の出力信号が選択され、マルチプレクサ 16の出力信号が REFC LK信号の 1周期分ノヽィレベルに変化する（図 8 (L) )。したがって、アンド回路 36から は REFCLK信号のハイレベル区間に対応する間ハイレベルを維持する信号が出力 され、高分解能の可変遅延回路 42に入力される（図 8 (M) )。可変遅延回路 42は、 アンド回路 36から入力される信号を、 FIFOメモリ 40から出力される mビットデータに 相当する時間だけ遅延させて出力する。この場合には、加算器 28から出力される m ビットデータで示される ロ算結果が（0. 8+p2) nsであり、加算器 28から出力され たこの全加算結果を示す mビットデータが FIFOメモリ 40を介して可変遅延回路 42 に入力されるため、可変遅延回路 42からは、アンド回路 36から入力された信号を (0 . 8+p2) ns遅延させた信号が出力される（図 8 (N) )。
[0045] また、（0. 8+p2) nsが 4. 0ns以上である場合には、加算器 28における加算動作 において発生した carryがマルチプレクサ 16に入力されるとともに、加算器 28からは (0. 8+p2-4. 0) nsを示す mビットデータが出力される。この場合には、マルチプレ クサ 16では D型フリップフロップ 18の出力信号が選択されるため、一致判定回路 14 の出力信号を REFCLK信号の 1周期分遅らせた信号がマルチプレクサ 16から出力 される。したがって、アンド回路 36からは REFCLK信号の次の周期のハイレベル区 間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路 42に入力さ れる。そして、可変遅延回路 42からは、アンド回路 36から入力された信号を (0. 8 + p2-4. 0) ns遅延させた信号が出力される。
[0046] (3)某本周期 18. 0ns.タイミングエッジ 11. 0nsに対応する動作
上述した基本周期 7. 5nsに対応する動作に続けて基本周期 18. 0nsに対応する R ATE信号が入力されると、カウンタ 10は、 REFCLK信号に同期した計数動作を初 期値「0」から再度開始する。なお。それ以前の基本周期 4. 8ns, 7. 5nsの合計値 1 2. 3nsは、 REFCLK信号の 3周期分（12ns)よりも長く 4周期分（16ns)よりも短いた め、次の基本周期 18. Onsに対応する RATE信号は、一つ前の基本周期 7. 5nsと 今回の基本周期 18. 0nsの境界部分に対応する REFCLK信号の 1周期分カ 、ィレ ベルとなり、それ以後はローレベルとなる（図 8 (B)、（C) )。
[0047] また、カウンタ 10による計数動作と並行して、タイミングメモリ 12からは、タイミングェ ッジの発生タイミング 11. Onsに対応する上位 nビット（MSB)と下位 mビット（LSB)の データを読み出す動作が行われる。タイミングエッジの発生タイミング 11. Onsは、 R EFCLK信号の周期である 4nsの 2倍と 3. Onsをカ卩算したものであるため、この場合 には「2」を内容とする上位 nビットのデータと、 3. Onsに相当する値を内容とする下位 mビットのデータとが読み出される（図 8 (E)、（G) )。読み出された上位の nビットデー タ「2」は一致判定回路 14に入力され、下位の mビットデータは加算器 26に入力され る。
[0048] 一致判定回路 14は、タイミングメモリ 12から読み出された nビットデータ「2」と、カウ ンタ 10の最初の計数値「0」とを比較する。この場合には 2つの値が一致しないため、 一致判定回路 14からはローレベルの信号が出力される。カウンタ 10の計数が進んで 計数値が「2」になると、タイミングメモリ 12から読み出された nビットデータとカウンタ 1 0の計数値「2」とが一致するため、一致判定回路 14からはノ、ィレベルの信号が出力 される（図 8 (F) )。
[0049] また、 RATEメモリ 24からは、 1つ前の基本周期 7. 5nsを REFCLK信号の周期 4.
Onsで割った余り 3. 5nsを示す mビットデータが読み出される（図 8 (H) )。また、 D型 フリップフロップ 22からは一つ前の基本周期 7. 5nsに対応して RATEメモリ 24から 読み出されて保持された 0. 8nsを示す mビットデータが読み出される（図 8 (1) )。さら に、ジッタ発生回路 32からは、ジッタ振幅値 p3に対応する jビットデータが読み出され る（図 8Ci) )。
[0050] 加算器 26では、タイミングメモリ 12から読み出された 3. Onsを示す mビットデータと 、加算器 30による加算結果 4. 3ns ( = 3. 5 + 0. 8)とが入力され、これらを加算した 結果、 carryと 3. 3nsを示す mビットデータとが出力される。この結果、 3つの加算器 2 6、 28、 30を用いた^ 3ロ算結果として、 carryと（3. 3+p3) nsに相当する mビットデ ータが得られる（図 8 (K) )。なお、 ρ3力 . 7ns未満の場合には、この加算結果は 4. Ons以下となって後段の加算器 28からは carryが発生せず、前段の加算器 26のみ 力も carryが出力される。この場合には、マルチプレクサ 16では D型フリップフロップ 1 8の出力信号が選択されるため、一致判定回路 14の出力信号を REFCLK信号の 1 周期分遅らせた信号がマルチプレクサ 16から出力される。したがって、アンド回路 36 力 は REFCLK信号の次の周期のハイレベル区間に対応する間ハイレベルを維持 する信号が出力され、可変遅延回路 42に入力される。そして、可変遅延回路 42から は、アンド回路 36から入力された信号を（3. 3+p3) ns遅延させた信号が出力される
[0051] また、（3. 3+p3) nsが 4. Ons以上である場合には、加算器 28における加算動作 において発生した carryがマルチプレクサ 16に入力されるとともに、加算器 28からは (3. 3+p3 -4. 0) nsを示す mビットデータが出力される。この場合には、 2つの carr yが入力されたマルチプレクサ 16では D型フリップフロップ 20の出力信号が選択され るため、一致判定回路 14の出力信号を REFCLK信号の 2周期分遅らせた信号がマ ルチプレクサ 16から出力される。したがって、アンド回路 36からは REFCLK信号の 2 周期先のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、可変 遅延回路 42に入力される。そして、可変遅延回路 42からは、アンド回路 36から入力 された信号を (3. 3+p3 -4. 0) ns遅延させた信号が出力される。
[0052] なお、ジッタ発生回路 32から出力されるジッタ振幅値 pl、 p2、 p3は、図 4や図 6に 示す構成では REFCLK信号の各周期毎に値が変更されるが、図 5や図 7に示す構 成では REFCLK信号の各周期毎に値が変更されるとは限らないため連続して同じ 値が維持される場合もある。
[0053] このように、本実施形態のタイミング発生器 120では、タイミングエッジを発生するた めに可変遅延回路 42を用いる場合に、ジッタ振幅値に相当する時間だけこの可変 遅延回路 42における遅延時間を変更することにより、タイミングエッジに対してジッタ を容易に付加することが可能になる。特に、可変遅延回路 42の遅延時間を設定する 構成にジッタ振幅値を加算するデジタル回路 (ジッタ発生回路 32や加算器 28)を付 加するだけで出力信号としてのタイミングエッジに対してジッタを付加することができ、 アナログ回路の追加や混在が不要になることから回路規模の縮小や消費電力の低 減が可能になる。
[0054] また、上述したジッタ発生手段は、タイミングエッジの出力に同期して正弦波状に値 が変化するジッタ振幅値を出力することが望ましい。これにより、出力信号に正弦波 ジッタを容易に付加することができ、し力も、タイミングエッジの出力に同期した非常 に周波数の高い正弦波ジッタを付加することができる。
[0055] また、上述したジッタ発生手段は、タイミングエッジの出力に同期して値がランダム に変化するジッタ振幅値を出力することが望ましい。これにより、出力信号にランダム ジッタを容易に付加することができ、し力も、タイミングエッジの出力に同期した非常 に周波数の高いランダムジッタを付加することができる。
[0056] また、上述したジッタ発生手段は、値の更新間隔がランダムに変化するジッタ振幅 値を出力することが望ましい。ジッタ成分を付加する間隔を不均等にすることで、ラン ダム性を高めたランダムジッタを付加することができる。
[0057] また、本実施形態のタイミング発生器 120では、基本周期の開始タイミングからの遅 延時間がリファレンスクロック信号の 1周期以上の時間に相当する場合に、加算器 26 、 28から carryが出力され、マルチプレクサ 16によって D型フリップフロップ 18、 20の いずれかの出力が選択されるようになっており、リファレンスクロック信号の周期の整 数倍に相当する時間だけ確実にタイミングエッジの発生タイミングを遅らせることがで きる。
[0058] また、基本周期の開始タイミングとリファレンスクロック信号の入力タイミングとが一致 していないとき（図 8に示した基本周期 7. 5ns、 18. Onsの場合）に、このずれに相当 する時間を加算器 30を用いて加算してタイミングエッジ発生のための遅延時間を設 定しており、これにより、リファレンスクロック信号と非同期に基本周期の開始タイミン グを設定することができ、任意の値を有する複数の基本周期を連続的に設定すること が可能になる。
[0059] また、本実施形態の半導体試験装置は、上述したタイミング発生器を備えることに より、アナログ回路を追加することなく被試験デバイスに対して入力する信号にジッタ を付加することが可能になる。これにより、半導体試験装置を用いてジッタ耐カ試験 を行う場合の回路規模の縮小や消費電力の低減が可能になる。
[0060] なお、本発明は上記実施形態に限定されるものではなぐ本発明の要旨の範囲内 において種々の変形実施が可能である。例えば、上述した実施形態では、カウンタ 1 0は、 RATE信号が入力されたときに計数動作を開始し、計数値がタイミングメモリ 12 の MSBから出力される nビットデータで示される値と一致したときに一致判定回路 14 からハイレベルの信号が出力されるようにしたが、同等の動作を他の構成を用いて行 うようにしてもよい。
[0061] 図 9は、タイミング発生器の変形例を示す図である。図 9に示す構成は、図 2に示し た構成に対し、カウンタ 10をリファレンスクロック信号に同期した計数値を減じるカウ ンタ 10Aに置き換えるとともに、一致判定回路 14をカウンタ 10Aの計数値が「0」にな つたことを判定して判定信号を出力するゼロ判定回路 (経過時間判定手段に対応す る） 14Aに置き換えた点が異なっている。カウンタ 10Aは、 RATE信号が入力された ときに、タイミングメモリ 12の MSBから出力される nビットデータを取り込んで計数動 作を開始する。ゼロ判定回路 14Aは、カウンタ 10Aの計数値が「0」になったときにノヽ ィレベルの信号を出力する。このような構成を用いた場合であっても、一致判定回路 14の出力信号と同じ内容を有する信号をゼロ判定回路 14Aから出力することができ る。
産業上の利用可能性
[0062] 本発明によれば、タイミングエッジを発生するために可変遅延手段を用いる場合に 、ジッタ振幅値に相当する時間だけこの可変遅延手段における遅延時間を変更する ことにより、タイミングエッジに対してジッタを付加することが可能になる。これにより、 可変遅延手段の遅延時間を設定する構成にジッタ振幅値を加算するデジタル回路 を付加するだけで出力信号としてのタイミングエッジに対してジッタを付加することが でき、回路規模の縮小や消費電力の低減が可能になる。

Claims

請求の範囲
[1] 基本周期内の指定されたタイミングにおいてタイミングエッジを発生させるタイミング 発生器において、
所定周期のリファレンスクロック信号に同期した計数動作を行うカウンタと、 前記基本周期の先頭力 前記タイミングエッジを発生させるまでの時間を前記リフ アレンスクロック信号の周期で割ったときの商と余りのそれぞれに対応するデータを出 力するタイミングデータ出力手段と、
前記カウンタによる計数値に基づいて、前記タイミングデータ出力手段から出力さ れるデータで示される前記商に相当する時間が経過したことを判定し、判定タイミン グに合わせて判定信号を出力する経過時間判定手段と、
前記タイミングエッジの出力タイミングをずらす時間をジッタ振幅値として出力する ジッタ発生手段と、
前記タイミングデータ出力手段から出力されるデータで示される前記余りに相当す る第 1の時間と、前記ジッタ発生手段力 出力される前記ジッタ振幅値で示される第 2 の時間とを加算する加算手段と、
前記経過時間判定手段から出力される判定信号が入力され、前記加算手段による 加算結果で示される時間だけ遅延させて出力する可変遅延手段と、
を備えるタイミング発生器。
[2] 請求項 1において、
前記経過時間判定手段は、前記カウンタによる計数値と前記タイミングデータ出力 手段から出力されるデータで示される前記商とを比較し、これらが一致したときに前 記判定信号を出力するタイミング発生器。
[3] 請求項 1において、
前記カウンタは、前記基本周期の開始時に、前記タイミングデータ出力手段力 出 力されるデータで示される前記商を初期値として取り込んだ後、前記リファレンスクロ ック信号に同期して計数値を減じる計数動作を行っており、
前記経過時間判定手段は、前記カウンタによる計数値が 0になったことを検出した ときに前記判定信号を出力するタイミング発生器。
[4] 請求項 1において、
前記ジッタ発生手段は、前記タイミングエッジの出力に同期して正弦波状に値が変 化する前記ジッタ振幅値を出力するタイミング発生器。
[5] 請求項 1において、
前記ジッタ発生手段は、前記タイミングエッジの出力に同期して値がランダムに変 化する前記ジッタ振幅値を出力するタイミング発生器。
[6] 請求項 1において、
前記ジッタ発生手段は、値の更新間隔がランダムに変化する前記ジッタ振幅値を 出力するタイミング発生器。
[7] 請求項 1において、
前記加算手段は、前記リファレンスクロック信号の 1周期以上の時間に相当する加 算結果が得られたときに、キャリーとこの加算結果力 前記リファレンスクロック信号の 1周期未満の加算結果とを出力し、
前記キャリーが出力されたときに前記リファレンスクロック信号の周期の整数倍に相 当する時間、前記経過時間判定手段から出力される前記判定信号が前記可変遅延 手段に入力されるタイミングを遅らせる入力タイミング遅延手段をさらに備えるタイミン グ発生器。
[8] 請求項 1において、
前記加算手段は、前記基本周期の開始タイミングと前記リファレンスクロック信号の 入力タイミングとがー致していないときに、このずれに相当する時間を前記第 1の時 間と前記第 2の時間にさらに加算するタイミング発生器。
[9] 請求項 1に記載されたタイミング発生器と、
被試験デバイスの各ピンに入力するパターンデータを発生するパターン発生器と、 前記パターン発生器から出力される各種のパターンデータとこのパターンデータを 入力する前記被試験デバイスの各ピンとを対応させるデータセレクタと、
前記データセレクタから出力されるパターンデータと、前記タイミング発生器によつ て発生した前記タイミングエッジとに基づ 、て、前記被試験デバイスに対する波形制 御を行うフォーマットコントロール部と、 前記被試験デバイスの各ピンから出力されるデータと、各ピン毎の期待値デ を備える半導体試験装置。
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