JPH0520878A - メモリ集積回路 - Google Patents
メモリ集積回路Info
- Publication number
- JPH0520878A JPH0520878A JP3167866A JP16786691A JPH0520878A JP H0520878 A JPH0520878 A JP H0520878A JP 3167866 A JP3167866 A JP 3167866A JP 16786691 A JP16786691 A JP 16786691A JP H0520878 A JPH0520878 A JP H0520878A
- Authority
- JP
- Japan
- Prior art keywords
- decoder
- turned
- decoder circuit
- word
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【構成】 端子１は、デコーダ回路１〜ｎの基準電圧を
与える。 【効果】 メモリセルの初期化の時間が短縮でき、デー
タ保持特性の試験時間を短縮できる。
与える。 【効果】 メモリセルの初期化の時間が短縮でき、デー
タ保持特性の試験時間を短縮できる。
Description
【０００１】
【産業上の利用分野】本発明はメモリ集積回路に関す
る。
る。
【０００２】
【従来の技術】従来、この種のメモリ集積回路は、デコ
ーダ回路の基準電圧を内部発生させて使用していてアド
レス入力によりある特定のメモリセルのみが選択される
ようになっていた。
ーダ回路の基準電圧を内部発生させて使用していてアド
レス入力によりある特定のメモリセルのみが選択される
ようになっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
集積回路は、デコーダ回路の出力が必ず任意のメモリセ
ル１つを選択し、他のメモリセルは非選択となっている
ので、メモリセルの初期化のとき選択セルを１つずつ変
えて初期値データの書込みを行うため、メモリ集積回路
の容量が大きくなってくると初期化の時間も長くなると
いう欠点がある。またメモリセルのデータ保持特性を試
験するときにメモリセルの選択時と非選択時との２通り
を試験するとテスト時間が長くなるという欠点がある。
集積回路は、デコーダ回路の出力が必ず任意のメモリセ
ル１つを選択し、他のメモリセルは非選択となっている
ので、メモリセルの初期化のとき選択セルを１つずつ変
えて初期値データの書込みを行うため、メモリ集積回路
の容量が大きくなってくると初期化の時間も長くなると
いう欠点がある。またメモリセルのデータ保持特性を試
験するときにメモリセルの選択時と非選択時との２通り
を試験するとテスト時間が長くなるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のメモリ集積回路
は、デコーダ回路の基準電圧を外部から与えられるコン
トロール端子を有している。
は、デコーダ回路の基準電圧を外部から与えられるコン
トロール端子を有している。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。ブロック
１…ｎはワード線選択用のデコーダ回路、１１，１２，
…，ｎ１，ｎ２はそれぞれのデコーダ入力、端子１はデ
コーダ回路の基準電圧入力用端子である。
る。図１は本発明の一実施例の回路図である。ブロック
１…ｎはワード線選択用のデコーダ回路、１１，１２，
…，ｎ１，ｎ２はそれぞれのデコーダ入力、端子１はデ
コーダ回路の基準電圧入力用端子である。
【０００６】次に動作について説明する。通常動作時に
は端子１にはデコーダ入力のハイレベルとローレベルと
の中間レベルを与えておくとデコーダ入力により１つの
ワード線のみが選択され、他のワード線は非選択とな
る。端子１にデコーダ入力のハイレベルより高いレベル
を入力するとトランジスタＴr13 …Ｔrn3 がＯＮとな
り、トランジスタＴr11 ，Ｔr12 ，…，Ｔrn1 ，Ｔrn2
はデコーダ入力によらずＯＦＦとなり、各デコーダ回路
の出力がハイレベルとなりトランジスタＴr15 ，…Ｔ
rn5 がＯＮとなり各ワード線ＷＴ０，…ＷＴｎが選択さ
れる。
は端子１にはデコーダ入力のハイレベルとローレベルと
の中間レベルを与えておくとデコーダ入力により１つの
ワード線のみが選択され、他のワード線は非選択とな
る。端子１にデコーダ入力のハイレベルより高いレベル
を入力するとトランジスタＴr13 …Ｔrn3 がＯＮとな
り、トランジスタＴr11 ，Ｔr12 ，…，Ｔrn1 ，Ｔrn2
はデコーダ入力によらずＯＦＦとなり、各デコーダ回路
の出力がハイレベルとなりトランジスタＴr15 ，…Ｔ
rn5 がＯＮとなり各ワード線ＷＴ０，…ＷＴｎが選択さ
れる。
【０００７】次に端子１にデコーダ入力のローレベルよ
り低いレベルを与えると各デコーダ回路のトランジスタ
Ｔr13 ，…Ｔrn3 がＯＦＦとなり各デコーダ回路の入力
レベルによらず全てのデコーダ回路の出力がローレベル
となりトランジスタＴr15 ，…，Ｔrns は全てＯＦＦと
なり全てのワード線が非選択となる。
り低いレベルを与えると各デコーダ回路のトランジスタ
Ｔr13 ，…Ｔrn3 がＯＦＦとなり各デコーダ回路の入力
レベルによらず全てのデコーダ回路の出力がローレベル
となりトランジスタＴr15 ，…，Ｔrns は全てＯＦＦと
なり全てのワード線が非選択となる。
【０００８】
【発明の効果】以上説明したように本発明はワードデコ
ーダ回路の基準電圧を外部から与えるようにすることに
より、ワードデコーダ回路の出力を制御でき、全てのワ
ード線を同時に選択したり非選択にしたりできる効果が
ある。
ーダ回路の基準電圧を外部から与えるようにすることに
より、ワードデコーダ回路の出力を制御でき、全てのワ
ード線を同時に選択したり非選択にしたりできる効果が
ある。
【０００９】また全てのワード線を同時に選択すること
により同時にデータの書込みが行なえメモリセルの初期
化の時間が１／ｎに短縮できる効果がある。（ｎはワー
ド線の本数）全てのワード線を非選択することにより全
てのメモリセルが非選択となり、メモリセルの保持特性
の試験を１回で行なえる効果がある。
により同時にデータの書込みが行なえメモリセルの初期
化の時間が１／ｎに短縮できる効果がある。（ｎはワー
ド線の本数）全てのワード線を非選択することにより全
てのメモリセルが非選択となり、メモリセルの保持特性
の試験を１回で行なえる効果がある。
【図１】本発明の一実施例の回路図である。
１，…，ｎ デコーダ回路 １ 端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 バイポーラ型のメモリ集積回路におい
て、ワードデコーダ回路として使用されるカレント・ス
イッチ回路のスレッショルド電圧となるベース電圧すな
わちデコーダ回路の基準電圧を外部から与えるための端
子を有することを特徴とするメモリ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167866A JPH0520878A (ja) | 1991-07-09 | 1991-07-09 | メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3167866A JPH0520878A (ja) | 1991-07-09 | 1991-07-09 | メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520878A true JPH0520878A (ja) | 1993-01-29 |
Family
ID=15857539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3167866A Pending JPH0520878A (ja) | 1991-07-09 | 1991-07-09 | メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520878A (ja) |
-
1991
- 1991-07-09 JP JP3167866A patent/JPH0520878A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4651304A (en) | EPROM memory device having a test circuit | |
| US4675850A (en) | Semiconductor memory device | |
| US5341336A (en) | Method for stress testing decoders and periphery circuits | |
| JPH01118297A (ja) | 不揮発性半導体メモリ | |
| JP2009533789A (ja) | プログラマブルセル | |
| EP0055594A2 (en) | Electrically programmable non-volatile semiconductor memory device | |
| JPH06223595A (ja) | 集積回路におけるメモリアレイのストレステスト | |
| US10998071B2 (en) | Systems and methods to test a memory device | |
| JPH07287986A (ja) | 列電圧保持回路を有する集積回路メモリ | |
| KR100558492B1 (ko) | 반도체 메모리 장치 및 이 장치의 테스트 패턴 데이터발생방법 | |
| KR100210627B1 (ko) | 반도체 메모리 장치 | |
| JP2014187162A (ja) | 半導体装置とそのトリミング方法 | |
| JPH0520878A (ja) | メモリ集積回路 | |
| CN109872749B (zh) | 电阻式存储器装置及其操作方法 | |
| JP2001243797A (ja) | 半導体装置及びその試験方法 | |
| CN218634117U (zh) | 存储电路和图像传感器 | |
| JP3943890B2 (ja) | 半導体装置 | |
| US10490271B2 (en) | Resistance change memory device | |
| JPH1183922A (ja) | 減衰器テスト回路および減衰器テスト方法 | |
| JPH04248195A (ja) | 読み出し専用メモリおよびそのテスト方法 | |
| CN117998221A (zh) | 存储电路的编程方法、存储电路、图像传感器和存储介质 | |
| JPH11203881A (ja) | データ読み出し回路 | |
| JP3455684B2 (ja) | 半導体集積回路 | |
| CN113808637A (zh) | 磁阻式随机存取存储器 | |
| JP3557774B2 (ja) | 半導体記憶装置 |