JPH09180457A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 電源電圧の安定性が高い半導体記憶装置を得
る。 【解決手段】 センスイネーブル信号発生回路１３に基
づいて生成されたイネーブル信号Ｎ１，Ｎ２をトランス
ファーゲート３１を介してビット線対１０が接続された
センスアンプ１４のイネーブル入力に入力する。さら
に、トランスファーゲート３１の出力は、ゲート電極が
電源に接続されたプルダウントランジスタ３４を介して
グランドに接続されている。制御回路３２は、トランス
ファーゲート３１をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート３１をオンにす
る。従って、それぞれのセンスアンプ１４が動作を開始
するタイミングをずらして、全てのセンスアンプ１４が
同時に動作を開始することを防ぐことで、センスアンプ
１４の動作開始時における電源ラインのノイズの大きさ
は増大せず、電源ラインの安定性が高くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、電源ラインの安定性が高い半導体記憶装置に関
する。

【０００２】

【従来の技術】図３は従来の半導体記憶装置のブロック
構成の一例を示す図である。図３において、１はアドレ
スバッファ部、２はチップセレクトバッファ部、３はラ
イトバッファ部、４は行デコーダ部、５は列デコーダ
部、６はビット線負荷であるメモリセルアレイ部、７は
書き込み回路であるライトドライバ部、８は読み出し回
路であるセンスアンプ部、９はＩ／Ｏバッファ部であ
る。センスアンプ部８はメモリセルアレイ部６に記憶さ
れているデータの読み出しを行う。このように従来の半
導体記憶装置は図３に示す様々なブロックから構成され
る。

【０００３】図４は従来のセンスアンプ部８の構成図で
ある。ビット線対１０の一端は図３に示すメモリセルア
レイ部６のメモリセルに接続されている。複数のセンス
アンプ１４はそれぞれイネーブル入力を有し、複数のビ
ット線対１０の他端にそれぞれ接続され、センスイネー
ブル信号発生回路１３が生成するイネーブル信号１１を
イネーブル入力にそのまま受ける。また、データ線１２
の一端にはセンスアンプ１４の出力が接続され、他端に
は図３に示すＩ／Ｏバッファ部９が接続されている。セ
ンスアンプ部８はセンスイネーブル信号発生回路１３及
び複数のセンスアンプ１４から構成される。複数のセン
スアンプ１４はセンスイネーブル信号発生回路１３から
出力されたイネーブル信号１１により、同時に動作また
は非動作状態になる。

【０００４】図５はセンスアンプ１４の一例を示す図で
ある。図５に示すセンスアンプ１４の動作を説明する。
通常、センスアンプ部８による読み出し動作の直前で
は、ビット線対１０は同電位にプリチャージされてお
り、トランジスタ１９とトランジスタ２０とが導通状態
になっている。トランジスタ２１がイネーブル信号１１
により非導通状態の場合は、センスアンプ１４にはほと
んど電流が流れない。トランジスタ２１がイネーブル信
号１１により導通状態の場合は、トランジスタ１７とト
ランジスタ１８とが導通状態となり電源１５，トランジ
スタ１７，１９，２１，グランド１６を通る経路と電源
１５，トランジスタ１８，２０，２１，グランド１６を
通る経路でセンスアンプ１４に電流が流れる。

【０００５】読み出し動作が始まり選択されたメモリセ
ルは記憶されたデータを出力する。そのデータがビット
線対１０に伝搬されるとビット線対１０にわずかな電位
差が生じる。これによりトランジスタ１９のゲート電位
がトランジスタ２０のゲート電位より高い場合、トラン
ジスタ２０の抵抗値の方がトランジスタ１９の抵抗値よ
り高くなり、電源１５，トランジスタ１７，１９，２
１，グランド１６を通る経路で電流が流れ、データ線１
２は”Ｈ”状態の電位を出力する。また、トランジスタ
１９のゲート電位がトランジスタ２０のゲート電位より
低い場合、トランジスタ１９の抵抗値の方がトランジス
タ２０の抵抗値より高くなり、電源１５，トランジスタ
１８，２０，２１，グランド１６を通る経路で電流が流
れ、データ線１２は”Ｌ”状態の電位を出力する。トラ
ンジスタ２１が導通状態の場合をセンスアンプ１４の動
作状態、トランジスタ２１が非導通状態の場合をセンス
アンプ１４の非動作状態とする。このように、センスア
ンプ１４はイネーブル入力を有し、データを受けて、前
記データに応じて”Ｈ”状態あるいは”Ｌ”状態を出力
する。

【０００６】

【発明が解決しようとする課題】しかしながら、近年、
半導体記憶装置を含む半導体集積回路の内部のデータバ
スの幅が増加する傾向にあり、それに伴い使用される半
導体記憶装置の多ビット化が必須となっているため、ビ
ット線対１０の増加が生じると共にセンスアンプ１４の
数も増える。

【０００７】図６はセンスアンプ１４の動作に対する電
源ラインの電源電圧の変位を示す図である。図６におい
て、２２はセンスアンプ１４の数が少ない場合の電源電
圧、２３はセンスアンプ１４の数が多い場合の電源電
圧、１１はイネーブル信号である。

【０００８】図６において、時刻Ｔ１以前では、イネー
ブル信号１１は”Ｌ”状態であり、電源電圧２２，２３
は共に電圧Ｖｃで安定している。次に、時刻Ｔ１でイネ
ーブル信号１１が立ち上がると全てのセンスアンプ１４
が動作状態になる。このとき全てのセンスアンプ１４に
流れる電流の過渡電流成分により電源ラインの電源電圧
２２，電源電圧２３が低下し、時間Ｔが経つと元の電圧
Ｖｃに近づき定常状態になる。この電源ラインの電源電
圧２２，２３の変位をノイズと呼ぶ。電源電圧２３のノ
イズは電源電圧２２のノイズより大きい。

【０００９】以上のとおり、センスアンプ１４の動作開
始時における電源ラインのノイズは、センスアンプ１４
の数の増加に伴って、ノイズの大きさが増大し、読み出
し動作が不安定になるという問題点がある。

【００１０】この発明は、このような問題点を解決する
ためになされたものであり、半導体記憶装置の多ビット
化が進んでも電源ラインの安定性が高い半導体記憶装置
を得ることを目的とする。

【００１１】

【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、それぞれイネーブル入力を有し、複数
のビット線にそれぞれ接続される複数のセンスアンプ
と、出力が前記センスアンプの前記イネーブル入力に接
続され、入力に前記センスアンプの動作・非動作を選択
するためのイネーブル信号を受けるトランスファーゲー
トと、前記トランスファーゲートのオン・オフを制御す
るための制御回路とを備える。

【００１２】本発明の請求項２に係る課題解決手段は、
前記トランスファーゲートのオン・オフを制御して、前
記複数のセンスアンプが動作を開始するタイミングをず
らすことを特徴とする。

【００１３】

【発明の実施の形態】図１は本発明の実施の形態におけ
る半導体記憶装置のセンスアンプ部８の一例を示す図で
ある。図１において、３１は出力にセンスアンプ１４の
イネーブル入力を接続し、入力にセンスアンプ１４の動
作・非動作を選択するためのイネーブル信号を受けるト
ランスファーゲート、３２はトランスファーゲート３１
のオン・オフを制御するための制御回路、３３はインバ
ータ、３４はプルダウントランジスタ、その他の符号は
図４中の符号に対応している。

【００１４】次にセンスアンプ部８の構成について説明
する。ビット線対１０の一端はメモリセルアレイ部６の
メモリセルに接続されている。インバータ３３は制御回
路３２からの制御信号を受ける。トランスファーゲート
３１はその入力にセンスイネーブル信号発生回路１３が
生成して出力するイネーブル信号１１あるいは他のトラ
ンスファーゲート３１が出力するイネーブル信号を受
け、その制御電極の正入力側に制御回路３２からの制御
信号を受け、負入力側にインバータ３３の出力を受け
る。センスアンプ１４は、その入力にビット線対１０の
他端が接続され、そのイネーブル入力にトランスファー
ゲート３１から出力されるイネーブル信号を受け、その
出力にデータ線１２が接続されている。さらに、トラン
スファーゲート３１の出力は、ゲート電極が電源に接続
されたプルダウントランジスタ３４を介してグランドに
接続されている。センスアンプ部８は、図１に示すよう
に、それぞれ複数のセンスアンプ１４，トランスファー
ゲート３１，インバータ３３と１つの制御回路３２とを
有する。また、複数のトランスファーゲート３１は多段
に直列に接続されている。なお、図１中のセンスアンプ
１４の数は図４中のセンスアンプ１４の数と同数とす
る。

【００１５】次にセンスアンプ部８の動作について説明
する。図２はセンスアンプ１４の動作に対する電源ライ
ンの電源電圧の変位を示す図である。図２において、３
５は図１に示すセンスアンプ部８を用いた場合の電源電
圧の変位、Ｎ１は図１に対応しており第１段目のトラン
スファーゲート３１から出力されるイネーブル信号、Ｎ
２は第２段目のトランスファーゲート３１から出力され
るイネーブル信号、その他の符号は図６中の符号に対応
している。

【００１６】なお、トランスファーゲート３１の出力
は、ゲート電極が電源に接続されたプルダウントランジ
スタ３４を介してグランドに接続されているため、トラ
ンスファーゲート３１がオフの場合は、トランスファー
ゲート３１の出力は”Ｌ”状態になる。

【００１７】まず、時刻Ｔ１以前において、イネーブル
信号１１，イネーブル信号Ｎ１，イネーブル信号Ｎ２は
全て”Ｌ”状態であり、電源電圧３５は電圧Ｖｃで安定
している。

【００１８】次に、時刻Ｔ１において、センスイネーブ
ル信号発生回路１３はイネーブル信号１１を”Ｌ”状態
から”Ｈ”状態に変える。制御回路３２はイネーブル信
号１１の立上りを受けて、時間Ｔの計測を開始する。

【００１９】次に、時刻Ｔ１から時刻Ｔ２までにおい
て、イネーブル信号１１，イネーブル信号Ｎ１，イネー
ブル信号Ｎ２は”Ｌ”状態であり、電源電圧３５は電圧
Ｖｃで安定したままである。

【００２０】次に、時刻Ｔ２において、制御回路３２は
１段目のトランスファーゲート３１のみをオンにする。
すると、イネーブル信号Ｎ１は”Ｌ”状態から”Ｈ”状
態に変わる。イネーブル信号Ｎ１をイネーブル入力とし
ているセンスアンプ１４は動作を開始する。このセンス
アンプ１４に流れる電流の過渡電流成分により電源ライ
ンの電源電圧３５が低下し始める。

【００２１】次に、時刻Ｔ２から時刻Ｔ３までにおい
て、電源電圧３５が低下し、その後、上昇して、時刻Ｔ
３では元の電圧Ｖｃに近づく。時刻Ｔ２から時刻Ｔ３ま
での遅延時間は、ノイズが生じてからほぼ電圧Ｖｃに達
するまでの時間を有する。この際の電源電圧３５のノイ
ズは全てのセンスアンプ１４が同時に動作を開始してい
ないため、従来の電源電圧２３のノイズより小さい。

【００２２】次に、時刻Ｔ３において、制御回路３２は
１段目に加えて２段目のトランスファーゲート３１もオ
ンにする。すると、イネーブル信号Ｎ２は”Ｌ”状態か
ら”Ｈ”状態に変わる。イネーブル信号Ｎ２をイネーブ
ル入力としているセンスアンプ１４は動作を開始する。
このセンスアンプ１４に流れる電流の過渡電流成分によ
り電源ラインの電源電圧３５が低下し始め、その後上昇
し、元の電圧Ｖｃに近づく。

【００２３】その後は同様にして３段目以降のトランス
ファーゲート３１をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート３１をオンにす
ることで、全てのセンスアンプ１４を動作状態にする。

【００２４】このように、トランスファーゲート３１の
オン・オフ・を制御して、それぞれのセンスアンプ１４
に入力されるイネーブル信号のタイミングをずらしてセ
ンスアンプ１４が動作を開始するタイミングをずらして
いることで、第１段目のセンスアンプ１４を動作状態に
してから全てのセンスアンプ１４を動作状態にするまで
の電源電圧３５のノイズは常に従来の電源電圧２３のノ
イズよりも小さい。

【００２５】本実施の形態では、半導体装置の多ビット
化が進んで、センスアンプ１４の数が増加しても、それ
ぞれのセンスアンプ１４が動作を開始するタイミングを
ずらしているので、センスアンプ１４の動作開始時にお
ける電源ラインのノイズの大きさは増大せず、電源ライ
ンの安定性が高い。

【００２６】また、カウンタ回路等を応用した論理回路
等を用いて制御回路３２を構成すれば、センスアンプ１
４が動作を開始するタイミングや遅延時間を制御できる
制御回路３２が得られる。例えば制御回路３２をカウン
タ回路等を応用して構成し、そのカウンタ回路のカウン
ト数を設定するロード入力を設ける構成にすれば、その
カウント数を変えることで上述のタイミングや遅延時間
をソフト的に変えることができる。

【００２７】また、全てのセンスアンプ１４の一部の複
数のセンスアンプ１４を同時に動作を開始させてもよ
い。この場合、同時に動作を開始させるセンスアンプ１
４の数は、同時に動作させて生じるノイズの大きさが、
読み出し動作等が不安定にならない数であればよい。

【００２８】また、図１は全てのセンスアンプ１４のイ
ネーブル入力に対してトランスファーゲート３１を備え
た例を示したが、少なくとも１つのセンスアンプ１４に
対してトランスファーゲート３１を備えた構成であれば
よい。

【００２９】また、トランスファーゲート３１は上述の
様に多段に直列に接続された例を示したが、トランスフ
ァーゲート３１を並列に接続してもよい。即ち、センス
イネーブル信号発生回路１３から出力されたセンスイネ
ーブル信号１１を並列に複数のトランスファーゲート３
１に入力し、それらのトランスファーゲート３１の出力
をそれぞれ複数のセンスアンプ１４のイネーブル入力に
入力する。さらに、トランスファーゲート３１の出力
は、ゲート電極が電源に接続されたプルダウントランジ
スタ３４を介してグランドに接続されている。トランス
ファーゲート３１の制御電極に制御回路３２からの制御
信号を受ける。制御回路３２は、トランスファーゲート
３１をタイミングをずらして順次オンにして最終的に全
てのトランスファーゲート３１をオンにする。

【００３０】

【発明の効果】本発明請求項１によると、制御回路がト
ランスファーゲートのオン・オフを制御することによ
り、それぞれのセンスアンプのイネーブル入力に入力さ
れるイネーブル信号のタイミングや遅延時間を制御回路
が変えることができるという効果を奏す。

【００３１】本発明請求項２によると、制御回路が複数
のセンスアンプが動作を開始するタイミングをずらすた
め、センスアンプの動作開始時における電源ラインのノ
イズの大きさは増大せず、電源ラインの安定性が高いと
いう効果を奏す。

【図面の簡単な説明】

【図１】 本発明の実施の形態における半導体記憶装置
のセンスアンプ部の一例を示す図である。

【図２】 センスアンプ１４の動作に対する電源ライン
の電圧の変位を示す図である。

【図３】 従来の半導体記憶装置のブロック構成の一例
を示す図である。

【図４】 従来のセンスアンプ部８の構成図である。

【図５】 センスアンプ１４の一例を示す図である。

【図６】 センスアンプ１４の動作に対する電源ライン
の電圧の変位を示す図である。

【符号の説明】

１０ ビット線対、１１ イネーブル信号、１２ デー
タ線、１３ センスイネーブル信号発生回路、３１ ト
ランスファーゲート、３２ 制御回路、３３インバー
タ、３４ プルダウントランジスタ、３５ 電源電圧、
Ｎ１，Ｎ２ イネーブル信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 それぞれイネーブル入力を有し、複数の
   ビット線にそれぞれ接続される複数のセンスアンプと、 出力が前記センスアンプの前記イネーブル入力に接続さ
   れ、入力に前記センスアンプの動作・非動作を選択する
   ためのイネーブル信号を受けるトランスファーゲート
   と、 前記トランスファーゲートのオン・オフを制御するため
   の制御回路と、を備えた半導体記憶装置。
2. 【請求項２】 前記トランスファーゲートのオン・オフ
   を制御して、前記複数のセンスアンプが動作を開始する
   タイミングをずらすことを特徴とする請求項１記載の半
   導体記憶装置。