JPH09180457A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09180457A JPH09180457A JP7343759A JP34375995A JPH09180457A JP H09180457 A JPH09180457 A JP H09180457A JP 7343759 A JP7343759 A JP 7343759A JP 34375995 A JP34375995 A JP 34375995A JP H09180457 A JPH09180457 A JP H09180457A
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- sense amplifier
- sense
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Abstract
(57)【要約】
【課題】 電源電圧の安定性が高い半導体記憶装置を得
る。 【解決手段】 センスイネーブル信号発生回路13に基
づいて生成されたイネーブル信号N1,N2をトランス
ファーゲート31を介してビット線対10が接続された
センスアンプ14のイネーブル入力に入力する。さら
に、トランスファーゲート31の出力は、ゲート電極が
電源に接続されたプルダウントランジスタ34を介して
グランドに接続されている。制御回路32は、トランス
ファーゲート31をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート31をオンにす
る。従って、それぞれのセンスアンプ14が動作を開始
するタイミングをずらして、全てのセンスアンプ14が
同時に動作を開始することを防ぐことで、センスアンプ
14の動作開始時における電源ラインのノイズの大きさ
は増大せず、電源ラインの安定性が高くなる。
る。 【解決手段】 センスイネーブル信号発生回路13に基
づいて生成されたイネーブル信号N1,N2をトランス
ファーゲート31を介してビット線対10が接続された
センスアンプ14のイネーブル入力に入力する。さら
に、トランスファーゲート31の出力は、ゲート電極が
電源に接続されたプルダウントランジスタ34を介して
グランドに接続されている。制御回路32は、トランス
ファーゲート31をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート31をオンにす
る。従って、それぞれのセンスアンプ14が動作を開始
するタイミングをずらして、全てのセンスアンプ14が
同時に動作を開始することを防ぐことで、センスアンプ
14の動作開始時における電源ラインのノイズの大きさ
は増大せず、電源ラインの安定性が高くなる。
Description
【0001】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、電源ラインの安定性が高い半導体記憶装置に関
する。
に関し、電源ラインの安定性が高い半導体記憶装置に関
する。
【0002】
【従来の技術】図3は従来の半導体記憶装置のブロック
構成の一例を示す図である。図3において、1はアドレ
スバッファ部、2はチップセレクトバッファ部、3はラ
イトバッファ部、4は行デコーダ部、5は列デコーダ
部、6はビット線負荷であるメモリセルアレイ部、7は
書き込み回路であるライトドライバ部、8は読み出し回
路であるセンスアンプ部、9はI/Oバッファ部であ
る。センスアンプ部8はメモリセルアレイ部6に記憶さ
れているデータの読み出しを行う。このように従来の半
導体記憶装置は図3に示す様々なブロックから構成され
る。
構成の一例を示す図である。図3において、1はアドレ
スバッファ部、2はチップセレクトバッファ部、3はラ
イトバッファ部、4は行デコーダ部、5は列デコーダ
部、6はビット線負荷であるメモリセルアレイ部、7は
書き込み回路であるライトドライバ部、8は読み出し回
路であるセンスアンプ部、9はI/Oバッファ部であ
る。センスアンプ部8はメモリセルアレイ部6に記憶さ
れているデータの読み出しを行う。このように従来の半
導体記憶装置は図3に示す様々なブロックから構成され
る。
【0003】図4は従来のセンスアンプ部8の構成図で
ある。ビット線対10の一端は図3に示すメモリセルア
レイ部6のメモリセルに接続されている。複数のセンス
アンプ14はそれぞれイネーブル入力を有し、複数のビ
ット線対10の他端にそれぞれ接続され、センスイネー
ブル信号発生回路13が生成するイネーブル信号11を
イネーブル入力にそのまま受ける。また、データ線12
の一端にはセンスアンプ14の出力が接続され、他端に
は図3に示すI/Oバッファ部9が接続されている。セ
ンスアンプ部8はセンスイネーブル信号発生回路13及
び複数のセンスアンプ14から構成される。複数のセン
スアンプ14はセンスイネーブル信号発生回路13から
出力されたイネーブル信号11により、同時に動作また
は非動作状態になる。
ある。ビット線対10の一端は図3に示すメモリセルア
レイ部6のメモリセルに接続されている。複数のセンス
アンプ14はそれぞれイネーブル入力を有し、複数のビ
ット線対10の他端にそれぞれ接続され、センスイネー
ブル信号発生回路13が生成するイネーブル信号11を
イネーブル入力にそのまま受ける。また、データ線12
の一端にはセンスアンプ14の出力が接続され、他端に
は図3に示すI/Oバッファ部9が接続されている。セ
ンスアンプ部8はセンスイネーブル信号発生回路13及
び複数のセンスアンプ14から構成される。複数のセン
スアンプ14はセンスイネーブル信号発生回路13から
出力されたイネーブル信号11により、同時に動作また
は非動作状態になる。
【0004】図5はセンスアンプ14の一例を示す図で
ある。図5に示すセンスアンプ14の動作を説明する。
通常、センスアンプ部8による読み出し動作の直前で
は、ビット線対10は同電位にプリチャージされてお
り、トランジスタ19とトランジスタ20とが導通状態
になっている。トランジスタ21がイネーブル信号11
により非導通状態の場合は、センスアンプ14にはほと
んど電流が流れない。トランジスタ21がイネーブル信
号11により導通状態の場合は、トランジスタ17とト
ランジスタ18とが導通状態となり電源15,トランジ
スタ17,19,21,グランド16を通る経路と電源
15,トランジスタ18,20,21,グランド16を
通る経路でセンスアンプ14に電流が流れる。
ある。図5に示すセンスアンプ14の動作を説明する。
通常、センスアンプ部8による読み出し動作の直前で
は、ビット線対10は同電位にプリチャージされてお
り、トランジスタ19とトランジスタ20とが導通状態
になっている。トランジスタ21がイネーブル信号11
により非導通状態の場合は、センスアンプ14にはほと
んど電流が流れない。トランジスタ21がイネーブル信
号11により導通状態の場合は、トランジスタ17とト
ランジスタ18とが導通状態となり電源15,トランジ
スタ17,19,21,グランド16を通る経路と電源
15,トランジスタ18,20,21,グランド16を
通る経路でセンスアンプ14に電流が流れる。
【0005】読み出し動作が始まり選択されたメモリセ
ルは記憶されたデータを出力する。そのデータがビット
線対10に伝搬されるとビット線対10にわずかな電位
差が生じる。これによりトランジスタ19のゲート電位
がトランジスタ20のゲート電位より高い場合、トラン
ジスタ20の抵抗値の方がトランジスタ19の抵抗値よ
り高くなり、電源15,トランジスタ17,19,2
1,グランド16を通る経路で電流が流れ、データ線1
2は”H”状態の電位を出力する。また、トランジスタ
19のゲート電位がトランジスタ20のゲート電位より
低い場合、トランジスタ19の抵抗値の方がトランジス
タ20の抵抗値より高くなり、電源15,トランジスタ
18,20,21,グランド16を通る経路で電流が流
れ、データ線12は”L”状態の電位を出力する。トラ
ンジスタ21が導通状態の場合をセンスアンプ14の動
作状態、トランジスタ21が非導通状態の場合をセンス
アンプ14の非動作状態とする。このように、センスア
ンプ14はイネーブル入力を有し、データを受けて、前
記データに応じて”H”状態あるいは”L”状態を出力
する。
ルは記憶されたデータを出力する。そのデータがビット
線対10に伝搬されるとビット線対10にわずかな電位
差が生じる。これによりトランジスタ19のゲート電位
がトランジスタ20のゲート電位より高い場合、トラン
ジスタ20の抵抗値の方がトランジスタ19の抵抗値よ
り高くなり、電源15,トランジスタ17,19,2
1,グランド16を通る経路で電流が流れ、データ線1
2は”H”状態の電位を出力する。また、トランジスタ
19のゲート電位がトランジスタ20のゲート電位より
低い場合、トランジスタ19の抵抗値の方がトランジス
タ20の抵抗値より高くなり、電源15,トランジスタ
18,20,21,グランド16を通る経路で電流が流
れ、データ線12は”L”状態の電位を出力する。トラ
ンジスタ21が導通状態の場合をセンスアンプ14の動
作状態、トランジスタ21が非導通状態の場合をセンス
アンプ14の非動作状態とする。このように、センスア
ンプ14はイネーブル入力を有し、データを受けて、前
記データに応じて”H”状態あるいは”L”状態を出力
する。
【0006】
【発明が解決しようとする課題】しかしながら、近年、
半導体記憶装置を含む半導体集積回路の内部のデータバ
スの幅が増加する傾向にあり、それに伴い使用される半
導体記憶装置の多ビット化が必須となっているため、ビ
ット線対10の増加が生じると共にセンスアンプ14の
数も増える。
半導体記憶装置を含む半導体集積回路の内部のデータバ
スの幅が増加する傾向にあり、それに伴い使用される半
導体記憶装置の多ビット化が必須となっているため、ビ
ット線対10の増加が生じると共にセンスアンプ14の
数も増える。
【0007】図6はセンスアンプ14の動作に対する電
源ラインの電源電圧の変位を示す図である。図6におい
て、22はセンスアンプ14の数が少ない場合の電源電
圧、23はセンスアンプ14の数が多い場合の電源電
圧、11はイネーブル信号である。
源ラインの電源電圧の変位を示す図である。図6におい
て、22はセンスアンプ14の数が少ない場合の電源電
圧、23はセンスアンプ14の数が多い場合の電源電
圧、11はイネーブル信号である。
【0008】図6において、時刻T1以前では、イネー
ブル信号11は”L”状態であり、電源電圧22,23
は共に電圧Vcで安定している。次に、時刻T1でイネ
ーブル信号11が立ち上がると全てのセンスアンプ14
が動作状態になる。このとき全てのセンスアンプ14に
流れる電流の過渡電流成分により電源ラインの電源電圧
22,電源電圧23が低下し、時間Tが経つと元の電圧
Vcに近づき定常状態になる。この電源ラインの電源電
圧22,23の変位をノイズと呼ぶ。電源電圧23のノ
イズは電源電圧22のノイズより大きい。
ブル信号11は”L”状態であり、電源電圧22,23
は共に電圧Vcで安定している。次に、時刻T1でイネ
ーブル信号11が立ち上がると全てのセンスアンプ14
が動作状態になる。このとき全てのセンスアンプ14に
流れる電流の過渡電流成分により電源ラインの電源電圧
22,電源電圧23が低下し、時間Tが経つと元の電圧
Vcに近づき定常状態になる。この電源ラインの電源電
圧22,23の変位をノイズと呼ぶ。電源電圧23のノ
イズは電源電圧22のノイズより大きい。
【0009】以上のとおり、センスアンプ14の動作開
始時における電源ラインのノイズは、センスアンプ14
の数の増加に伴って、ノイズの大きさが増大し、読み出
し動作が不安定になるという問題点がある。
始時における電源ラインのノイズは、センスアンプ14
の数の増加に伴って、ノイズの大きさが増大し、読み出
し動作が不安定になるという問題点がある。
【0010】この発明は、このような問題点を解決する
ためになされたものであり、半導体記憶装置の多ビット
化が進んでも電源ラインの安定性が高い半導体記憶装置
を得ることを目的とする。
ためになされたものであり、半導体記憶装置の多ビット
化が進んでも電源ラインの安定性が高い半導体記憶装置
を得ることを目的とする。
【0011】
【課題を解決するための手段】本発明の請求項1に係る
課題解決手段は、それぞれイネーブル入力を有し、複数
のビット線にそれぞれ接続される複数のセンスアンプ
と、出力が前記センスアンプの前記イネーブル入力に接
続され、入力に前記センスアンプの動作・非動作を選択
するためのイネーブル信号を受けるトランスファーゲー
トと、前記トランスファーゲートのオン・オフを制御す
るための制御回路とを備える。
課題解決手段は、それぞれイネーブル入力を有し、複数
のビット線にそれぞれ接続される複数のセンスアンプ
と、出力が前記センスアンプの前記イネーブル入力に接
続され、入力に前記センスアンプの動作・非動作を選択
するためのイネーブル信号を受けるトランスファーゲー
トと、前記トランスファーゲートのオン・オフを制御す
るための制御回路とを備える。
【0012】本発明の請求項2に係る課題解決手段は、
前記トランスファーゲートのオン・オフを制御して、前
記複数のセンスアンプが動作を開始するタイミングをず
らすことを特徴とする。
前記トランスファーゲートのオン・オフを制御して、前
記複数のセンスアンプが動作を開始するタイミングをず
らすことを特徴とする。
【0013】
【発明の実施の形態】図1は本発明の実施の形態におけ
る半導体記憶装置のセンスアンプ部8の一例を示す図で
ある。図1において、31は出力にセンスアンプ14の
イネーブル入力を接続し、入力にセンスアンプ14の動
作・非動作を選択するためのイネーブル信号を受けるト
ランスファーゲート、32はトランスファーゲート31
のオン・オフを制御するための制御回路、33はインバ
ータ、34はプルダウントランジスタ、その他の符号は
図4中の符号に対応している。
る半導体記憶装置のセンスアンプ部8の一例を示す図で
ある。図1において、31は出力にセンスアンプ14の
イネーブル入力を接続し、入力にセンスアンプ14の動
作・非動作を選択するためのイネーブル信号を受けるト
ランスファーゲート、32はトランスファーゲート31
のオン・オフを制御するための制御回路、33はインバ
ータ、34はプルダウントランジスタ、その他の符号は
図4中の符号に対応している。
【0014】次にセンスアンプ部8の構成について説明
する。ビット線対10の一端はメモリセルアレイ部6の
メモリセルに接続されている。インバータ33は制御回
路32からの制御信号を受ける。トランスファーゲート
31はその入力にセンスイネーブル信号発生回路13が
生成して出力するイネーブル信号11あるいは他のトラ
ンスファーゲート31が出力するイネーブル信号を受
け、その制御電極の正入力側に制御回路32からの制御
信号を受け、負入力側にインバータ33の出力を受け
る。センスアンプ14は、その入力にビット線対10の
他端が接続され、そのイネーブル入力にトランスファー
ゲート31から出力されるイネーブル信号を受け、その
出力にデータ線12が接続されている。さらに、トラン
スファーゲート31の出力は、ゲート電極が電源に接続
されたプルダウントランジスタ34を介してグランドに
接続されている。センスアンプ部8は、図1に示すよう
に、それぞれ複数のセンスアンプ14,トランスファー
ゲート31,インバータ33と1つの制御回路32とを
有する。また、複数のトランスファーゲート31は多段
に直列に接続されている。なお、図1中のセンスアンプ
14の数は図4中のセンスアンプ14の数と同数とす
る。
する。ビット線対10の一端はメモリセルアレイ部6の
メモリセルに接続されている。インバータ33は制御回
路32からの制御信号を受ける。トランスファーゲート
31はその入力にセンスイネーブル信号発生回路13が
生成して出力するイネーブル信号11あるいは他のトラ
ンスファーゲート31が出力するイネーブル信号を受
け、その制御電極の正入力側に制御回路32からの制御
信号を受け、負入力側にインバータ33の出力を受け
る。センスアンプ14は、その入力にビット線対10の
他端が接続され、そのイネーブル入力にトランスファー
ゲート31から出力されるイネーブル信号を受け、その
出力にデータ線12が接続されている。さらに、トラン
スファーゲート31の出力は、ゲート電極が電源に接続
されたプルダウントランジスタ34を介してグランドに
接続されている。センスアンプ部8は、図1に示すよう
に、それぞれ複数のセンスアンプ14,トランスファー
ゲート31,インバータ33と1つの制御回路32とを
有する。また、複数のトランスファーゲート31は多段
に直列に接続されている。なお、図1中のセンスアンプ
14の数は図4中のセンスアンプ14の数と同数とす
る。
【0015】次にセンスアンプ部8の動作について説明
する。図2はセンスアンプ14の動作に対する電源ライ
ンの電源電圧の変位を示す図である。図2において、3
5は図1に示すセンスアンプ部8を用いた場合の電源電
圧の変位、N1は図1に対応しており第1段目のトラン
スファーゲート31から出力されるイネーブル信号、N
2は第2段目のトランスファーゲート31から出力され
るイネーブル信号、その他の符号は図6中の符号に対応
している。
する。図2はセンスアンプ14の動作に対する電源ライ
ンの電源電圧の変位を示す図である。図2において、3
5は図1に示すセンスアンプ部8を用いた場合の電源電
圧の変位、N1は図1に対応しており第1段目のトラン
スファーゲート31から出力されるイネーブル信号、N
2は第2段目のトランスファーゲート31から出力され
るイネーブル信号、その他の符号は図6中の符号に対応
している。
【0016】なお、トランスファーゲート31の出力
は、ゲート電極が電源に接続されたプルダウントランジ
スタ34を介してグランドに接続されているため、トラ
ンスファーゲート31がオフの場合は、トランスファー
ゲート31の出力は”L”状態になる。
は、ゲート電極が電源に接続されたプルダウントランジ
スタ34を介してグランドに接続されているため、トラ
ンスファーゲート31がオフの場合は、トランスファー
ゲート31の出力は”L”状態になる。
【0017】まず、時刻T1以前において、イネーブル
信号11,イネーブル信号N1,イネーブル信号N2は
全て”L”状態であり、電源電圧35は電圧Vcで安定
している。
信号11,イネーブル信号N1,イネーブル信号N2は
全て”L”状態であり、電源電圧35は電圧Vcで安定
している。
【0018】次に、時刻T1において、センスイネーブ
ル信号発生回路13はイネーブル信号11を”L”状態
から”H”状態に変える。制御回路32はイネーブル信
号11の立上りを受けて、時間Tの計測を開始する。
ル信号発生回路13はイネーブル信号11を”L”状態
から”H”状態に変える。制御回路32はイネーブル信
号11の立上りを受けて、時間Tの計測を開始する。
【0019】次に、時刻T1から時刻T2までにおい
て、イネーブル信号11,イネーブル信号N1,イネー
ブル信号N2は”L”状態であり、電源電圧35は電圧
Vcで安定したままである。
て、イネーブル信号11,イネーブル信号N1,イネー
ブル信号N2は”L”状態であり、電源電圧35は電圧
Vcで安定したままである。
【0020】次に、時刻T2において、制御回路32は
1段目のトランスファーゲート31のみをオンにする。
すると、イネーブル信号N1は”L”状態から”H”状
態に変わる。イネーブル信号N1をイネーブル入力とし
ているセンスアンプ14は動作を開始する。このセンス
アンプ14に流れる電流の過渡電流成分により電源ライ
ンの電源電圧35が低下し始める。
1段目のトランスファーゲート31のみをオンにする。
すると、イネーブル信号N1は”L”状態から”H”状
態に変わる。イネーブル信号N1をイネーブル入力とし
ているセンスアンプ14は動作を開始する。このセンス
アンプ14に流れる電流の過渡電流成分により電源ライ
ンの電源電圧35が低下し始める。
【0021】次に、時刻T2から時刻T3までにおい
て、電源電圧35が低下し、その後、上昇して、時刻T
3では元の電圧Vcに近づく。時刻T2から時刻T3ま
での遅延時間は、ノイズが生じてからほぼ電圧Vcに達
するまでの時間を有する。この際の電源電圧35のノイ
ズは全てのセンスアンプ14が同時に動作を開始してい
ないため、従来の電源電圧23のノイズより小さい。
て、電源電圧35が低下し、その後、上昇して、時刻T
3では元の電圧Vcに近づく。時刻T2から時刻T3ま
での遅延時間は、ノイズが生じてからほぼ電圧Vcに達
するまでの時間を有する。この際の電源電圧35のノイ
ズは全てのセンスアンプ14が同時に動作を開始してい
ないため、従来の電源電圧23のノイズより小さい。
【0022】次に、時刻T3において、制御回路32は
1段目に加えて2段目のトランスファーゲート31もオ
ンにする。すると、イネーブル信号N2は”L”状態か
ら”H”状態に変わる。イネーブル信号N2をイネーブ
ル入力としているセンスアンプ14は動作を開始する。
このセンスアンプ14に流れる電流の過渡電流成分によ
り電源ラインの電源電圧35が低下し始め、その後上昇
し、元の電圧Vcに近づく。
1段目に加えて2段目のトランスファーゲート31もオ
ンにする。すると、イネーブル信号N2は”L”状態か
ら”H”状態に変わる。イネーブル信号N2をイネーブ
ル入力としているセンスアンプ14は動作を開始する。
このセンスアンプ14に流れる電流の過渡電流成分によ
り電源ラインの電源電圧35が低下し始め、その後上昇
し、元の電圧Vcに近づく。
【0023】その後は同様にして3段目以降のトランス
ファーゲート31をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート31をオンにす
ることで、全てのセンスアンプ14を動作状態にする。
ファーゲート31をタイミングをずらして順次オンにし
て最終的に全てのトランスファーゲート31をオンにす
ることで、全てのセンスアンプ14を動作状態にする。
【0024】このように、トランスファーゲート31の
オン・オフ・を制御して、それぞれのセンスアンプ14
に入力されるイネーブル信号のタイミングをずらしてセ
ンスアンプ14が動作を開始するタイミングをずらして
いることで、第1段目のセンスアンプ14を動作状態に
してから全てのセンスアンプ14を動作状態にするまで
の電源電圧35のノイズは常に従来の電源電圧23のノ
イズよりも小さい。
オン・オフ・を制御して、それぞれのセンスアンプ14
に入力されるイネーブル信号のタイミングをずらしてセ
ンスアンプ14が動作を開始するタイミングをずらして
いることで、第1段目のセンスアンプ14を動作状態に
してから全てのセンスアンプ14を動作状態にするまで
の電源電圧35のノイズは常に従来の電源電圧23のノ
イズよりも小さい。
【0025】本実施の形態では、半導体装置の多ビット
化が進んで、センスアンプ14の数が増加しても、それ
ぞれのセンスアンプ14が動作を開始するタイミングを
ずらしているので、センスアンプ14の動作開始時にお
ける電源ラインのノイズの大きさは増大せず、電源ライ
ンの安定性が高い。
化が進んで、センスアンプ14の数が増加しても、それ
ぞれのセンスアンプ14が動作を開始するタイミングを
ずらしているので、センスアンプ14の動作開始時にお
ける電源ラインのノイズの大きさは増大せず、電源ライ
ンの安定性が高い。
【0026】また、カウンタ回路等を応用した論理回路
等を用いて制御回路32を構成すれば、センスアンプ1
4が動作を開始するタイミングや遅延時間を制御できる
制御回路32が得られる。例えば制御回路32をカウン
タ回路等を応用して構成し、そのカウンタ回路のカウン
ト数を設定するロード入力を設ける構成にすれば、その
カウント数を変えることで上述のタイミングや遅延時間
をソフト的に変えることができる。
等を用いて制御回路32を構成すれば、センスアンプ1
4が動作を開始するタイミングや遅延時間を制御できる
制御回路32が得られる。例えば制御回路32をカウン
タ回路等を応用して構成し、そのカウンタ回路のカウン
ト数を設定するロード入力を設ける構成にすれば、その
カウント数を変えることで上述のタイミングや遅延時間
をソフト的に変えることができる。
【0027】また、全てのセンスアンプ14の一部の複
数のセンスアンプ14を同時に動作を開始させてもよ
い。この場合、同時に動作を開始させるセンスアンプ1
4の数は、同時に動作させて生じるノイズの大きさが、
読み出し動作等が不安定にならない数であればよい。
数のセンスアンプ14を同時に動作を開始させてもよ
い。この場合、同時に動作を開始させるセンスアンプ1
4の数は、同時に動作させて生じるノイズの大きさが、
読み出し動作等が不安定にならない数であればよい。
【0028】また、図1は全てのセンスアンプ14のイ
ネーブル入力に対してトランスファーゲート31を備え
た例を示したが、少なくとも1つのセンスアンプ14に
対してトランスファーゲート31を備えた構成であれば
よい。
ネーブル入力に対してトランスファーゲート31を備え
た例を示したが、少なくとも1つのセンスアンプ14に
対してトランスファーゲート31を備えた構成であれば
よい。
【0029】また、トランスファーゲート31は上述の
様に多段に直列に接続された例を示したが、トランスフ
ァーゲート31を並列に接続してもよい。即ち、センス
イネーブル信号発生回路13から出力されたセンスイネ
ーブル信号11を並列に複数のトランスファーゲート3
1に入力し、それらのトランスファーゲート31の出力
をそれぞれ複数のセンスアンプ14のイネーブル入力に
入力する。さらに、トランスファーゲート31の出力
は、ゲート電極が電源に接続されたプルダウントランジ
スタ34を介してグランドに接続されている。トランス
ファーゲート31の制御電極に制御回路32からの制御
信号を受ける。制御回路32は、トランスファーゲート
31をタイミングをずらして順次オンにして最終的に全
てのトランスファーゲート31をオンにする。
様に多段に直列に接続された例を示したが、トランスフ
ァーゲート31を並列に接続してもよい。即ち、センス
イネーブル信号発生回路13から出力されたセンスイネ
ーブル信号11を並列に複数のトランスファーゲート3
1に入力し、それらのトランスファーゲート31の出力
をそれぞれ複数のセンスアンプ14のイネーブル入力に
入力する。さらに、トランスファーゲート31の出力
は、ゲート電極が電源に接続されたプルダウントランジ
スタ34を介してグランドに接続されている。トランス
ファーゲート31の制御電極に制御回路32からの制御
信号を受ける。制御回路32は、トランスファーゲート
31をタイミングをずらして順次オンにして最終的に全
てのトランスファーゲート31をオンにする。
【0030】
【発明の効果】本発明請求項1によると、制御回路がト
ランスファーゲートのオン・オフを制御することによ
り、それぞれのセンスアンプのイネーブル入力に入力さ
れるイネーブル信号のタイミングや遅延時間を制御回路
が変えることができるという効果を奏す。
ランスファーゲートのオン・オフを制御することによ
り、それぞれのセンスアンプのイネーブル入力に入力さ
れるイネーブル信号のタイミングや遅延時間を制御回路
が変えることができるという効果を奏す。
【0031】本発明請求項2によると、制御回路が複数
のセンスアンプが動作を開始するタイミングをずらすた
め、センスアンプの動作開始時における電源ラインのノ
イズの大きさは増大せず、電源ラインの安定性が高いと
いう効果を奏す。
のセンスアンプが動作を開始するタイミングをずらすた
め、センスアンプの動作開始時における電源ラインのノ
イズの大きさは増大せず、電源ラインの安定性が高いと
いう効果を奏す。
【図1】 本発明の実施の形態における半導体記憶装置
のセンスアンプ部の一例を示す図である。
のセンスアンプ部の一例を示す図である。
【図2】 センスアンプ14の動作に対する電源ライン
の電圧の変位を示す図である。
の電圧の変位を示す図である。
【図3】 従来の半導体記憶装置のブロック構成の一例
を示す図である。
を示す図である。
【図4】 従来のセンスアンプ部8の構成図である。
【図5】 センスアンプ14の一例を示す図である。
【図6】 センスアンプ14の動作に対する電源ライン
の電圧の変位を示す図である。
の電圧の変位を示す図である。
10 ビット線対、11 イネーブル信号、12 デー
タ線、13 センスイネーブル信号発生回路、31 ト
ランスファーゲート、32 制御回路、33インバー
タ、34 プルダウントランジスタ、35 電源電圧、
N1,N2 イネーブル信号。
タ線、13 センスイネーブル信号発生回路、31 ト
ランスファーゲート、32 制御回路、33インバー
タ、34 プルダウントランジスタ、35 電源電圧、
N1,N2 イネーブル信号。
Claims (2)
- 【請求項1】 それぞれイネーブル入力を有し、複数の
ビット線にそれぞれ接続される複数のセンスアンプと、 出力が前記センスアンプの前記イネーブル入力に接続さ
れ、入力に前記センスアンプの動作・非動作を選択する
ためのイネーブル信号を受けるトランスファーゲート
と、 前記トランスファーゲートのオン・オフを制御するため
の制御回路と、を備えた半導体記憶装置。 - 【請求項2】 前記トランスファーゲートのオン・オフ
を制御して、前記複数のセンスアンプが動作を開始する
タイミングをずらすことを特徴とする請求項1記載の半
導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7343759A JPH09180457A (ja) | 1995-12-28 | 1995-12-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7343759A JPH09180457A (ja) | 1995-12-28 | 1995-12-28 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09180457A true JPH09180457A (ja) | 1997-07-11 |
Family
ID=18364024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7343759A Pending JPH09180457A (ja) | 1995-12-28 | 1995-12-28 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09180457A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100541796B1 (ko) * | 1997-12-31 | 2006-04-14 | 삼성전자주식회사 | 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 |
KR100813628B1 (ko) * | 2007-01-08 | 2008-03-14 | 삼성전자주식회사 | 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터감지 방법 |
-
1995
- 1995-12-28 JP JP7343759A patent/JPH09180457A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100541796B1 (ko) * | 1997-12-31 | 2006-04-14 | 삼성전자주식회사 | 반도체 메모리 장치의 센스 증폭기 인에이블 타이밍 조절 회로 |
KR100813628B1 (ko) * | 2007-01-08 | 2008-03-14 | 삼성전자주식회사 | 타이밍에 따라서 래치 타입이 변하는 데이터 버스 감지증폭기를 포함하는 반도체 메모리 장치 및 그것의 데이터감지 방법 |
US7596044B2 (en) | 2007-01-08 | 2009-09-29 | Samsung Electronics Co., Ltd. | Semiconductor memory device having sense amplifier operable as a semi-latch type and a full-latch type based on timing and data sensing method thereof |
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