JP2003100083A

JP2003100083A - メモリ装置

Info

Publication number: JP2003100083A
Application number: JP2001294890A
Authority: JP
Inventors: Masahiro Fuse; 正宏布施
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-09-26
Filing date: 2001-09-26
Publication date: 2003-04-04

Abstract

(57)【要約】【課題】ダミーセルにより適切なセンスアンプ活性化タ
イミング信号を発生するとともにダミーワード線及びダ
ミービット線の配線寿命を延長する。【解決手段】それぞれ固定ダミーセル２１Ａ，２１Ｂ及
びダミービット線１３Ａ，１３Ｂを有する２組のダミー
セル列と、各ダミーセル列の各々の固定ダミーセル２１
Ａ，２１Ｂをそれぞれアクセスする２組のダミーワード
線１２Ａ，１２Ｂと、ダミーワード線１２Ａ，１２Ｂの
選択を行うダミーセル制御回路９とを備える。タイミン
グ回路５Ａは、各ダミーセル列の各々のダミービット線
１３Ａ，１３Ｂに伝播したダミービット線信号ＢＡ，Ｂ
Ｂにそれぞれ基づくタイミングでタイミング信号ｔｓを
発生する。ダミーワード線１２Ａ，１２Ｂと２対のダミ
ービット線１３Ａ，１４Ａ及びダミービット線１３Ｂ，
１４Ｂをクロックのサイクル毎に順次動作させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置に関し、
特に微細化プロセスを用いて高集積度化した大容量のメ
モリ装置に関する。

【０００２】

【従来の技術】この種のメモリ装置は、例えば、特開平
３−２０７０８６号公報（文献１）に記載されているよ
うに、センスアンプの活性化タイミングを発生させるた
めにダミーセル及びダミーワード線、ダミービット線を
用いてタイミングを発生させる方式が用いられてきた。

【０００３】文献１記載の従来のメモリ装置の基本構成
を回路の一部をブロックで表した回路図で示す図８を参
照すると、この従来のメモリ装置は、行、列を構成する
複数のメモリセル１と、メモリセル１の各々に接続され
行アドレスを選択するワード線２と、メモリセル１の各
々に接続されメモリセル１の相補のデータをそれぞれ伝
播する相補のビット線対であるビット線３，４と、ビッ
ト線３，４の各々に対してプリチャージを行うＰチャネ
ル型のトランジスタＰ１と、センスアンプを備えビット
線３，４に伝播したデータを読み出しデータバス（図示
省略）に出力する読出回路６と、メモリセル１と同一構
成のダミーセル１１Ａと、メモリセル内部の記憶データ
が固定された固定ダミーセル２１Ａと、それらダミーセ
ル１１Ａ，２１Ａに接続される相補のダミービット線１
３Ａ，１４Ａと、複数の固定ダミーセル２１Ａに接続さ
れるダミーワード線１２Ａと、ダミービット線１３Ａと
接続するタイミング回路５と、行デコード出力に応じて
ワード線２を駆動するためのワード線駆動回路を構成す
るＮＡＮＤ回路７とワードドライバ８と、行デコード出
力に応じてダミーワード線１２Ａを駆動するためのダミ
ーワード線駆動回路を構成するＮＡＮＤ回路１７Ａとダ
ミーワードドライバ１８Ａとを備える。

【０００４】ダミーセル１１Ａと固定ダミーセル２１Ａ
はダミーセル列を構成し、これらダミーセル１１Ａと固
定ダミーセル２１Ａとの合計数はメモリセルの列内のセ
ル数と同一数である。また、ダミーセル１１Ａのワード
線は接地され従って不活性状態となっている。

【０００５】固定ダミーセル２１Ａの構成の一例を回路
図で示す図９を参照すると、この固定ダミーセル２１Ａ
は、ゲートがダミーワード線１２Ａにドレインがダミー
ビット線１３Ａにそれぞれ接続されるアクセス用のトラ
ンジスタＮ２１と、ゲートがダミーワード線１２Ａにド
レインがダミービット線１４Ａにそれぞれ接続されるア
クセス用のトランジスタＮ２２と、ドレインがトランジ
スタＮ２１のソースにゲートがトランジスタＮ２２のソ
ースと後述のトランジスタＮ２４のドレインとの共通接
続点にソースが接地にそれぞれ接続されたトランジスタ
Ｎ２３と、ドレインがトランジスタＮ２２のソースにゲ
ートがトランジスタＮ２１のソースとトランジスタＮ２
３のドレインとの共通接続点にソースが接地にそれぞれ
接続されたトランジスタＮ２４とを備える。トランジス
タＮ２４のドレインは電源ＶＤに接続され、トランジス
タＮ２３のドレインは抵抗Ｒ２１を介して電源ＶＤに接
続される。

【０００６】次に、図９を参照して、固定ダミーセル２
１Ａの動作について説明すると、トランジスタＮ２３，
Ｎ２４はいわゆる交差接続トランジスタ対（フリップフ
ロップ）を構成し、トランジスタＮ２４のドレインは記
憶ノードＳ２２であり、上述のように電源電圧ＶＤが接
続されているため、トランジスタＮ２３のドレインの記
憶ノードＳ２１は固定値０を記憶する。

【０００７】この構成により、タイミング回路５に接続
されるダミービット線１３Ａには、トランジスタＮ２
１，Ｎ２３を経由した電流経路が生じることによりメモ
リセル１と同様の伝播特性を持つことができる。

【０００８】次に、図８を再度参照して、センスアンプ
の活性化タイミングについて説明すると、この読出回路
６は、読み出し時にビット線３，４に徐々に発生する微
弱電位差を増幅するためのセンスアンプを備え、ビット
線３，４が所定の電位差を発生した際にセンスアンプを
活性化する必要がある。この活性化タイミングとして
は、上記電位差が所定値に達する前に活性化した場合は
誤増幅が行われる可能性がある。これはビット線３，４
やセンスアンプがレイアウト的に完全対称形に、及びそ
れらを構成するトランジスタ等の素子特性がばらつきな
く設計されていれば、理論的にはほぼ０に近い電位差で
活性化しても正常増幅するはずである。しかし、実際に
は製造プロセスにおけるばらつきにより、センスアンプ
を構成するトランジスタの特性の対称性や、メモリセル
の対称性（トランジスタの電流能力等も含め）が保持さ
れることはないため、この活性化時にはビット線３，４
間にある程度の電位差を必要とする。従ってこの活性化
のタイミングは製造プロセスのばらつきを考慮して１０
０〜２００ｍＶ程度の差電位で活性化するのが好ましい
とされている。逆にそれ以上の電位差でセンスアンプを
活性化しても動作マージンが取れるが、増幅開始が遅れ
ることにより読み出しのスピードが悪化する。

【０００９】図８を再度参照して従来のメモリ回路のワ
ード線２とダミーワード線１２Ａを動作させるためのワ
ード線駆動回路の構成について説明すると、ＮＡＮＤ回
路７は行デコーダ（図示しない）によりデコードされた
行デコード出力ＤＲとメモリ装置の動作を制御するクロ
ックＣＫとのＮＡＮＤ演算を行うことによりワード線２
を選択し、その出力をインバータから成るワードドライ
バ８に供給する。ワードドライバ８は、入力したＮＡＮ
Ｄ回路７の出力に応じてワード線２を動作させる。ま
た、電源電圧ＶＤとクロックＣＫを入力としたＮＡＮＤ
回路１７Ａは、ダミーワード線１２Ａを常時選択し、ワ
ードドライバ１８Ａに供給する。ワードドライバ１８Ａ
は、ダミーワード線１２Ａを動作させる。

【００１０】次に、図８，図９及び従来のメモリ回路の
各部の動作波形をタイムチャートで示す図１０を参照し
て動作について説明すると、まず、メモリセル１のアク
セスに連動したクロックＣＫがタイミングｔ０で立ち上
がると、行デコード出力ＤＲで選択されたいずれかのワ
ード線２とダミーワード線１２Ａがタイミングｔ１で立
ち上がる。ワード線は選択されたメモリセル１のアクセ
ス用のトランジスタ（図示省略）を活性化しメモリセル
１で記憶しているデータをビット線３，４に伝播する。
ダミーワード線１２Ａは接続されている複数の固定ダミ
ーセル２１ＡのアクセストランジスタＮ２１，Ｎ２２を
活性化し、ダミービット線１３Ａに記憶している固定
値’０’を伝播し、タイミングｔ２で立ち下がる。この
伝播のスピードは固定ダミーセル２１Ａの１個あたりの
伝播特性がメモリセル１の伝播特性と同等であることよ
り、またビット線３，４及びダミービット線１３Ａ，１
４Ａに接続するセル数が同一数でこれらビット線３，４
及びダミービット線１３Ａ，１４Ａの負荷が同等である
ことより、固定ダミーセル２１Ａの接続数倍のスピード
をもって伝播する。

【００１１】ダミービット線１３Ａの信号を受けたタイ
ミング回路５は、タイミングｔ３においてタイミング信
号ｔｓを立ち上げる。タイミング回路５は単純なインバ
ータ論理で構成することにより、タイミング信号ｔｓを
作ることが可能である。このタイミング信号ｔｓは読出
回路６に供給され、読出回路６内のセンスアンプを活性
化する。

【００１２】タイミングｔ３を、固定ダミーセル２１Ａ
の接続個数によってこのタイミングｔ３のときビット線
３，４に所定の電位差が発生するよう調整することで、
適切なタイミングを与えることができる。次のクロック
ＣＫのタイミングｔ４からの各タイミングｔ４〜ｔ７に
おいてもタイミングｔ０〜ｔ３の動作と同等の動作を行
い、この活性化タイミングの発生はメモリ１の読み出し
動作の際には毎サイクル行う。

【００１３】図８に示す例では、ダミーワード線１２Ａ
に３個の固定ダミーセル２１Ａが接続されているが、こ
れはタイミングの調整結果によっては２個又は４個、あ
るいは５個等に接続個数を調整することになる。

【００１４】この最適なタイミングを与えることによ
り、消費電力を押さえることも可能となる。読み出し動
作においては、一旦センスアンプで増幅が行われること
により、メモリセル１はビット線３又は４に記憶データ
を伝播する必要性はなくなるため、増幅後すぐにワード
線２を非活性化すればビット線信号の振幅を大きくさせ
ることなく、所望の読み出し動作を行うことが可能とな
る。これにより、ビット線に放電される電流が少なくな
り、消費電力を削減できる。

【００１５】また、タイミング信号ｔｓの発生をインバ
ータ論理を直列に接続した遅延回路で構成するという手
法もあるが、これでは特に微細化したメモリセルに対す
る製造プロセスのばらつきが反映されないことと、電圧
・温度等の外部要因によるトランジスタ特性が等しくな
いために、このタイミングに対して大幅なマージンが必
要となり、ダミーセルの活用は微細化プロセスによる大
容量メモリ回路には不可欠なものとなっている。

【００１６】以上説明したように、この技術自体は昨今
の微細化プロセスによる大容量メモリ回路では不可欠の
ものになってきているが、ダミーワード線及びダミービ
ット線は入力アドレスとは無関係に、毎サイクル動作す
るために、メモリの動作周波数が高くなると結果的にこ
れらダミーワード線及びダミービット線を流れる電流の
電流密度が増大し、ダミーワード線及びダミービット線
の配線寿命が、メモリ装置の信頼性規格から要求される
配線寿命規格（以下、規格）を満足できなくなってしま
うという問題点がある。

【００１７】一般に配線寿命は、高電流密度の電流によ
り配線の一部に欠損（ボイド）が発生し、このボイドに
より正電極側にヒロックが生ずるエレクトロマイグレー
ション（ＥＭ）等により左右されることは良く知られて
いる。従って、配線寿命を大きくするためには、ＥＭの
要因である電流密度を低下させる必要がある。

【００１８】この種のメモリ装置における具体例として
は、最小配線幅０．２８μｍをもつ製造プロセス（０．
２８μｍルール）によるメモリ装置において、メモリセ
ル列が５１２列以上配置された場合、４００ＭＨｚ以上
の周波数での動作ではダミーワード線の配線寿命が上記
規格を満足できないという計算例がある。

【００１９】さらに、今後ますます高速化、大容量化さ
れるメモリにおいてはダミービット線についても同様に
配線寿命が満足しなくなってくることは明確である。

【００２０】また、他のワード線やビット線について検
討すると、行アドレスの入力パタンによって選択される
確率が、「１／ワード線本数」となるワード線はダミー
ワード線に比べて動作率が小さく、ビット線はメモリセ
ル内で保持しているデータが’１’，’０’の２通りあ
ることからビット線の動作率は１／２の確率で動くもの
と考えられ配線寿命としての問題は小さい。

【００２１】一般に配線寿命をのばす方法としては、以
下の方法がある。

【００２２】１．ワード線、ビット線の配線幅を広げ
る。

【００２３】２．ワード線、ビット線の配線の容量負荷
を下げる。

【００２４】３．動作周波数を下げる。

【００２５】第１の方法では、配線幅が広がることによ
りメモリセルの面積増加、配線容量の増加によるスピー
ドの低下（劣化）が考えられる。特に、この種の大容量
メモリ装置においては、メモリセルが多数配置されるた
め、１つのメモリセルの面積増加は大きな面積の増加要
因となり得る。また、ダミーセルの配線幅のみを広げる
ことはダミーセル一列分の面積増加のみに押さえられる
が、通常のメモリセルとのワード線、ビット線の負荷依
存の整合性がとれなくなり、従来技術における最も優位
性のある特徴である適切なタイミングの発生が困難とな
る。

【００２６】第２の方法ではメモリセルの配列を分割す
ることにより実現可能であるが、分割によりメモリセル
以外の周辺回路が増加し、この増加によりこれも面積増
加の要因となる。

【００２７】また、第３の方法では、規定の動作周波数
スペックを意図的に低下させる必要があり、スピードが
低下する。結局、どの対処法もメモリのパフォーマンス
を落とすことになり、有効な対処法ではない。

【００２８】また他の問題点として、外部要因（電圧・
温度・製造プロセス等）の大幅な変化での使用により、
センスアンプ動作に要求される最適な活性化タイミング
が変化し、追従できないという点もある。

【００２９】従来技術では、メモリセルと構造を同一と
したダミーセルを用いており、ある程度の外部要因の変
化による最適タイミングの変化を吸収することは可能で
ある。例えば、電源電圧が１０％程度の変化では、特に
問題は無い。しかし、高速優先に電源電圧を高くして使
用するモードと、低電力優先で電源電圧を低くして使用
したモードが使用条件として有する場合は、どちらかの
要求されるタイミングの厳しい条件で固定ダミーセル２
１Ａの接続個数を設定しタイミングを合わせる必要があ
り、もう一方の条件では最適なタイミングからずれてし
まう。

【００３０】

【発明が解決しようとする課題】上述した従来のメモリ
装置は、ダミーワード線及びダミービット線は入力アド
レスとは無関係に、毎サイクル動作するために、メモリ
の動作周波数が高くなると結果的にこれらダミーワード
線及びダミービット線を流れる電流の電流密度が増大
し、ダミーワード線及びダミービット線の配線寿命が、
メモリ装置の信頼性規格から要求される配線寿命規格を
満足できなくなってしまうという欠点があった。

【００３１】本発明の目的は、ダミーセルにより適切な
センスアンプ活性化タイミング信号を発生するとともに
ダミーワード線及びダミービット線の配線寿命を延ばす
ことができる微細化プロセスによる大容量メモリ装置を
提供することにある。

【００３２】

【課題を解決するための手段】請求項１記載の発明のメ
モリ装置は、メモリセルを行及び列に配置したメモリセ
ルアレイと、各々が相補のダミービット線に接続し前記
メモリセルと同一のトランジスタ構造を有し予め定めた
個数が固定値を有する固定ダミーセルである前記メモリ
セルアレイの一列分と同数個のダミーセルを有するダミ
ーセル列と、前記メモリセルアレイのアクセスに連動し
て前記固定ダミーセルをアクセスするダミーワード線
と、前記ダミービット線に伝播し前記固定ダミーセルか
ら読出したダミービット線信号に基づくタイミングで他
の回路を制御するためのタイミング信号を発生するタイ
ミング回路とを備えるメモリ装置において、それぞれ前
記固定ダミーセル及び前記ダミービット線を有する少な
くとも２組の前記ダミーセル列である第１及び第２のダ
ミーセル列と、前記第１及び第２のダミーセル列の各々
の前記固定ダミーセルである第１及び第２の固定ダミー
セルをアクセスする第１及び第２のダミーワード線と、
前記第１及び第２のダミーワード線の選択を行うダミー
線選択手段とを備え、前記タイミング回路が、前記第１
及び第２のダミーセル列の各々の前記ダミービット線に
伝播したダミービット線信号にそれぞれ基づくタイミン
グで前記タイミング信号を発生することを特徴とするも
のである。

【００３３】また、請求項３記載の発明は、請求項１記
載のメモリ装置において、第１及び第２の固定値を持ち
前記第１及び第２のダミーワード線で独立にアクセスさ
れ前記相補のダミービット線の各々に前記第１及び第２
のダミーワード線によるアクセスで読み出した前記第１
及び第２の固定値対応の第１及び第２のダミービット線
信号を伝播させる２アクセス型の固定ダミーセルを備え
て構成されている。

【００３４】請求項４記載の発明のメモリ装置は、複数
のメモリセルによる行及び列を構成し列方向に第１の数
の前記メモリセルを配置して成るメモリセルアレイと、
前記メモリセルの各々に接続され行アドレスを選択する
ワード線と、前記メモリセルの各々に接続され前記メモ
リセルの相補のデータをそれぞれ伝播する相補のビット
線対と、センスアンプを備え前記ビット線対に伝播した
データを読み出しデータバスに出力する読出回路とを備
えるメモリ装置において、前記メモリセルと同一構成の
前記第１の数より少ない第２の数の第１のダミーセルと
セル内部の記憶データが固定され前記第１の数から前記
第２の数を減算した第３の数の第１の固定ダミーセルと
から成る第１のダミーセル列と、前記メモリセルと同一
構成の前記第２の数の第２のダミーセルとセル内部の記
憶データが固定され前記第３の数の第２の固定ダミーセ
ルとから成る第２のダミーセル列と、前記第１のダミー
セル及び第１の固定ダミーセルに接続される第１の相補
のダミービット線対と、前記第２のダミーセル及び第２
の固定ダミーセルに接続される第２の相補のダミービッ
ト線対と、前記第１及び第２の固定ダミーセルにそれぞ
れ接続される第１及び第２のダミーワード線と、行デコ
ード出力に応じて前記ワード線を駆動するためのワード
線駆動回路と、前記第１及び第２のダミーワード線の各
々に接続しこれら第１及び第２のダミーワード線のいず
れか１つを選択して前記第１及び第２の固定ダミーセル
の動作を制御するダミーセル制御回路と、前記第１及び
第２のダミービット線対の各々の一方とそれぞれ接続し
前記第１及び第２のダミービット線対のいずれか一方の
動作に応じて前記センスアンプの動作タイミングを制御
するタイミング信号を生成するタイミング回路とを備え
て構成されている。

【００３５】また、請求項５記載の発明は、請求項４記
載のメモリ装置において、前記ダミーセル制御回路が、
前記メモリセルのアクセスに連動するクロック信号の入
力を受け前記ダミーワード線選択用の選択信号を出力す
るトグル動作のフリップフロップと、前記選択信号を反
転し反転選択信号を出力するインバータと、前記選択信
号と前記クロック信号とのＮＡＮＤ論理をとり前記第１
のダミーワード線を選択する第１のＮＡＮＤ回路と、前
記第１のＮＡＮＤ回路の出力の供給に応答して前記第１
のダミーワード線を駆動する第１のダミーワードドライ
バと、前記反転選択信号と前記クロック信号とのＮＡＮ
Ｄ論理をとり前記第２のダミーワード線を選択する第２
のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力の供
給に応答して前記第２のダミーワード線を駆動する第２
のダミーワードドライバとを備えて構成されている。

【００３６】また、請求項６記載の発明は、請求項４記
載のメモリ装置において、前記ダミーセル制御回路が、
前記メモリセルのアクセスに連動するクロック信号の入
力を受けこのクロック信号のサイクル毎に前記第１及び
第２のダミーワード線の各々を選択する第１及び第２の
選択信号を順次活性化するシフトレジスタと、前記第１
の選択信号と前記クロック信号とのＮＡＮＤ論理をとり
前記第１のダミーワード線を選択する第１のＮＡＮＤ回
路と、前記第１のＮＡＮＤ回路の出力の供給に応答して
前記第１のダミーワード線を駆動する第１のダミーワー
ドドライバと、前記第２の選択信号と前記クロック信号
とのＮＡＮＤ論理をとり前記第２のダミーワード線を選
択する第２のＮＡＮＤ回路と、前記第２のＮＡＮＤ回路
の出力の供給に応答して前記第２のダミーワード線を駆
動する第２のダミーワードドライバとを備えて構成され
ている。

【００３７】請求項７記載の発明のメモリ装置は、複数
のメモリセルによる行及び列を構成し列方向に第１の数
の前記メモリセルを配置して成るメモリセルアレイと、
前記メモリセルの各々に接続され行アドレスを選択する
ワード線と、前記メモリセルの各々に接続され前記メモ
リセルの相補のデータをそれぞれ伝播する相補のビット
線対と、センスアンプを備え前記ビット線対に伝播した
データを読み出しデータバスに出力する読出回路とを備
えるメモリ装置において、前記メモリセルと同一構成の
前記第１の数より少ない第２の数のダミーセルと、セル
内部の第１及び第２の記憶データが固定され前記第１の
数から前記第２の数を減算した第３の数の固定ダミーセ
ルとから成るダミーセル列と、前記ダミーセル及び前記
固定ダミーセルに接続される相補のダミービット線対
と、前記固定ダミーセルの各々に接続され前記第１の固
定データを前記ダミービット線対の一方に読出すための
第１のダミーワード線及び前記第２の固定データを前記
ダミービット線対の他方に読出すための第２のダミーワ
ード線と、行デコード出力に応じて前記ワード線を駆動
するためのワード線駆動回路と、前記第１及び第２のダ
ミーワード線の各々に接続しこれら第１及び第２のダミ
ーワード線のいずれか１つを選択して前記固定ダミーセ
ルの動作を制御するダミーセル制御回路と、前記ダミー
ビット線対の各々をそれぞれ接続し前記ダミービット線
対の一方と他方のいずれかの動作に応じて前記センスア
ンプの動作タイミングを制御するタイミング信号を生成
するタイミング回路とを備えて構成されている。

【００３８】請求項８記載の発明のメモリ装置は、複数
のメモリセルによる行及び列を構成し列方向に第１の数
の前記メモリセルを配置して成るメモリセルアレイと、
前記メモリセルの各々に接続され行アドレスを選択する
ワード線と、前記メモリセルの各々に接続され前記メモ
リセルの相補のデータをそれぞれ伝播する相補のビット
線対と、センスアンプを備え前記ビット線対に伝播した
データを読み出しデータバスに出力する読出回路とを備
えるメモリ装置において、前記メモリセルと同一構成の
第２の数のダミーセルとセル内部の記憶データが固定さ
れた第３の数の第１の固定ダミーセルと第４の数の第２
の固定ダミーセルとから成るダミーセル列と、前記ダミ
ーセル及び前記第１及び第２の固定ダミーセルに接続さ
れる相補のダミービット線対と、前記第１及び第２の固
定ダミーセルにそれぞれ接続される第１及び第２のダミ
ーワード線と、行デコード出力に応じて前記ワード線を
駆動するためのワード線駆動回路と、前記第１及び第２
のダミーワード線の各々に接続し前記第１のダミーワー
ド線を常時選択して前記第１の固定ダミーセルを読出し
電源電圧が予め定めた値を超えると前記第１の固定ダミ
ーセルに加えて前記第２のダミーワード線を選択して前
記第２の固定ダミーセルをさらに読出すよう制御するダ
ミーセル制御回路と、前記第１及び第２のダミービット
線対の各々の一方とそれぞれ接続し前記第１及び第２の
ダミービット線対のいずれか一方の動作に応じて前記セ
ンスアンプの動作タイミングを制御するタイミング信号
を生成するタイミング回路とを備えて構成されている。

【００３９】また、請求項９記載の発明は、請求項８記
載のメモリ装置において、前記前記ダミーセル制御回路
が、電源電圧を監視し電源電圧が予め設定した電圧以上
になると電源電圧感知信号を出力する電源電圧感知回路
を備えて構成されている。

【００４０】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００４１】本実施の形態のメモリ装置は、メモリセル
を行及び列に配置したメモリセルアレイと、各々が相補
のダミービット線に接続し上記メモリセルと同一のトラ
ンジスタ構造を有し予め定めた個数が固定値を有する固
定ダミーセルである上記メモリセルアレイの一列分と同
数個のダミーセルを有するダミーセル列と、上記メモリ
セルアレイのアクセスに連動して上記固定ダミーセルを
アクセスするダミーワード線と、上記ダミービット線に
伝播し上記固定ダミーセルから読出したダミービット線
信号に基づくタイミングで他の回路を制御するためのタ
イミング信号を発生するタイミング回路とを備えるメモ
リ装置において、それぞれ上記固定ダミーセル及び上記
ダミービット線を有する少なくとも２組の上記ダミーセ
ル列である第１及び第２のダミーセル列と、上記第１及
び第２のダミーセル列の各々の上記固定ダミーセルであ
る第１及び第２の固定ダミーセルをアクセスする第１及
び第２のダミーワード線と、上記第１及び第２のダミー
ワード線の選択を行うダミー線選択手段とを備え、上記
タイミング回路が、上記第１及び第２のダミーセル列の
各々の上記ダミービット線に伝播したダミービット線信
号にそれぞれ基づくタイミングで上記タイミング信号を
発生することにより、これら２組のダミーワード線とダ
ミービット線がクロック信号のサイクル毎に交互に動作
することにより、これらダミーワード線及びダミービッ
ト線の動作率が従来の動作率の半分となり、配線幅を変
更したり動作周波数を下げることなく配線寿命を確保す
ることことを特徴とするものである。

【００４２】次に、本発明の第１の実施の形態を回路の
一部をブロックで表した回路図で示す図１を参照する
と、この図に示す本実施の形態のメモリ装置は、従来と
共通の構成要素である行、列を構成する複数のメモリセ
ル１と、メモリセル１の各々に接続され行アドレスを選
択するワード線２と、メモリセル１の各々に接続されメ
モリセル１の相補のデータをそれぞれ伝播する相補のビ
ット線対であるビット線３，４と、ビット線３，４の各
々に対してプリチャージを行うＰチャネル型のトランジ
スタＰ１と、センスアンプを備えビット線３，４に伝播
したデータを読み出しデータバス（図示省略）に出力す
る読出回路６と、メモリセル１と同一構成の複数のダミ
ーセル１１Ａと、メモリセル内部の記憶データが固定さ
れた複数の固定ダミーセル２１Ａと、それらダミーセル
１１Ａ，２１Ａに接続される相補のダミービット線１３
Ａ，１４Ａと、複数の固定ダミーセル２１Ａに接続され
るダミーワード線１２Ａと、行デコード出力に応じてワ
ード線２を駆動するためのワード線駆動回路を構成する
ＮＡＮＤ回路７とワードドライバ８とに加えて、第２の
ダミーセル列を構成する複数のダミーセル１１Ｂと、メ
モリセル内部の記憶データが固定された複数の固定ダミ
ーセル２１Ｂと、それらダミーセル１１Ｂ，２１Ｂに接
続される相補のダミービット線１３Ｂ，１４Ｂと、複数
の固定ダミーセル２１Ｂに接続される第２のダミーワー
ド線１２Ｂと、ダミーワード線１２Ａ，１２Ｂに接続し
これらダミーワード線１２Ａ，１２Ｂのいずれか１つを
選択して固定ダミーセル２１Ａ，２１Ｂの動作を制御す
るダミーセル制御回路９と、ダミービット線１３Ａ及び
１３Ｂと接続しこれらダミービット線１３Ａ及び１３Ｂ
のいずれか一方の動作に応じてタイミング信号を生成す
るタイミング回路５Ａとを備える。

【００４３】ダミーセル１１Ａと固定ダミーセル２１Ａ
は第１のダミーセル列を構成し、ダミーセル１１Ｂと固
定ダミーセル２１Ｂは第２のダミーセル列を構成する。
また、各ダミーセル列のダミーセル１１Ａと固定ダミー
セル２１Ａ、及びダミーセル１１Ｂと固定ダミーセル２
１Ｂとのそれぞれの合計個数はメモリセルの列内のセル
数と同一数である。また、ダミーセル１１Ａ，１１Ｂの
ワード線は接地され従って不活性状態となっている。

【００４４】また、それぞれのダミーセル列に接続され
る複数の固定ダミーセル２１Ａ，２１Ｂの各々の個数は
同一であり、ダミービット線１３Ａ，１３Ｂへの各々の
伝播スピードは同等となる。

【００４５】タイミング回路５Ａは、上述のように、ダ
ミービット線１３Ａ及び１３Ｂの信号ＢＢのいずれか一
方の動作、すなわち、これらダミービット線１３Ａの信
号ＢＡ及び１３Ｂの信号ＢＢのいずれか一方の電位の低
下に応じてタイミング信号ｔｓを発生するものであり、
この種の回路は、例えば、単純なＮＯＲ論理で構成する
周知の回路で実現することができる。

【００４６】ダミーセル制御回路９は、メモリセル１の
アクセスに連動するクロックＣＫの入力を受けダミーワ
ード線選択用の選択信号Ｆを出力するトグル動作のＦ／
Ｆ９１と、選択信号Ｆを反転し反転選択信号ＢＦを出力
するインバータ９２と、選択信号ＦとクロックＣＫとの
ＮＡＮＤ論理をとり第１のダミーワード線１２Ａを選択
するＮＡＮＤ回路９７Ａと、ＮＡＮＤ回路９７Ａの出力
の供給に応答してダミーワード線１２Ａを駆動するダミ
ーワードドライバ９８Ａと、反転選択信号ＢＦとクロッ
クＣＫとのＮＡＮＤ論理をとり第２のダミーワード線１
２Ｂを選択するＮＡＮＤ回路９７Ｂと、ＮＡＮＤ回路９
７Ｂの出力の供給に応答してダミーワード線１２Ｂを駆
動するダミーワードドライバ９８Ｂとを備える。

【００４７】次に、図１及び各部波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、まず、初期条件としてダミーセル制御回路９の
Ｆ／Ｆ９１の出力である選択信号Ｆのレベルは１、従っ
てインバータ９２の出力である反転選択信号ＢＦのレベ
ル（値）は０であるとする。また、ここでは、説明の便
宜上固定ダミーセル２１Ａの固定値を１とする。また、
以下の説明では、相補のダミービット線１３Ａ，１４
Ａ、及びダミービット線１３Ｂ，１４Ｂ等のうち代表し
てダミービット線１３Ａ，１３Ｂについてのみ説明す
る。

【００４８】まず、メモリセル１のアクセスに連動した
クロックＣＫがタイミングｔ０で立ち上がると、行デコ
ード出力ＤＲで選択されたいずれかのワード線２とダミ
ーワード線１２Ａが下記のようにタイミングｔ１で立ち
上がる。ワード線は選択されたメモリセル１のアクセス
用のトランジスタ（図示省略）を活性化しメモリセル１
で記憶しているデータをビット線３，４に伝播する。

【００４９】ダミーセル制御回路９にクロックＣＫが入
力すると、Ｆ／Ｆ９１は、クロックの立ち上がり（タイ
ミングｔ０）では出力の選択信号Ｆのレベルは変化せず
１を保持する。ＮＡＮＤ回路９７Ａは、クロックＣＫの
立ち上がりと選択信号ＦとのＮＡＮＤ論理をとり、出力
レベル０をワードドライバ９８Ａに供給する。インバー
タ論理で構成されているダミーワードドライバ９８Ａは
ＮＡＮＤ回路９７Ａの選択出力値０を反転し出力のダミ
ーワード線信号ＷＡとしてレベル１をダミーワード線１
２Ａに供給する（タイミングｔ１）。以上の動作をダミ
ーワード線１２Ａを立ち上げると表現する。すなわち、
タイミングｔ１でＮＡＮＤ回路９７Ａ，ダミーワードド
ライバ９８Ａは、ダミーワード線１２Ａを立ち上げダミ
ーワード線信号ＷＡのレベルを１とする。ダミーワード
線信号ＷＡは、第１のダミーセル列の固定ダミーセル２
１Ａを活性化させ、この固定ダミーセル２１Ａに設定さ
れた固定値がダミービット線１３Ａに伝播し、ダミービ
ット線信号ＢＡとしてタイミング回路５Ａに供給する
（タイミングｔ２）。

【００５０】上述のように、固定ダミーセル２１Ａの固
定値は１であるので、ダミービット線信号ＢＡのレベル
は０となる。一方、ダミービット線１３Ｂのダミービッ
ト線信号ＢＢは、プリチャージ状態のレベル、すなわち
１を保持している。タイミング回路５Ａは、ダミービッ
ト線信号ＢＡとダミービット線信号ＢＢとのＮＯＲ論理
をとり、その結果を反転してタイミング信号ｔｓを生成
する。すなわち、ダミービット線信号ＢＡの供給に応答
してタイミング信号ｔｓを立ち上げ、そのレベルを１と
する（タイミングｔ３）。読出回路６のセンスアンプ
は、タイミング信号ｔｓのレベル１の供給に応答して活
性化する。

【００５１】次にタイミングｔ４で、Ｆ／Ｆ９１は、ク
ロックＣＫの立ち下がりに応答して出力の選択信号Ｆが
反転しそのレベルを０に立ち下げる。反転選択信号ＢＦ
も反転しレベルを１とする。

【００５２】これら選択信号Ｆ及び反転選択信号ＢＦの
反転により選択対象のダミーワード線が第２のダミーワ
ード線１２Ｂに変わる。次のクロックＣＫの立ち上がり
であるタイミングｔ５を待って、ダミーワード線１２Ｂ
が立ち上がり、ダミーワード線信号ＷＢのレベルが１と
なる（タイミングｔ６）。前のクロックＣＫの立ち下が
りタイミングｔ４によって、このクロックＣＫの立ち下
がりに基づきトグル変化を行い、反転選択信号ＢＦを確
定することで、タイミングｔ５で立ち上がるクロックＣ
Ｋに対して十分なセットアップタイムをもつ。その後、
タイミングｔ７，ｔ８と前サイクルのダミービット線１
２Ａの動作タイミングｔ２，ｔ３と同様の動作を行い、
第２のダミーセル列の固定ダミーセル２１Ｂが読み出さ
れ対応するダミービット線信号ＢＢの伝播によりタイミ
ング信号ｔｓを発生する。１サイクル目にはダミービッ
ト線１３Ａのダミービット線信号ＢＡのレベルの結果が
反映し、２サイクル目にはダミービット線１３Ｂのダミ
ービット線信号ＢＢのレベルの結果が反映することによ
り、従来技術で発生されるタイミング信号と同様な波形
で発生し、適切なタイミングを読出回路６に与える。

【００５３】このように、２組のダミーワード線とダミ
ービット線がクロックＣＫのサイクル毎に交互に動作す
ることにより、これらダミーワード線及びダミービット
線の動作率が従来の動作率の半分となり、配線幅を変更
したり動作周波数を下げることなく配線寿命を確保する
ことが可能となる。

【００５４】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路の一部をブロックで表した回路図で示す図３を参
照すると、この図に示す本実施の形態の前述の第１の実
施の形態との相違点は、それぞれダミーセル１１Ａ，Ｂ
と固定ダミーセル２１Ａ，Ｂから成る第１及び第２のダ
ミーセル列に加えてダミーセル１１Ｃと固定ダミーセル
２１Ｃから成る第３のダミーセル列を備え、これに伴い
ダミーワード線１２Ａ，Ｂに加えてダミーワード線１２
Ｃが付加され、タイミング回路５Ａの代わりにダミービ
ット線１３Ａ，１３Ｂ，１３Ｃの各々に対応するダミー
ビット線信号ＢＡ，ＢＢ，ＢＣのいずれか１つのレベル
遷移に応答してタイミング信号を生成するタイミング回
路５Ｂと、ダミーセル制御回路９の代わりにダミーワー
ド線Ａ，Ｂ，Ｃに接続して順次切り替えるよう制御する
ダミーセル制御回路９Ａとを備えることである。

【００５５】タイミング回路５Ｂは、ダミービット線信
号ＢＡ，ＢＢ，ＢＣの３入力ＮＯＲ論理をとり、その結
果を反転することにより、タイミング信号ｔｓを生成す
る。

【００５６】ダミーセル制御回路９Ａは、Ｆ／Ｆ９１及
びインバータ９２の代わりにクロックＣＫのサイクル毎
にダミーワード線１２Ａ，Ｂ，Ｃの各々を選択する選択
信号ＦＡ，ＦＢ，ＦＣを順次活性化するシフトレジスタ
９３と、ダミーワード線１２Ａ，Ｂ対応のＮＡＮＤ回路
９７Ａ，９７Ｂ及びダミーワードドライバ９８Ａ，９８
Ｂに加えてダミーワード線１２Ｃ対応のＮＡＮＤ回路９
７Ｃ及びダミーワードドライバ９８Ｃとを備える。

【００５７】図３及び各部波形をタイムチャートで示す
図２を参照して本実施の形態の動作について説明する
と、メモリ装置に連続したクロックＣＫが入力したと
き、シフトレジスタ９３の出力である選択信号ＦＡ，Ｆ
Ｂ，ＦＣは、クロックＣＫの立ち下がりに応答して順次
シフトする。ここでは、説明の便宜上初期選択状態、す
なわち、タイミングｔ０でのレベル１の選択信号を選択
信号ＦＡとする。まず、クロックＣＫの上がり（タイミ
ングｔ０）では出力の選択信号ＦＡのレベルは１、選択
信号ＦＢ，ＦＣの各々レベルは０を保持する。このタイ
ミングｔ０において、ＮＡＮＤ回路９７Ａは、クロック
ＣＫの立ち上がりと選択信号ＦＡとのＮＡＮＤをとりダ
ミーワードドライバ９８Ａを経由して、タイミングｔ１
で、ダミーワード線１２Ａのダミーワード線信号ＷＡを
立ち上がらせる。ダミーワード線信号ＷＡは、固定ダミ
ーセル２１Ａを活性化させ、ダミービット線１３Ａにダ
ミービット線信号ＢＡを伝播させこのダミービット線信
号ＢＡをタイミング回路５Ｂに供給し、タイミングｔ２
で、タイミング信号ｔｓを立ち上げる。

【００５８】次に、タイミングｔ３でクロックＣＫの立
ち下がりに応答してシフトレジスタ９３の出力が選択信
号ＦＡから選択信号ＦＢに移行し、ダミーワード線１２
Ｂの選択状態となる。

【００５９】その後タイミングｔ４にてクロックＣＫが
立ち上がると、ダミーワード線１２Ｂが立ち上がり、ダ
ミーワード線信号ＷＢが１となる（タイミングｔ５）。
その結果は１サイクル目のダミーセル１１Ａの動作と同
じ振る舞いをし、タイミング信号ｔｓをタイミングｔ６
にて発生する。

【００６０】次にタイミングｔ７でクロックＣＫの立ち
下がりに応答してシフトレジスタ９３の出力が選択信号
ＦＢから選択信号ＦＣに移行し、ダミーワード線１２Ｃ
の選択状態となる。上記と同様、ダミーワード線信号Ｗ
Ｃが１となり（タイミングｔ８）、以下、１サイクル目
のダミーセル１１Ａの動作と同じ振る舞いをし、タイミ
ング信号ｔｓをタイミングｔ９にて発生する。

【００６１】タイミングｔ０，ｔ４，ｔ７のクロックＣ
Ｋの３サイクルにおいて、３本のダミーワード線１２
Ａ，１２Ｂ，１２Ｃを選択した後は、タイミングｔ１０
のクロックの立ち下がりをもって、ダミーワード線１２
Ａの選択状態にもどり、１サイクル目と同じ振る舞いを
行う。

【００６２】以上のように、３列のダミーセルが順番に
動作を行うことにより、各々のダミーワード線、ダミー
ビット線の動作率は従来の１／３にまで削減することで
配線寿命の延長のためにはより効果を上げることが可能
となる。

【００６３】また、ダミーセル列及びダミーワード線の
組をさらに増加し、それぞれのダミーワード線の動作率
を低減することも可能である。

【００６４】また、本実施の形態では、複数列のダミー
セルを制御するのにシフトレジスタを用いることを説明
したが、シフトレジスタの代わりにバイナリーカウンタ
＋デコーダを用いて制御することも可能である。

【００６５】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路の一部をブロックで表した回路図で示す図５を参
照すると、この図に示す本実施の形態の前述の第１の実
施の形態との相違点は、２列のダミーセル列のダミーセ
ル１１Ａ，１１Ｂと固定ダミーセル２１Ａ，２１Ｂの代
わりに１列のダミーセル列のダミーセル１１Ａ及びダミ
ーワード線１２Ａ，１２Ｂの両方に接続し各々のアクセ
スに対し独立の固定値をダミービット線信号として出力
する複数の固定ダミーセル３１Ａと、タイミング回路５
Ａの代わりにダミービット線１３Ａ，１４Ａの各々のダ
ミービット線信号ＢＡ，ＣＡのいずれか一方の入力によ
りタイミング信号ｔｓを発生するタイミング回路５Ｃと
を備え、ダミーセルの列を増加しないでダミーワード線
１２Ａ，１２Ｂ及びダミービット線を分割してダミーワ
ード線１２Ａ，１２Ｂ及び対応するダミービット線１３
Ａ，１４Ａを交互に選択することである。

【００６６】固定ダミーセル３１Ａの構成の一例を回路
図で示す図６を参照すると、この固定ダミーセル３１Ａ
は、ゲートがダミーワード線１２Ｂにドレインがダミー
ビット線１３Ａにそれぞれ接続されるアクセス用のトラ
ンジスタＮ３１と、ゲートがダミーワード線１２Ａにド
レインがダミービット線１４Ａにそれぞれ接続されるア
クセス用のトランジスタＮ３２と、ドレインがトランジ
スタＮ３１のソースにゲートが電源ＶＤにソースが接地
にそれぞれ接続されたトランジスタＮ３３と、ドレイン
がトランジスタＮ３２のソースにゲートが電源ＶＤにソ
ースが接地にそれぞれ接続されたトランジスタＮ３４と
を備える。トランジスタＮ３３のドレインは抵抗Ｒ３１
を介して電源ＶＤに接続され、トランジスタＮ３４のド
レインは抵抗Ｒ３２を介して電源ＶＤに接続される。

【００６７】次に、図６を参照して、固定ダミーセル３
１Ａの動作について説明すると、トランジスタＮ３３，
Ｎ３４は、共にゲートが電源ＶＤにクランプされ、各々
のドレインである記憶ノードＳ３１，Ｓ３２は共に’
０’を記憶する。ダミービット線１３Ａ，１４Ａへの信
号の伝播特性はトランジスタＮ３１，Ｎ３３及びトラン
ジスタＮ３２，Ｎ３４を電流経路として持つことで、通
常のダミーセル１１Ａ等と同様の特性をもつ。

【００６８】このような固定ダミーセル３１Ａの各々
に、２本のダミーワード線１２Ａ，１２Ｂをそれぞれ接
続し、ダミービット線１３Ａ，１４Ｂの各々を動作させ
てダミービット線信号ＢＡ，ＣＡを伝播させ、タイミン
グ回路５Ｃがこれらダミービット線信号ＢＡ，ＣＡのい
ずれか一方のレベル０に応じてタイミング信号ｔｓを発
生することにより、第１の実施の形態と同等の動作を行
う。

【００６９】従って、本実施の形態では、面積を増加さ
せることなく第１の実施の形態と同様に配線寿命を延長
する効果がある。

【００７０】次に、本発明の第４実施の形態を図１と共
通の構成要素には共通の参照文字／数字を付して同様に
回路の一部をブロックで表した回路図で示す図７を参照
すると、この図に示す本実施の形態の前述の第１の実施
の形態との相違点は、複数の固定ダミーセル２１Ａの代
わりに電源電圧によりダミービット線信号ＢＤの発生タ
イミングが異なる２組の固定ダミーセル２１Ｄ，２１Ｅ
と、これら固定ダミーセル２１Ｄ，２１Ｅの各々を選択
する２組のダミーワード線１２Ｄ，１２Ｅと、ダミーセ
ル制御回路９の代わりにダミーワード線１２Ｄを常時選
択すると共に、電源電圧が予め設定した電圧以上になる
とダミーワード線１２Ｅをさらに選択するよう制御する
ダミーセル制御回路９Ｂと、ダミーセル１１Ａ，１１Ｂ
の代わりにダミーセル１１Ｄとを備えることである。

【００７１】ダミーセル制御回路９Ｂは、電源電圧を監
視し電源電圧が予め設定した電圧以上になるとレベル１
の電源電圧感知信号を出力する電源電圧感知回路９４
と、ダミーワード線１２Ｄ，Ｅ対応のＮＡＮＤ回路９７
Ｄ，９７Ｅ及びダミーワードドライバ９８Ｄ，９８Ｅを
備える。ＮＡＮＤ回路９７Ｄの一方の入力は電源ＶＤに
接続し他方の入力はクロックＣＫのの供給を受け、ＮＡ
ＮＤ回路９７Ｅの一方の入力は電源電圧感知回路９４の
出力に接続して電源電圧感知信号の供給を受け他方の入
力はクロックＣＫの供給を受ける。

【００７２】電源電圧感知回路９４は、例えば、基準レ
ベルを与えたコンパレータの使用により構成することが
可能であり、周知の回路であるため詳細は省略する。

【００７３】本実施の形態は、配線寿命とは特に関係な
いが、従来技術におけるもう１つの解決対象課題であっ
た電源電圧の大幅な変化によるセンスアンプ活性化タイ
ミングの変化を解決することを目的とするものである。
すなわち、高電圧でのタイミング信号発生タイミングと
低電圧でのタイミング信号発生タイミングを切り替え、
どちらの場合でも最適なタイミング信号発生タイミング
を得る。

【００７４】図７を参照して本実施の形態の動作につい
て第１の実施の形態との相違点を重点的に説明すると、
まず、説明の便宜上、低電圧条件では固定ダミーセル２
１Ｄの３個の縦続（直列）接続、高電圧条件では、固定
ダミーセル２１Ｄ３個＋固定ダミーセル２１Ｅの１個の
縦続接続でそれぞれ最適のタイミングでタイミング信号
ｔｓを発生するものとする。

【００７５】電源電圧が低電圧のとき、電源電圧感知回
路９４はレベル０を出力し、ＮＡＮＤ回路９７Ｄの一方
の入力が電源電圧ＶＤに常時クランプされているので、
従って、ＮＡＮＤ回路９７Ｄ，ワードドライバ９８Ｄに
よりダミーワード線１２Ｄのみが選択され、ダミーワー
ド線信号ＷＤを固定ダミーセル２１Ｄに供給する。３個
のダミーセル２１Ｄはダミーワード線信号ＷＤの供給に
応じて活性化してダミービット線１３Ｄにダミービット
線信号ＢＤを伝播する。タイミング回路５Ａはダミービ
ット線１３Ｄに接続され、ダミービット線信号ＢＤのレ
ベル０への遷移に応じて低電圧条件で設定した最適タイ
ミングでタイミング信号ｔｓを発生する。

【００７６】次に、電源電圧が高電圧になると、電源電
圧感知回路９４はレベル１を出力し、ＮＡＮＤ回路９７
Ｅ，ワードドライバ９８Ｅを介してダミーワード線１２
Ｅを選択し、ダミーワード線信号ＷＥをダミーセル２１
Ｅに供給する。その結果、低電圧条件で既に活性化して
いる３個の固定ダミーセル２１Ｄに加えて、固定ダミー
セル２１Ｅが活性化され、この結果ダミービット線信号
ＢＤの伝播タイミングが変化し、タイミング回路５Ａ
は、高電圧条件で設定した最適タイミングでタイミング
信号ｔｓを発生する。

【００７７】これにより、低電圧時、高電圧時のどちら
の使用条件に関しても適切なタイミング信号を発生する
ことができる。

【００７８】

【発明の効果】以上説明したように、本発明のメモリ装
置は、それぞれ固定ダミーセル及びダミービット線を有
する少なくとも２組のダミーセル列である第１及び第２
のダミーセル列と、上記第１及び第２のダミーセル列の
各々の第１及び第２の固定ダミーセルをアクセスする第
１及び第２のダミーワード線と、上記第１及び第２のダ
ミーワード線の選択を行うダミー線選択手段とを備え、
上記タイミング回路が、上記第１及び第２のダミーセル
列の各々の上記ダミービット線に伝播したダミービット
線信号にそれぞれ基づくタイミングで上記タイミング信
号を発生するので、これら第１及び第２のダミーワード
線とダミービット線がクロックのサイクル毎に順次動作
することにより、これらダミーワード線及びダミービッ
ト線の動作率が上記複数分の１となり、配線幅を変更し
たり動作周波数を下げることなく配線寿命を確保するこ
とが可能となるという効果がある。

【００７９】また、第４の実施の形態では、低電圧及び
高電圧の２つの使用電圧条件の場合、個々の電圧条件に
対しそれぞれ最適のタイミングでタイミング信号を発生
できるという効果がある。

【図面の簡単な説明】

【図１】本発明のメモリ装置の第１の実施の形態を示す
回路の１部をブロックで表した回路図である。

【図２】本実施の形態のメモリ装置における動作の一例
を示すタイムチャートである。

【図３】本発明のメモリ装置の第２の実施の形態を示す
回路の１部をブロックで表した回路図である。

【図４】本実施の形態のメモリ装置における動作の一例
を示すタイムチャートである。

【図５】本発明のメモリ装置の第３の実施の形態を示す
回路の１部をブロックで表した回路図である。

【図６】図５に示した固定ダミーメモリセルの構成の一
例を示す回路図である。

【図７】本発明のメモリ装置の第４の実施の形態を示す
回路の１部をブロックで表した回路図である。

【図８】従来のメモリ装置の一例を示す回路の１部をブ
ロックで表した回路図である。

【図９】固定ダミーメモリセルの構成の一例を示す回路
図である。

【図１０】従来のメモリ装置における動作の一例を示す
タイムチャートである。

【符号の説明】

１メモリセル２ワード線３，４ビット線５，５Ａ，５Ｂタイミング回路６読出回路７，９７Ａ，９７Ｂ，９７Ｃ，９７Ｄ，９７ＥＮＡ
ＮＤ回路８ワードドライバ９，９Ａ，９Ｂダミーセル制御回路１１Ａ，１１Ｂ，１１Ｃ，１１Ｄダミーセル１２Ａ，１２Ｂ，１２Ｃダミーワード線１３Ａ，１３Ｂ，１３Ｃ，１４Ａ，１４Ｂ，１４Ｃ
ダミービット線２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，３１Ａ
固定ダミーセル９１Ｆ／Ｆ９２インバータ９３シフトレジスタ９４電源電圧感知回路９８Ａ，９８Ｂ，９８Ｃ，９８Ｄ，９８Ｅダミーワ
ードドライバＰ１，Ｎ２１、Ｎ２２，Ｎ２３，Ｎ２４，Ｎ３１，Ｎ３
２，Ｎ３３，Ｎ３４トランジスタＳ２１，Ｓ２２，Ｓ３１，Ｓ３２記憶ノード

Claims

【特許請求の範囲】

【請求項１】メモリセルを行及び列に配置したメモリ
セルアレイと、各々が相補のダミービット線に接続し前
記メモリセルと同一のトランジスタ構造を有し予め定め
た個数が固定値を有する固定ダミーセルである前記メモ
リセルアレイの一列分と同数個のダミーセルを有するダ
ミーセル列と、前記メモリセルアレイのアクセスに連動
して前記固定ダミーセルをアクセスするダミーワード線
と、前記ダミービット線に伝播し前記固定ダミーセルか
ら読出したダミービット線信号に基づくタイミングで他
の回路を制御するためのタイミング信号を発生するタイ
ミング回路とを備えるメモリ装置において、それぞれ前記固定ダミーセル及び前記ダミービット線を
有する少なくとも２組の前記ダミーセル列である第１及
び第２のダミーセル列と、前記第１及び第２のダミーセル列の各々の前記固定ダミ
ーセルである第１及び第２の固定ダミーセルをアクセス
する第１及び第２のダミーワード線と、前記第１及び第２のダミーワード線の選択を行うダミー
線選択手段とを備え、前記タイミング回路が、前記第１
及び第２のダミーセル列の各々の前記ダミービット線に
伝播したダミービット線信号にそれぞれ基づくタイミン
グで前記タイミング信号を発生することを特徴とするメ
モリ装置。
【請求項２】前記第１及び第２のダミーワード線でそ
れぞれアクセスされ各々の前記相補のダミービット線の
一方に前記ダミービット線信号をそれぞれ伝播させる第
１及び第２の固定ダミーセルをそれぞれ有する第１及び
第２の前記ダミーセル列を備えることを特徴とする請求
項１記載のメモリ装置。
【請求項３】第１及び第２の固定値を持ち前記第１及
び第２のダミーワード線で独立にアクセスされ前記相補
のダミービット線の各々に前記第１及び第２のダミーワ
ード線によるアクセスで読み出した前記第１及び第２の
固定値対応の第１及び第２のダミービット線信号を伝播
させる２アクセス型の固定ダミーセルを備えることを特
徴とする請求項１記載のメモリ装置。
【請求項４】複数のメモリセルによる行及び列を構成
し列方向に第１の数の前記メモリセルを配置して成るメ
モリセルアレイと、前記メモリセルの各々に接続され行
アドレスを選択するワード線と、前記メモリセルの各々
に接続され前記メモリセルの相補のデータをそれぞれ伝
播する相補のビット線対と、センスアンプを備え前記ビ
ット線対に伝播したデータを読み出しデータバスに出力
する読出回路とを備えるメモリ装置において、前記メモリセルと同一構成の前記第１の数より少ない第
２の数の第１のダミーセルとセル内部の記憶データが固
定され前記第１の数から前記第２の数を減算した第３の
数の第１の固定ダミーセルとから成る第１のダミーセル
列と、前記メモリセルと同一構成の前記第２の数の第２のダミ
ーセルとセル内部の記憶データが固定され前記第３の数
の第２の固定ダミーセルとから成る第２のダミーセル列
と、前記第１のダミーセル及び第１の固定ダミーセルに接続
される第１の相補のダミービット線対と、前記第２のダミーセル及び第２の固定ダミーセルに接続
される第２の相補のダミービット線対と、前記第１及び第２の固定ダミーセルにそれぞれ接続され
る第１及び第２のダミーワード線と、行デコード出力に応じて前記ワード線を駆動するための
ワード線駆動回路と、前記第１及び第２のダミーワード
線の各々に接続しこれら第１及び第２のダミーワード線
のいずれか１つを選択して前記第１及び第２の固定ダミ
ーセルの動作を制御するダミーセル制御回路と、前記第１及び第２のダミービット線対の各々の一方とそ
れぞれ接続し前記第１及び第２のダミービット線対のい
ずれか一方の動作に応じて前記センスアンプの動作タイ
ミングを制御するタイミング信号を生成するタイミング
回路とを備えることを特徴とするメモリ装置。
【請求項５】前記ダミーセル制御回路が、前記メモリ
セルのアクセスに連動するクロック信号の入力を受け前
記ダミーワード線選択用の選択信号を出力するトグル動
作のフリップフロップと、前記選択信号を反転し反転選択信号を出力するインバー
タと、前記選択信号と前記クロック信号とのＮＡＮＤ論理をと
り前記第１のダミーワード線を選択する第１のＮＡＮＤ
回路と、前記第１のＮＡＮＤ回路の出力の供給に応答して前記第
１のダミーワード線を駆動する第１のダミーワードドラ
イバと、前記反転選択信号と前記クロック信号とのＮＡＮＤ論理
をとり前記第２のダミーワード線を選択する第２のＮＡ
ＮＤ回路と、前記第２のＮＡＮＤ回路の出力の供給に応答して前記第
２のダミーワード線を駆動する第２のダミーワードドラ
イバとを備えることを特徴とする請求項４記載のメモリ
装置。
【請求項６】前記ダミーセル制御回路が、前記メモリ
セルのアクセスに連動するクロック信号の入力を受けこ
のクロック信号のサイクル毎に前記第１及び第２のダミ
ーワード線の各々を選択する第１及び第２の選択信号を
順次活性化するシフトレジスタと、前記第１の選択信号と前記クロック信号とのＮＡＮＤ論
理をとり前記第１のダミーワード線を選択する第１のＮ
ＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力の供給に応答して前記第
１のダミーワード線を駆動する第１のダミーワードドラ
イバと、前記第２の選択信号と前記クロック信号とのＮＡＮＤ論
理をとり前記第２のダミーワード線を選択する第２のＮ
ＡＮＤ回路と、前記第２のＮＡＮＤ回路の出力の供給に応答して前記第
２のダミーワード線を駆動する第２のダミーワードドラ
イバとを備えることを特徴とする請求項４記載のメモリ
装置。
【請求項７】複数のメモリセルによる行及び列を構成
し列方向に第１の数の前記メモリセルを配置して成るメ
モリセルアレイと、前記メモリセルの各々に接続され行
アドレスを選択するワード線と、前記メモリセルの各々
に接続され前記メモリセルの相補のデータをそれぞれ伝
播する相補のビット線対と、センスアンプを備え前記ビ
ット線対に伝播したデータを読み出しデータバスに出力
する読出回路とを備えるメモリ装置において、前記メモリセルと同一構成の前記第１の数より少ない第
２の数のダミーセルと、セル内部の第１及び第２の記憶
データが固定され前記第１の数から前記第２の数を減算
した第３の数の固定ダミーセルとから成るダミーセル列
と、前記ダミーセル及び前記固定ダミーセルに接続される相
補のダミービット線対と、前記固定ダミーセルの各々に接続され前記第１の固定デ
ータを前記ダミービット線対の一方に読出すための第１
のダミーワード線及び前記第２の固定データを前記ダミ
ービット線対の他方に読出すための第２のダミーワード
線と、行デコード出力に応じて前記ワード線を駆動するための
ワード線駆動回路と、前記第１及び第２のダミーワード線の各々に接続しこれ
ら第１及び第２のダミーワード線のいずれか１つを選択
して前記固定ダミーセルの動作を制御するダミーセル制
御回路と、前記ダミービット線対の各々をそれぞれ接続し前記ダミ
ービット線対の一方と他方のいずれかの動作に応じて前
記センスアンプの動作タイミングを制御するタイミング
信号を生成するタイミング回路とを備えることを特徴と
するメモリ装置。
【請求項８】複数のメモリセルによる行及び列を構成
し列方向に第１の数の前記メモリセルを配置して成るメ
モリセルアレイと、前記メモリセルの各々に接続され行
アドレスを選択するワード線と、前記メモリセルの各々
に接続され前記メモリセルの相補のデータをそれぞれ伝
播する相補のビット線対と、センスアンプを備え前記ビ
ット線対に伝播したデータを読み出しデータバスに出力
する読出回路とを備えるメモリ装置において、前記メモリセルと同一構成の第２の数のダミーセルとセ
ル内部の記憶データが固定された第３の数の第１の固定
ダミーセルと第４の数の第２の固定ダミーセルとから成
るダミーセル列と、前記ダミーセル及び前記第１及び第２の固定ダミーセル
に接続される相補のダミービット線対と、前記第１及び第２の固定ダミーセルにそれぞれ接続され
る第１及び第２のダミーワード線と、行デコード出力に応じて前記ワード線を駆動するための
ワード線駆動回路と、前記第１及び第２のダミーワード
線の各々に接続し前記第１のダミーワード線を常時選択
して前記第１の固定ダミーセルを読出し電源電圧が予め
定めた値を超えると前記第１の固定ダミーセルに加えて
前記第２のダミーワード線を選択して前記第２の固定ダ
ミーセルをさらに読出すよう制御するダミーセル制御回
路と、前記第１及び第２のダミービット線対の各々の一方とそ
れぞれ接続し前記第１及び第２のダミービット線対のい
ずれか一方の動作に応じて前記センスアンプの動作タイ
ミングを制御するタイミング信号を生成するタイミング
回路とを備えることを特徴とするメモリ装置。
【請求項９】前記前記ダミーセル制御回路が、電源電
圧を監視し電源電圧が予め設定した電圧以上になると電
源電圧感知信号を出力する電源電圧感知回路を備えるこ
とを特徴とする請求項８記載のメモリ装置。