CN101640180A - 一种用于测试半导体生产工艺缺陷的测试芯片及制作方法 - Google Patents

Abstract

本发明公开了一种新型的用于半导体生产线工艺的测试芯片，包括：用于控制测试信号是否进入选中的测试单元的信号选择电路、用于选择测试单元的周围地址译码电路和用于测试生产工艺的缺陷的测试单元。本发明还公开了一种测试芯片的制作方法包括如下步骤：1)设计周围地址译码电路；2)设计信号选择电路；3)设计测试单元；4)整合测试芯片；5)生产测试芯片；6)测量测试芯片。本发明测试芯片的测试单元适用于任何结构，不仅通过类似记忆体的周围地址译码电路来减少PAD的面积，而且通过信号选择电路共享来减少通导管数量，提高了芯片面积的有效使用率，能够较为精确地预测各个工艺模块的缺陷率，且测量速度快、结果精确。

Description

一种用于测试半导体生产工艺缺陷的测试芯片及制作方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种用于测试半导体生产工艺缺陷的测试芯片。

背景技术

传统半导体制造通过两种测试电路来获取生产工艺缺陷和成品率，一是依靠静态记忆体芯片，二是通过短程测试芯片。

静态记忆体芯片是一种比较特殊的测试芯片。记忆体电路是由两部分组成的：一部分是周围的地址译码电路和放大电路，即X地址译码器和Y地址译码器，它们用来给记忆体单元赋予一个地址，并且能够单独地写和读；另一部分是记忆体单元，是由单个的单元重复而组成的，每一个记忆体的最小单元是完全相同的。记忆体电路的优点是这种结构决定了其失效特征的确定性，并且其失效特征和其内部电路版图图形的失效特征具有对应性，可以根据缺陷发生在电路的位置和设计层的不同，来预测任何缺陷可能造成的特征失效的种类。但这种方法有很大的局限性，主要表现在以下几个方面：

(1)每种特征失效的缺陷原因不是唯一的，以单BIT失效为例，它可能是很多种缺陷造成的，如多晶硅短路、接触孔失效、第一层金属M1线间漏电等。如要精确地确定是何种缺陷，就必须做大量的物性故障分析(PFA)来积累失效的例子。通常来说，PFA是很费时费力，并且PFA也不一定能发现真正的缺陷。

(2)记忆体电路并没有代表设计标准所规定的所有可能，通常记忆体电路都比较密集，只能反映出电路在密集状态下的成品率，实际的电路版图可以千变万化，所以记忆体芯片的高成品率并不意味着其他实际产品的高成品率。

(3)从重要面积的计算来说，记忆体电路对每一种特征失效的重要面积都是很小的，从统计学来上说，很难找到精确的缺陷失效原因。

现在普遍采用的是短程测试芯片。短程测试芯片是将每一种测试单元连接到单独的终端PAD，通常一个测试单元需要两个或多个PAD。芯片进行测量时，连接测试仪器的探针打在PAD上，测量信号通过探针进入到PAD，进而进入到该PAD相连接的测试单元中，从而对该测试单元进行测量来检测是否存在缺陷。短程测试芯片的优点在于其生产周期小，测试灵活性大，测试单元可以反应实际产品的各种情况，可以快速地获取生产线工艺的缺陷情况。但是，因为每一个测试单元都需要单独的终端PAD，一块包含数千个测试单元的测试芯片就需要数千个PAD，往往一个PAD的面积都比较大，不仅整个芯片的有效面积利用率不高，而且每个测试单元的面积一般也要设计得比较大，整个芯片的PFA比较困难。而且，在芯片测试的过程中，探针的数量是固定的，一次测量时探针只能连接固定数量的PAD，做完一次测量后，探针需要作相应地移动打到其它未测量PAD继续下一次测量，所以测量的速度比较慢。

随着制造工艺技术的日益复杂，测试芯片需要更多更复杂的测试单元来获取生产工艺缺陷和成品率，PAD的存在限制了一个测试芯片中放置更多的测试单元，同时也限制了测量速度的提高。所以用于半导体生产线工艺的测试芯片的设计方法和结构的调整是必要的。

发明内容

本发明提供了一种新型的用于半导体生产线工艺的测试芯片，该测试芯片结合静态记忆体芯片和短程测试芯片的设计思路，具有记忆体测试芯片和短程测试芯片的双重优点。

本发明用于半导体生产线工艺的测试芯片的工作原理为：

采用类似静态记忆体芯片的周围地址译码电路和短程测试芯片的测试单元。所述的测试单元类似记忆体单元按行列排布成阵列。测试单元的测量采用短程测试芯片的测量方式。周围地址译码电路用来给测试单元赋予一个地址。测量信号通过寻址，每次唯一地进入一个测量单元，对其进行测量。该寻址方式就是测量信号与测试单元之间加入信号选择电路作为开关通路，而周围地址译码电路产生的地址控制信号控制通路的导通或关断。周围地址译码电路的地址线和测试信号线最后都要连接到单独的终端PAD，以便测量。

本发明用于半导体生产线工艺的测试芯片，包括：

(1)周围地址译码电路，用来给测试单元赋予一个地址；

所述的周围地址译码电路由行地址的译码电路和列地址的译码电路组成。

所述的行地址的译码电路产生行选择信号，控制信号选择电路行导通管的通断，从测试单元阵列诸多行中选出所需的行；列地址的译码电路产生列选择信号，控制信号选择电路行导通管的通断，从行地址的译码电路选择的行的多个信号通路中选出所需要的某个测试单元的信号通路。

行地址的译码电路和列地址的译码电路为一般的组合逻辑电路，其地址位数的多少决定了整个测试芯片中或测试模块中测试单元个数的多少，如m个行地址位，n个列地址位，就决定了2^m×2ⁿ的测试单元阵列。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码。

(2)信号选择电路，是测试信号进入选中的测试单元的开关通路；

所述的信号选择电路是由测量信号与测试单元之间的行通导管和列通导管串联而成，所述的信号选择电路的控制端与周围地址译码电路相连。

周围地址译码电路控制信号选择电路的导通，所述行通导管由行译码电路产生的选择信号来控制，列通导管由列译码电路产生的选择信号来控制。

当测试单元所在位置的行与列的选择信号均为高电平时，信号通路导通，使信号线上的测试信号可以通过，信号线上的测试信号就可以单独地进入到所述的测试单元，测试信号对相应的测试单元进行测试。

(3)测试单元，当测试单元收到测试信号后对该测试单元进行测试；

所述的测试单元采用短程测试芯片的测试单元，测试单元的内容是由芯片设计的目的而定，测试单元有一个最小单元，测试单元设计的实际大小为最小单元大小或最小单元的整数倍大小。所述的测试单元可以根据测试生产线各个工艺模块的缺陷率，OPC或者LITHO等的需要设计成任意结构，可以根据生产工艺的测试需要设定行数和列数，并按行列排布成阵列形式，该排列方式类似于记忆体单元排布，用于测试生产工艺的缺陷。

一种用于半导体生产线工艺的测试芯片的制备方法，包括如下步骤：

(1)测试芯片的测试单元版图设计；

测试单元的内容是由芯片设计的目的而定。如果其目的是测试生产线各个工艺模块的缺陷率，则其测试单元可以包含所有用于测试缺陷的测试电路。如果是OPC和LITHO，则应包含OPC和LITHO的测试版图。

所有的测试单元可以放在整个测试芯片中，不同设计内容的测试单元也可以放置在不同的测试芯片模块(BLOCK)中，相同设计内容的测试单元由于测试方法的不同也可以放置在不同的模块中。每一模块都有独立的周围地址译码电路和信号选择电路。

测试单元的大小通常由PFA的能力而定，通常是几十微米见方。每个测试单元的大小通常是固定，但是有时由于设计的需要，可以把测试单元设计成单个测试单元的整数倍，这样一来一个测试单元可以占据几个测试单元空间。

(2)测试芯片或测试模块的信号选择电路版图设计；

测试芯片或测试模块的信号选择电路，是由位于测量信号与测试单元之间的行通导管和列通导管串联而成的，一个通导管就是一个NMOS管。

短程测试芯片是将每一种测试单元连接到单独的终端PAD上，测试信号直接通过PAD进入到测试单元中进行测量。而在该新型的测试芯片中，出于寻址的必要，测试信号与测试单元之间加入了行列通导管。行列通导管的导通电阻和长距离测试信号线的连线电阻若加入到测量中将产生不可忽略的误差，尤其是对测阻值的测试单元来说。

短程测试芯片的测试单元以两端结构测电阻或者漏电的为主，如蛇形结构(snake)，梳子状结构(comb)和链状结构(via chain)等。对于测电阻的两端结构的测试单元来说，测试单元的大小通常是几十微米见方，阻值较小，而测试单元的两端各引入了行列通导管的导通电阻和长距离测试信号线的连线电阻等旁路电阻，直接测量将引起很大误差，因此，测电阻的两端结构的测试单元采用四端电阻测量法来保证测量精度。四端电阻测量法，是指在测目标电阻时，电阻两端各有一条电流激励线和一条电压检测线，两者严格分开，各自构成独立回路。测量时在电流激励回路中施加电流，然后在电压检测回路中由于测试回路具有极高输入阻抗，流过电压检测回路的电流为零，电压检测回路中旁路电阻上的压降为零，因此可以准确地检测有电流流过的目标电阻两端的电压值。所以测电阻的两端结构的测试单元每一端都需要两个开关通路，才能形成完整的测量回路。为了提高测试芯片的有效面积使用率，相邻的两个测试单元可以共享一端的开关通路，因此，对于2^m×2ⁿ的测试单元阵列(m个行地址位，n个列地址位)原本需要2(测试单元端口数)×2(两个测量回路)×2ⁿ列开关通路，现在只需要2×(2ⁿ+1)列开关通路，当要测量第i行第j列的测试单元时(i＝1，2，3，...，m；j＝1，2，3，...，n)，第i行第j列和第j+1列的四条开关通路均会导通，形成唯一的该测试单元的测量通路，大大减少了作为开关的通导管的数量。

对于测漏电的两端结构的测试单元实际阻值比较大，可以直接使用两端电阻法，只需一个测试回路，直接施加电压检测感应电流就能达到测量目的。

一个测试芯片或者测试模块的信号选择电路的设计以两端结构的测试单元为主。对于2^m×2ⁿ测试单元阵列，信号选择电路是(2^m+1)×(2ⁿ+1)的通导管阵列，其中2^m行是行通导管，还有一行是列通导管。行通导管的尺寸要小于测试单元的大小，而且行通导管的高度要和测试单元相匹配。列通导管的尺寸可以设计得大些，版图设计时可以整合到列地址译码电路中一起设计。

(3)测试芯片或测试模块周围地址译码电路的版图设计；

测试芯片或测试模块的周围电路和记忆体的周围电路相似，其主要组成部分是行地址的译码电路和列地址的译码电路。周围地址译码电路控制信号选择电路的导通，行通导管由行译码电路产生的选择信号来控制，列通导管由列译码电路产生的选择信号来控制。对于2^m×2ⁿ的测试单元阵列，需要2×(2ⁿ+1)列开关通路，测试单元每一端的两条开关通路由同一个选择信号控制，也就需要(2ⁿ+1)个列选择信号，并且每次要同时产生相邻的两个控制信号。因此，列地址译码后，需要通过(2ⁿ+1)个或门，使得第j列的选择信号能够产生第j、j+1列的选择信号。

为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码。同时译码器的版图高度与测试单元的版图高度相匹配，使得译码器输出的控制线与其要控制的通导管处在同一水平线上，列通导管的版图尺寸也要与或门的版图尺寸相匹配，以避免复杂的走线问题。

(4)测试芯片的整合

当测试芯片的测试单元、信号选择电路和周围地址译码电路设计完成之后，下一步就需要把它们放到一起并进行整合。

一个测试单元的最小单位大小是固定的，一个标准测试空间的大小也是固定的。一个标准测试空间的大小包括测试单元占用的空间以及测试单元与行通导管的连线和行通导管与周围地址译码电路的连线的空间。标准测试空间的大小大于测试单元大小。

a)根据测试单元的端口数和尺寸大小来整合行通导管与测试单元的。它们的整合要。对于最小单元大小的测试单元，每个测试单元只占用一个测试空间，每个测试单元排布在相邻两列的行通导管中间。对于最小单元整数倍大小的测试单元，一个测试单元可以占用上下左右相邻的整数倍个测试单元的空间，测试单元排布在所占用的测试空间的中间，行通导管排布在测试单元的周围。对于两端结构的测试单元，测试单元的两端直接连接到两侧的行通导管的源/漏端。对于多端结构的测试单元，可以闲置相邻的测试单元空间，占用相邻的测试单元空间上的端口或者以增加行导通管和信号线为代价，具体适测试单元具体结构和测量方法而定。

b)测试空间之间位置的整合。由于相邻的两个测试单元共享一端的通导管，所以测试空间位置的确定只要上下对齐，左右通导管跟相邻的测试空间重合。

c)测试单元阵列和周围地址译码电路之间位置的整合。周围地址译码电路的行列控制信号线分别以测试空间横向、纵向的间距排列，因此，根据行列控制信号线的出线位置，在排布好周围地址译码电路的版图位置之后，就能固定测试单元阵列的位置。

总之，版图设计要求中，测试芯片的周围地址译码电路输出的信号线的版图高度和信号选择电路的行通导管以及测试单元的版图高度都是相匹配的。

(5)测试芯片的生产

测试芯片设计完成之后，该测试芯片要经历其它产品同样的过程来制造光照版。一般而言，该芯片要加DUMMY和OPC，然后再做光照版图。光照版图做完之后，进行硅片的生产。

(6)测试芯片的测量

生产完成之后，要进行测试芯片的测试单元的测量，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次选中一个测试单元，然后在作为信号PAD上加和在短程测试芯片测量时相同的测试信号，就能获得测量的数据。被闲置掉的测试单元空间可以跳过测量，不同测试单元空间测得属于同一个测试单元的数据要存储到一起。

本发明的基于提高产品成品率的方法有以下优点：

(1)适用于任何结构的测试单元，通过复杂的测试芯片能够较为精确地预测各个工艺模块的缺陷率；

(2)测试单元的大小通常由PFA的能力而定，这样会提高PFA的效率，而且测试单元的大小可以视设计需要而改变；

(3)不仅通过类似记忆体的周围电路来减少PAD的面积，而且通过信号选择电路共享来减少通导管数量，提高了芯片面积的有效使用率，从而可以有更多的DOE设计；

(4)采用四端电阻法，测量结果精确；

(5)测量时探针不需要进行移动，测量速度快。

附图说明

图1是本发明测试芯片的制作方法的流程图；

图2是本发明测试芯片的测电阻电路结构图；

图3是本发明测试芯片的测漏电电路结构图；

图4是本发明测试芯片分模块设计的框架图；

图5是本发明测试芯片snake测试单元的电学测量示意图；

图6是本发明测试芯片comb测试单元的电学测量示意图；

图7是本发明测试芯片kelvin测试单元的电学测量示意图；

图8是本发明测试芯片transistor测试单元的电学测量示意图；

图9是本发明测试芯片combsnake测试单元的电学测量示意图；

图10是本发明测试芯片的周围地址电路的版图示意图；

图11是本发明测试芯片的行通导管与comb测试单元在测试空间里的整合图；

图12是本发明测试芯片的行通导管与combsnake测试单元在测试空间里的整合图。

具体实施方式

下面结合附图对本发明实施例进行详细说明。

如图2、3所示，一种新型的用于半导体生产线工艺的测试芯片，包括：用于控制测试信号是否进入选中的测试单元的信号选择电路、用于选择测试单元的周围地址译码电路和用于测试生产工艺的缺陷的测试单元。

如图1所示，一种新型的用于半导体生产线工艺的测试芯片的制作方法包括如下步骤：

(1)设计周围地址译码电路，用来给测试单元赋予一个地址；

周围地址译码电路由行地址的译码电路和列地址的译码电路组成。行地址的译码电路和列地址的译码电路为一般的组合逻辑电路，其地址位数的多少决定了整个测试芯片中或测试模块中测试单元个数的多少，如图10所示，10个行地址位，10个列地址位，整个测试芯片中就有1024×1024个测试单元。

列地址通过译码器译码后，需要通过1025个二输入或门来产生所需的1025个控制信号，并且每次仅有相应的相邻两列控制信号为高电平。为了减少译码电路中晶体管的数目以及传输延迟，往往采用二级译码，其中行地址的译码电路由行地址预译码器和行地址二级译码器组成，列地址的译码电路由列地址预译码器和列地址二级译码器组成。

同时译码器的版图高度与测试单元的版图高度相匹配，使得译码器输出的控制线与其要控制的通导管处在同一水平线上，如图10所示，列通导管的版图尺寸也要与或门的版图尺寸相匹配，以避免复杂的走线问题。

(2)设计信号选择电路，是测试信号进入选中的测试单元的开关通路；

测试芯片或测试模块的信号选择电路，是由位于测量信号与测试单元之间的行通导管和列通导管串联而成的，信号选择电路的控制端与周围地址译码电路相连。一个通导管就是一个NMOS管。

信号选择电路的设计和测试单元的终端数和测量方法密切相关，并以两端结构的测试单元为主要目标，如comb，snake，viaChain等，通过适当地调整，也适用于其它结构的测试单元，如transistor，combNsnake等。

如图5所示，测试单元的每一端有两个栅极由行选择信号控制的共栅共源(漏)行通导管，以及两个栅极由列选择信号控制的共栅列通导管，一个通导管就是一个NMOS管。在测试信号和测试单元之间，由于行列通导管的导通电阻和长距离测试信号线的连线电阻的引入，只有采用四端电阻法，将电压和电流信号分开测量，将电压端放在测试单元的两端，才能避免旁路电阻加到测量中将产生不可忽略的误差。

同时，为了提高测试芯片的有效面积使用率，相邻的两个测试单元可以共享一端的通导管。因此，对于1024×1024的测试单元阵列，信号选择电路是1025×1025的通导管阵列，其中1024行是行通导管，还有一行是列通导管。当要测量第i行第j列的测试单元时(i＝1，2，3，...，m；j＝1，2，3，...，n)，第i行和第j列和第j+1列的四条开关通路均会导通，形成唯一的该测试单元的测量通路

如图6所示，以comb为例的两端结构的信号选择电路，在测试单元实际阻值比较大的情况下，可以直接使用二端电阻法，电路结构图如图3所示。

如图7所示，以kelvin为例的测试单元的信号选择电路，由于kelvin本身就是用四端测电阻的一个结构，所以只要把两个行通导管共源(漏)端断开，然后把测试单元的四端分别连接到四个行通导管上即可。

如图8所示，以transistor为例的测试单元的信号选择电路，由于对transistor进行测量时，transistor的四个端口分别为栅极、源极、漏极和衬底，均需要在同时刻加相应的测试信号，所以可以通过占用相邻的测试单元的测试端而闲置测试单元空间来满足测试端口的需要，同时为了避免复杂的绕线问题，需要修改列地址译码电路和增加信号线，使得要测量第i行第j列的测试单元时，第i行的第j、j+1、j+2列的通导管均要导通，才能达到测量的目的。

如图9所示，以combsnake为例的测试单元的信号选择电路，combsnake是多端结构的测试单元，且单元大小为单个测试单元的整数倍。combsnake需要测量一个断电回路和两个漏电回路，三个回路是独立的，因此一个回路可以利用一个标准测试单元的测量回路。以2XUNIT×2YUNIT为例，当第i行第j、j+1列通导管导通时，可以测量combsnake的断电回路；当第i行第j+1、j+2列通导管导通时，可以测量combsnake的一个漏电回路；当第i+1行第j、j+1列通导管导通时，可以测量combsnake的另一个漏电回路；第i+1行第j+1、j+2列通导管形成的测量回路被闲置，测量时，可以跳过测量。

从上所述内容可以看出信号选择电路中的通导管可以有以下几类：共栅共源(漏)行通导管、共栅行通导管、单个行通导管、共栅列通导管、单个列通导管。

(3)设计测试单元，当测试单元收到测试信号后对该测试单元所在的电路区域进行测试；

测试单元的内容是由芯片设计的目的而定。测试单元的大小通常由PFA的能力而定，通常是几十微米见方。每个测试单元的大小通常是固定，XUNIT×YUNIT。但是有时由于设计的需要，可以把测试单元设计成单个测试单元的整数倍，比如2XUNIT×YUNIT，XUNIT×2YUNIT，2XUNIT×2YUNIT，这样一来一个测试单元可以占据几个测试单元空间。如图2所示，所有的测试单元可以放在整个测试芯片中；如图3所示，不同设计内容的测试单元也可以放置在不同的测试芯片模块(BLOCK)中，相同设计内容的测试单元由于测试方法的不同(漏电还是断电)也可以放置在不同的模块中。

(4)整合测试芯片

当测试芯片的测试单元、信号选择电路和周围地址译码电路设计完成之后，下一步就需要把它们放到一起并进行整合。一个测试单元的大小为XUNIT×YUNIT，考虑到测试单元与行通导管的连线和行通导管与周围地址译码电路的连线的需要，我们再定义一个标准测试空间的大小为XSIZE×YSIZE(XSIZE＞XUNIT，YSIZE＞YUNIT)。在一个测试空间里，先将左右相邻的两个行通导管，以固定的位置排布在测试空间的左右下角，然后将测试单元放置在测试空间的中间位置，接着对测试单元与行通导管管进行相应地连线，如图10所示。对于整数倍测试单元大小的测试单元，同样也需要整数倍大小的测试空间；如图11所示，为了避免复杂的走线问题，整数倍大小的测试空间里的行通导管的位置可以视绕线的需要而改变位置。

再接下来就是测试空间之间位置的整合。如图12所示，由于相邻的两个测试单元共享一端的通导管，所以测试空间位置的确定只要上下对齐，左右通导管跟相邻的测试空间重合。

再接下来就是测试单元阵列和周围地址译码电路之间位置的整合。周围地址译码电路的行列控制信号线分别以XSIZE、YSIZE的间距排列，因此，根据行列控制信号线的出线位置，在排布好周围地址译码电路的版图位置之后，就能固定测试单元阵列的位置。

(5)生产测试芯片

测试芯片设计完成之后，该测试芯片要经历其它产品同样的过程来制造光照版。一般而言，该芯片要加DUMMY和OPC，然后再做光照版图。光照版图做完之后，进行硅片的生产。

(6)测量测试芯片

生产完成之后，要进行测试芯片的测试单元的测量，探针直接打到作为地址位的PAD上，探针不需要进行移动，只需要进行信号的顺序变化，每次选中一个测试单元，然后在作为信号PAD上加和在短程测试芯片测量时相同的测试信号，就能获得测量的数据。被闲置掉的测试单元空间可以跳过测量，不同测试单元空间测得属于同一个测试单元的数据要存储到一起。

Claims (9)

1.一种用于测试半导体生产工艺缺陷的测试芯片，包括：

(1)用来给测试单元赋予一个地址的周围地址译码电路，由行地址的译码电路和列地址的译码电路组成；行地址的译码电路产生行选择信号，控制信号选择电路行导通管的通断，从测试单元阵列诸多行中选出所需的行；列地址的译码电路产生列选择信号，控制信号选择电路行导通管的通断，从行地址的译码电路选择的行的多个信号通路中选出所需要的某个测试单元的信号通路；

所述的行地址的译码电路由m个行地址位组成，所述的列地址的译码电路由n个列地址位组成，产生2^m×2ⁿ的阵列的选择信号；m＝1，2，…，9，10…，n＝1，2，…，9，10…，m、n为自然数；

(2)用于控制测试信号是否进入选中的测试单元的信号选择电路；

所述的信号选择电路控制端与周围地址译码电路相连，由位于测量信号与测试单元之间的行通导管和列通导管串联而成的；当测试单元所在位置的行与列的选择信号均为高电平时，信号通路导通，使信号线上的测试信号能通过，信号线上的测试信号就能单独地进入到所述的测试单元，测试信号对相应的测试单元进行测试；

(3)用于测试生产工艺的缺陷的测试单元；

所述的测试单元与信号选择电路相连，按行列排布成阵列形式，每个测试单元的两端分别接有至少两个导通管；所述的测试单元的测试信号通过信号线对生产工艺中需要测试的单元进行测试；

所述的测试单元采用短程测试芯片的测试单元，所述的测试单元的内容是由芯片设计的目的而定。

2.根据权利要求1所述的用于测试半导体生产工艺缺陷的测试芯片，其特征在于：所述的行地址的译码电路采用二级译码，包括行地址预译码器和行地址二级译码器，所述的行地址预译码器和行地址二级译码器由m个行地址位组成；

所述的列地址的译码电路采用二级译码，包括列地址预译码器和列地址二级译码器，由n个列地址位组成。

3.根据权利要求1所述的用于测试半导体生产工艺缺陷的测试芯片，其特征在于：所述的信号选择电路的导通管就是一个NMOS开关管。

4.根据权利要求1所述的用于测试半导体生产工艺缺陷的测试芯片，其特征在于：所述的测试单元的大小为最小单元大小或者最小单元的整数倍大小。

5.根据权利要求1所述的用于测试半导体生产工艺缺陷的测试芯片，其特征在于：所述的若干个测试功能相同或测试方法相同或测试功能和测试方法均相同的测试单元组成测试模块；所述的每一个测试模块都有独立的周围地址译码电路和信号选择电路。

6.一种用于测试半导体生产工艺缺陷的测试芯片的制作方法，包括如下步骤：

(1)设计用于测试半导体生产工艺缺陷的测试芯片的测试单元；

(2)设计为测试信号进入选中的测试单元提供通路的信号选择电路；

(3)设计用于选择测试单元的周围地址译码电路；

(4)对用于测试半导体生产工艺缺陷的测试芯片进行整合；

(5)将整合后的测试芯片投入生产；

(6)对生产出来的测试芯片进行测量。

7.根据权利要求5所述的用于测试半导体生产工艺缺陷的测试芯片的制作方法，其特征在于：所述的测试单元采用四端电阻法测其电阻阻值，采用二端电阻法测其漏电流大小。

8.根据权利要求5所述的用于测试半导体生产工艺缺陷的测试芯片的制作方法，其特征在于：相邻的两个测试单元共享一端的信号选择电路。

9.根据权利要求5所述的用于测试半导体生产工艺缺陷的测试芯片的制作方法，其特征在于：所述的测试芯片的测试单元放置在最小单元大小或者最小单元大小的整数倍大小的测试空间中来整合测试单元、信号选择电路和周围地址译码电路的版图位置；所述的测试空间最小单元大小大于测试单元的最小单元大小。

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