CN106407556A - 一种集成芯片的制作方法 - Google Patents

Abstract

本发明公开了一种集成芯片的制作方法，包括：将目标器件分解成N个第一小器件；将目标器件与M个第二小器件串联或并联；通过两个MOS管的通断来控制是否接入第一小器件或第二小器件；将译码器的输出端与两个MOS管中的第一栅极相连，两个MOS管中的第二栅极与控制端口相连；通过对译码器的输入端口施加不同的电平控制译码器的输出端输出不同的电平信号，控制MOS管的通断以控制各第一小器件或各第二小器件的接入来调节目标器件的大小，并确定目标器件的最终大小；芯片封装时，根据最终大小对应的端口电平高低对端口进行固定电位。通过上述技术方案解决了现有技术中集成芯片调修效率低下、开发成本增加的技术问题。

Description

一种集成芯片的制作方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种集成芯片的制作方法。

背景技术

在对集成电路测试过程中，若发现集成芯片由于内部器件(包含金属—氧化物—半导体场效应晶体管即MOS管，电阻，电容或电感等器件)值的大小设计不合理而导致电路功能失效或性能未能满足产品详细规范，需要进行修正，具体修正方式包括：

一、通过对内部电路进行重新仿真来确定修改该器件(MOS管，电阻，电容或电感等器件)的大小，以实现对电路功能或性能的提升。但这样必须对集成芯片的版图重新进行制版，通过再次流片，才能实现对产品的验证和供货。由于是通过仿真确定修改器件的大小，不能通过芯片直接验证，可靠性不高；另外，还需要重新制版流片，耗费的时间周期比较长，效率低下，且重新制版和流片，大大增加了产品开发的成本。

二、通过对电路中之前做好的冗余器件(包含MOS管，电阻，电容或电感等器件)进行激光修调来实现对器件大小的调节，直到电路功能正常或性能满足规范。这样虽然可以直接通过芯片来进行验证，但还是需要重新制版和流片，才能实现产品供货。由于需要通过对芯片进行激光修调，增加了实验和测试的成本；重新制版流片，依然存在耗费的时间周期比较长，效率低下，产品开发的成本增加的问题。

可见，现有技术中集成芯片的调修存在效率低下、增大开发成本的技术问题。

发明内容

本发明实施例提供一种集成芯片的制作方法，用于解决现有技术中集成芯片的调修效率低下、增大开发成本的技术问题。

本申请实施例提供一种集成芯片的制作方法，包括以下步骤：

将目标器件分解成N个第一小器件，每个第一小器件与两个MOS管串联或并联，N为大于1的整数；

将目标器件与M个第二小器件串联或并联，每个第二小器件与两个MOS管串联或并联，M为大于1的整数；所述两个MOS管的通断用于控制是否接入对应小器件；

将译码器的输出端与所述两个MOS管中的第一栅极相连，所述两个MOS管中的第二栅极与控制端口相连，所述译码器的输出端的输出信号用于控制所述两个MOS管的通断；

通过对所述译码器的输入端口施加不同的电平控制所述译码器的输出端输出不同的电平信号，控制各所述第一小器件或各所述第二小器件的接入来调节所述目标器件的大小，并确定所述目标器件的最终大小；

芯片封装时，根据所述最终大小对应的所述译码器的输入端口和所述控制端口的电平高低对所述译码器的输入端口和所述控制端口进行固定电位。

可选的，所述第一小器件或所述第二小器件包含：MOS管、电阻、电容或电感。

可选的，所述第一小器件对应的控制端口的电平设置为高电平，当所述第一小器件对应的所述两个MOS管的第一栅极输入高电平时所述第一小器件短路，当所述第一小器件对应的所述两个MOS管的第二栅极输入低电平时所述第一小器件被接入。

可选的，所述第二小器件对应的控制端口的电平设置为高电平，当所述第二小器件对应的所述两个MOS管的第一栅极输入高电平时所述第二小器件短路，当所述第二小器件对应的所述两个MOS管的第二栅极输入低电平时所述第二小器件被接入。

可选的，所述N个第一小器件中两个第一小器件的大小相等或不相等。

可选的，所述M个第二小器件中两个第二小器件的大小相等或不相等。

可选的，当所述目标器件为电容C时，所述将目标器件分解成N个第一小器件，每个第一小器件与两个MOS管串联或并联，包括：

将所述目标器件分解成N个第一小器件：C1～Cn，C＝C1+C2+C3+…+Cn，所述N个第一小器件相互并联；

每个第一小器件与对应的两个MOS管并联，其中，第一小器件对应的两个MOS管相互串联、第一栅极与高电平的控制端口相连、第二栅极与所述译码器的输出端相连，通过控制译码器的输出端的电平能够减小所述目标器件。

可选的，所述将目标器件与M个第二小器件串联或并联，每个第二小器件与两个MOS管串联或并联，包括：

将所述目标器件与M个第二小器件并联，所述M个第二小器件为C1～Cm；

每个第二小器件与对应的两个MOS管并联，其中，第二小器件对应的两个MOS管相互串联、第一栅极与高电平的控制端口相连、第二栅极与所述译码器的输出端相连，通过控制译码器的输出端的电平能够增大所述目标器件。

本申请实施例中的上述一个或多个技术方案，至少具有如下一种或多种技术效果：

本申请实施例将目标器件分解成多个第一小器件，并通过与其串联或者并联的MOS管来控制是否接入第一小器件，使得目标器件大小的能够被调小；进一步的，将目标器件与多个第二小器件串联或并联，同样的，通过与其串联或者并联的MOS管来控制是否接入第二小器件，使得目标器件的大小能够被调大；将译码器的输出端与MOS管的栅极相连，通过调节译码器的输入信号控制译码器的输出端的电平，从而控制MOS管的通断来控制小器件的接入，进而实现对目标器件大小的调节，同时能够通过芯片直接验证目标器件的大小直到电路功能和性能满足产品详细规范，确定目标器件的最终大小及其对应的译码器输入端口的电平和控制端的电平，在芯片封装时，按照对应的电平固定电位即可，无需再重新制版和流片，解决了现有技术中集成芯片的调修效率低下、增大开发成本的技术问题，提高了调修效率、减小了开发成本。

附图说明

图1为本申请实施例提供的一种集成芯片的制作方法的流程图；

图2为本申请实施例提供的目标器件的分解示意图；

图3为本申请实施例提供的调大目标器件大小的电路示意图；

图4为本申请实施例提供的集成芯片的封装示意图。

具体实施方式

在本申请实施例提供的技术方案中，通过对目标器件的分解、冗余器件的添加及控制器件通断的电路添加，使得目标器件的大小可调，通过芯片验证确定目标器件的最终大小，在芯片封装时再对相应的端口进行固定电位，无需再重新制版和流片，以解决现有技术中集成芯片的调修效率低下、增大开发成本的技术问题，提高调修效率、减小开发成本。

下面结合附图对本申请实施例技术方案的主要实现原理、具体实施方式及其对应能够达到的有益效果进行详细的阐述。

实施例

请参考图1，本申请实施例提供一种集成芯片的制作方法，该包括：

S101：将目标器件分解成N个第一小器件，每个第一小器件与两个MOS管串联或并联，N为大于1的整数；

S102：将目标器件与M个第二小器件串联或并联，每个第二小器件与两个MOS管串联或并联，M为大于1的整数；所述两个MOS管的通断用于控制是否接入对应小器件；

S103：将译码器的输出端与所述两个MOS管中的第一栅极相连，所述两个MOS管中的第二栅极与控制端口相连，所述译码器的输出端的输出信号用于控制所述两个MOS管的通断；

S104：通过对所述译码器的输入端口施加不同的电平控制所述译码器的输出端输出不同的电平信号，控制各所述第一小器件或各所述第二小器件的接入来调节所述目标器件的大小，并确定所述目标器件的最终大小；

S105：芯片封装时，根据所述最终大小对应的所述译码器的输入端口和所述控制端口的电平高低对所述译码器的输入端口和所述控制端口进行固定电位。

为使本发明的目的、技术方案和优点更加清楚明白，下面以目标器件为电容为例，并参照附图2和图3，对本发明进行详细说明。

在具体实施过程中，集成芯片制作时，往往会因为工艺、集成度、电磁干扰等因素，导致预先设计好的集成电路在成品后，电路的功能和性能不能满足要求，需要对某些器件的大小进行调节以使电路的功能和性能满足要求。本申请实施例为了避免集成芯片后续的调修导致整个电路重新制版和流片，在设计集成电路时执行S101，将需要进行调节的器件即目标器件分解成一组大小不等的若干小器件(N个第一小器件)，每个第一小器件与两个MOS管进行串联或并联，来实现对各个第一小器件的控制。

其中，第一小器件与目标器件为相同类型的器件，可以包含MOS管、电阻、电容或电感等器件，第一小器件与目标器件的器件大小不同，如目标器件为1F的电容，那么第一小器件可以为10pF、100μF、800mF等大小的电容，各个第一小器件之间的大小可以相等，也可以不相等。需要说明的是，本申请实施例所指的小器件并不是指器件的大小，而是指构成一个器件的子单元，小器件的器件大小可以比目标器件大，也可以比目标器件小。

在芯片调修过程中，第一小器件对应的控制端口的电平可以设置为高电平，当第一小器件对应的两个MOS管的第一栅极输入高电平时第一小器件短路，当第一小器件对应的两个MOS管的第二栅极输入低电平时第一小器件通被接入目标器件的电路中。

如图一，将目标器件分解成C＝C1+C2+C3+…+Cn，各个第一小器件C1～Cn相互并联，且每两个MOS管先串联再和一个第一小器件(小电容)进行并联。每一个MOS管都有一个控制端即栅极，其中一个MOS管的栅极即第一栅极与芯片的控制端口相连，受控制信号CON1控制，另外一个MOS管的栅极即第二栅极与芯片的译码器输出端相连，受译码器的输出信号的控制。当CON1＝0时，C的总大小没有变化；当CON1＝1时，且译码器输出信号为1的那一路电容被短接，C的总大小减小，且减小的值为该通路的电容值；译码器输出信号为0的那一路电容被接入目标器件。

通过S101的设置，可以实现将芯片中目标器件大小的调小，进一步的，执行S102：在目标器件的旁边设置冗余的一系列大小不等的第二小器件(包含MOS管、电阻、电容或电感等器件)，再用两个MOS管进行并联或串联，来实现对各个小器件的控制。同样的，第二小器件与目标器件类型相同、器件大小不同。

在调修芯片的过程中，第二小器件对应的控制端口的电平可以设置为高电平，当第二小器件对应的两个MOS管的第一栅极输入高电平时第二小器件短路，当第二小器件对应的两个MOS管的第二栅极输入低电平时第二小器件被接入到目标器件的电路中。

如图二，冗余器件即第二小器件被表示为C1，C2，C3，…，Cm，且另外每两个MOS管先串联再和一个电容进行并联。每一个MOS管都有一个控制端即栅极，其中一个MOS管的栅极即第一栅极与芯片的控制端口相连，受控制端口的控制信号CON2的控制，另外一个MOS管的栅极即第二栅极与译码器的输出端相连，受译码器的输出信号的控制。当CON2＝0时，C的总大小增加，且增加值为C1+C2+C3+…+Cm；当CON2＝1时，且译码器输出信号为1的那一路电容Cm被短接，C的总大小增加的值为C1+C2+C3+…+Cm-1。这样根据不同的译码输出及CON2的电平高低可以控制C的总大小增加的值。

对于S103中将译码器的输出端与两个MOS管的第二栅极相连。具体的，可以设计N输入的译码器，产生2^N个输出信号来分别控制多个MOS管的栅极。当栅极输入信号为高时，电容Cn被短接，负载减小；当栅极输入信号为低时，电容Cn被接入目标器件，负载增大。当栅极输入信号为高时，电容Cm被短接，负载的增加值减小；当栅极输入信号为低时，电容Cm被接入目标器件，负载的增加值增大。需要说明的是，本申请实施例中的译码器的数目不限，可以为一个，也可以为多个，即所有的MOS管的第二栅极可以由一个译码器的多个输出端分别控制，也可以由多个译码器分别控制。

在封装芯片之前，执行S104：通过对译码器的输入端口施加不同的电平控制译码器的输出端输出不同的电平信号，控制各第一小器件或各第二小器件的接入来调节目标器件的大小，并确定目标器件的最终大小。在通过控制译码器输入端口的电平改变目标器件的大小后，可以通过芯片来直接验证芯片电路的功能和性能是否满足要求，直到调节到芯片电路的功能和性能满足要求时，确定目标器件的最终大小，及其对应的控制端口和译码器输入端的电平高低。

在确认目标器件的最终大小之后，最后执行S105芯片封装时，根据确认的目标器件的最终大小对应的译码器的输入端口和芯片的控制端口的电平高低对译码器的输入端口和芯片的控制端口进行固定电位，即根据各端口输入电平的高低对各端口执行bonding到VDD PAD或GND PAD的操作，如图四所示，从而避免了重新改版而增加的经济成本和时间成本。

通过本申请实施例中的一个或多个技术方案，可以实现如下一个或多个技术效果：

本申请实施例将目标器件分解成多个第一小器件，并通过与其串联或者并联的MOS管来控制是否接入第一小器件，使得目标器件大小的能够被调小；进一步的，将目标器件与多个第二小器件串联或并联，同样的，通过与其串联或者并联的MOS管来控制是否接入第二小器件，使得目标器件的大小能够被调大；将译码器的输出端与MOS管的栅极相连，通过调节译码器的输入信号控制译码器的输出端的电平，从而控制MOS管的通断来控制小器件的接入，进而实现对目标器件大小的调节，同时能够通过芯片直接验证目标器件的大小直到电路功能和性能满足产品详细规范，确定目标器件的最终大小及其对应的译码器输入端口的电平和控制端的电平，在芯片封装时，按照对应的电平固定电位即可，无需再重新制版和流片，解决了现有技术中集成芯片的调修效率低下、增大开发成本的技术问题，提高了调修效率、减小了开发成本。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种集成芯片的制作方法，其特征在于，包括：

将目标器件分解成N个第一小器件，每个第一小器件与两个MOS管串联或并联，N为大于1的整数；

将目标器件与M个第二小器件串联或并联，每个第二小器件与两个MOS管串联或并联，M为大于1的整数；所述两个MOS管的通断用于控制是否接入对应小器件；

将译码器的输出端与所述两个MOS管中的第一栅极相连，所述两个MOS管中的第二栅极与控制端口相连，所述译码器的输出端的输出信号用于控制所述两个MOS管的通断；

通过对所述译码器的输入端口施加不同的电平控制所述译码器的输出端输出不同的电平信号，控制各所述第一小器件或各所述第二小器件的接入来调节所述目标器件的大小，并确定所述目标器件的最终大小；

芯片封装时，根据所述最终大小对应的所述译码器的输入端口和所述控制端口的电平高低对所述译码器的输入端口和所述控制端口进行固定电位。

2.如权利要求1所述的方法，其特征在于，所述第一小器件或所述第二小器件包含：MOS管、电阻、电容或电感。

3.如权利要求1所述的方法，其特征在于，所述第一小器件对应的控制端口的电平设置为高电平，当所述第一小器件对应的所述两个MOS管的第一栅极输入高电平时所述第一小器件短路，当所述第一小器件对应的所述两个MOS管的第二栅极输入低电平时所述第一小器件被接入。

4.如权利要求1或3所述的方法，其特征在于，所述第二小器件对应的控制端口的电平设置为高电平，当所述第二小器件对应的所述两个MOS管的第一栅极输入高电平时所述第二小器件短路，当所述第二小器件对应的所述两个MOS管的第二栅极输入低电平时所述第二小器件被接入。

5.如权利要求4所述的方法，其特征在于，所述N个第一小器件中两个第一小器件的大小相等或不相等。

6.如权利要求4所述的方法，其特征在于，所述M个第二小器件中两个第二小器件的大小相等或不相等。

7.如权利要求4所述的方法，其特征在于，当所述目标器件为电容C时，所述将目标器件分解成N个第一小器件，每个第一小器件与两个MOS管串联或并联，包括：

将所述目标器件分解成N个第一小器件：C1～Cn，C＝C1+C2+C3+…+Cn，所述N个第一小器件相互并联；

每个第一小器件与对应的两个MOS管并联，其中，第一小器件对应的两个MOS管相互串联、第一栅极与高电平的控制端口相连、第二栅极与所述译码器的输出端相连，通过控制译码器的输出端的电平能够减小所述目标器件。

8.如权利要求7所述的方法，其特征在于，所述将目标器件与M个第二小器件串联或并联，每个第二小器件与两个MOS管串联或并联，包括：

将所述目标器件与M个第二小器件并联，所述M个第二小器件为C1～Cm；

每个第二小器件与对应的两个MOS管并联，其中，第二小器件对应的两个MOS管相互串联、第一栅极与高电平的控制端口相连、第二栅极与所述译码器的输出端相连，通过控制译码器的输出端的电平能够增大所述目标器件。