CN105322923B

CN105322923B - 延迟线电路及半导体集成电路

Info

Publication number: CN105322923B
Application number: CN201410718171.8A
Authority: CN
Inventors: 刘权锋; 段慧婕
Original assignee: Shanghai Zhaoxin Integrated Circuit Co Ltd
Current assignee: Shanghai Zhaoxin Semiconductor Co Ltd
Priority date: 2014-05-29
Filing date: 2014-05-29
Publication date: 2018-09-11
Anticipated expiration: 2034-05-29
Also published as: CN103986443A; TW201545481A; US20150349766A1; US9432012B2; TWI533612B; TWI565243B; CN105322923A; CN103986443B; US20150349765A1; TW201545482A; US9467130B2

Abstract

延迟线电路及半导体集成电路。延迟线电路包括精调延迟单元和粗调延迟单元，精调延迟单元包括精调延迟电路，精调延迟电路包括多个第二PMOS晶体管，并联耦接于电源电压及第一PMOS晶体管的源极之间，第二PMOS晶体管的栅极特征的宽度相等；第三PMOS晶体管，耦接于电源电压及第一PMOS晶体管的源极间，第三PMOS晶体管的栅极特征的宽度小于第二PMOS晶体管的栅极特征的宽度；第二NMOS晶体管，并联耦接于接地电压及第一NMOS晶体管的源极间，第二NMOS晶体管的栅极特征的宽度相等；第三NMOS晶体管，耦接于接地电压及第一NMOS晶体管的源极之间，第三NMOS晶体管的栅极特征的宽度小于第二NMOS晶体管的栅极特征的宽度。

Description

延迟线电路及半导体集成电路

本申请是申请日为2014年5月29日、申请号为201410235939.6、发明名称为“延迟线电路及半导体集成电路”的发明专利申请的分案申请。

技术领域

本发明涉及一种延迟线电路，且特别涉及系统芯片的延迟线电路。

背景技术

在系统芯片(System On Chip，SOC)中有大量的处理信号之间相位关系的电路，并且需要通过多位的数字编码控制相位关系，延迟线电路(delay line circuit)就是为了实现这样的功能，例如一个延迟线电路由7位的数字编码控制，便可以实现较输入信号增加0～127个延时步长(delay step)范围内的延时调节，进而控制输出信号与参考信号之间的相位关系。

图1所示为根据现有技术的延迟线电路10的示意图。延迟线电路10包括精调延迟单元(fine delay unit)FD、粗调延迟单元(coarse delay unit)CD1～CD31、虚置(dummy)粗调延迟单元DCD以及开关SW0～SW31。输入至精调延迟单元FD的控制信号编码有4组。开关控制信号C0～C31用以控制32个开关SW0～SW31的导通与截止，每次只能有其中一个开关为导通。如此一来，7位共128个编码就分为了4乘以32。每个粗调延迟单元CDN的延时(delay)相等且为精调延迟单元FD的延时步长的4倍。

图2为精调延迟单元FD的电路图。精调延迟单元FD包括如图2连结方式所示的P型金属氧化物半导体(P-type Metal Oxide Semiconductor，PMOS)晶体管P1～P10以及N型金属氧化物半导体(N-type Metal Oxide Semiconductor，NMOS)晶体管N1～N10。PMOS晶体管P9和NMOS晶体管N9的连结方式类似于反相器，PMOS晶体管P1～P4并联耦接于PMOS晶体管P9的源极以及电源电压DVDD之间，PMOS晶体管P1的栅极耦接至接地电压DVSS，PMOS晶体管P2～P4的栅极分别耦接至控制信号SP0～SP2，NMOS晶体管N1～N4并联耦接于NMOS晶体管N9的源极以及接地电压DVSS之间，NMOS晶体管N1的栅极耦接至电源电压DVDD，NMOS晶体管N2～N4的栅极分别耦接至控制信号SN0～SN2。控制信号SN0～SN2分别为控制信号SP0～SP2的反相。举例而言，控制信号SP0为0时，控制信号SN0为1，而当控制信号SP1为1时，控制信号SN1为0。PMOS晶体管P5～P8和P10以及NMOS晶体管N5～N8和N10的连接方式与上述PMOS晶体管P1～P4和P9以及NMOS晶体管N1～N4和N9的连接方式相同因此不再复述。精调延迟单元FD通过控制PMOS晶体管P2～P4、P6～P8以及NMOS晶体管N2～N4、N6～N8的导通与截止来实现延时的变化。举例而言，当控制信号SP0～SP2皆为0且控制信号SN0～SN2皆为1时，精调延迟单元FD的延时最小，而当SP0～SP2皆为1且控制信号SN0～SN2皆为0时，精调延迟单元FD的延时最大。

图3为粗调延迟单元CD1的电路图。粗调延迟单元CD2～CD31皆与粗调延迟单元CD1相同因此不再复述。粗调延迟单元CD1包括PMOS晶体管P11～P14以及NMOS晶体管N11～N14。在粗调延迟单元CD1中，通过调整各晶体管的尺寸来达成使粗调延迟单元的延时为精调延迟单元FD的延时步长的4倍。

为了确保延时步长的均匀性，一般精调延迟单元FD和31个粗调延迟单元CD1～CD31在布局(layout)上会呈直线排列，以保证每个延迟单元的负载完全相同。确保延时步长均匀性的关键有三点：第一，精调延迟单元FD内部的每个延时步长必须相同，这一点可以通过反复调整精调延迟单元FD中的晶体管尺寸来实现。图4为精调延迟单元FD的部分布局40的示意图，图4中只画出了精调延迟单元FD的第一级电路，即PMOS晶体管P1～P4和P9以及NMOS晶体管N1～N4和N9，中PMOS晶体管部分的布局，没有画出漏极连接。为了确保延时步长的精确相等，PMOS晶体管P1～P4的尺寸就会各不相同，这样的布局方式会使得PMOS晶体管P1～P4的漏极寄生电容较大；第二，粗调延迟单元的延时步长必须精确等于精调延迟单元的延时步长的4倍，精调延迟单元FD的延时是藉由导通或截止开关而产生不同的延时，但粗调延迟单元CDN的延时为固定的绝对延时，由于延迟单元FD的延时和粗调延迟单元CDN的延时是以不同方式产生，因此可能会无法实现精确的倍数关系，尤其在不同的电源电压和温度环境下；第三，精调延迟单元FD和31个粗调延迟单元CD1～CD31在布局上会呈直线排列而使得延迟线电路的形状呈长条形，如此一来会使整个SOC内部模块的布局复杂化或是浪费面积，更甚者，在28纳米或是更为先进的制程条件下，常会要求所有核心(core)晶体管的多晶硅方向一致，大幅度地降低了延迟线电路的布局随意性，换句话说，会需要针对不同的布局设计不同的延迟线电路，增加设计成本。

综上所述，需要一种可缩短设计周期、可确保延时步长均匀性、受温度电压变化影响小并可灵活摆放于SOC中的延迟线电路。

发明内容

有鉴于此，本发明一个实施例提供一种延迟线电路，包括：精调延迟单元。该精调延迟单元的输入端耦接至该延迟线电路的输入端，该精调延迟单元的输出端通过开关耦接至该延迟线电路的输出端；以及粗调延迟单元，串联连接至该精调延迟单元的输出端，该粗调延迟单元通过多个第一开关中的一个对应开关耦接至该输出端。其中该精调延迟单元包括精调延迟电路，该精调延迟电路包括：多个第二PMOS晶体管，并联耦接于电源电压以及该第一PMOS晶体管的源极之间，所述第二PMOS晶体管的栅极特征的宽度相等；至少一个第三PMOS晶体管，耦接于该电源电压以及该第一PMOS晶体管的源极之间，该至少一个第三PMOS晶体管的栅极特征的宽度小于所述第二PMOS晶体管的栅极特征的宽度；多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，所述第二NMOS晶体管的栅极特征的宽度相等；以及至少一个第三NMOS晶体管，耦接于该接地电压以及该第一NMOS晶体管的源极之间，该至少一个第三NMOS晶体管的栅极特征的宽度小于所述第二NMOS晶体管的栅极特征的宽度。

本发明另一个实施例提供一种半导体集成电路，包括：多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及电路模块，包括多个半导体装置。其中每一半导体装置包括：基板；N型井区，位于该基板中；第一主动区，位于该N型井区中；多个第一源极，形成于该第一主动区中；多个第一漏极，形成于该第一主动区中；多个第一栅极特征，每一所述第一栅极特征设置于所述第一源极中的一个第一源极以及所述第一漏极中的一个第一漏极之间的该第一主动区上，所述第一栅极特征互相平行；第二主动区，位于该N型井区中并平行于该第一主动区；多个第二源极，形成于该第二主动区中；多个第二漏极，形成于该第二主动区中；以及多个第二栅极特征，每一所述第二栅极特征设置于所述第二源极中的一个第二源极以及所述第二漏极中的一个第二漏极之间的该第二主动区上，所述第二栅极特征互相平行。其中所述第一栅极特征的宽度大于所述第二栅极特征的宽度。

本发明所提出的延迟线电路布局为正方形，可灵活摆放于SOC中，尤其是在要求晶体管的多晶硅方向一致的28nm及更先进工艺中，其优势更为明显。并且，可缩短设计周期，且根据此种正方形布局设计的延迟线电路还具有各行多晶硅宽度一致的特点，本发明的延迟线电路更加入了精调单元，可确保延时步长均匀性，且受温度电压变化影响小。

附图说明

图1为根据现有技术的延迟线电路的示意图。

图2为图1的延迟线电路的精调延迟单元的电路图。

图3为图1的延迟线电路的粗调延迟单元的电路图。

图4为图2的精调延迟单元的部分布局的示意图。

图5为根据本发明一个实施例的延迟线电路的示意图。

图6A为图5的延迟线电路的精调延迟单元的示意图。

图6B为图5的延迟线电路的粗调延迟单元的示意图。

图7为图6A的精调延迟单元的第一级精调延迟电路的电路图。

图8为图6B的粗调延迟单元的第一级粗调延迟电路的电路图。

图9为根据本发明一个实施例的第一级精调延迟电路的部分布局的示意图。

图10为根据本发明一个实施例的延迟电路模块的示意图。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为对本发明的限制，本发明的范围当以权利要求书所界定者为准。

值得注意的是，以下所公开的内容可提供多个用以实践本发明不同特点的实施例或范例。以下所述特殊的组件范例与安排仅用以简单扼要地阐述本发明精神，并非用以限定本发明范围。此外，以下说明书可能在多个范例中重复使用相同的组件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论实施例和/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至和/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括这些特征直接接触，或者包含其它额外的特征形成于这些特征之间等等，使得这些特征并非直接接触。

图5为根据本发明一个实施例的延迟线电路50的示意图。延迟线电路50包括精调延迟单元FINE、粗调延迟单元Coa1～Coa31以及开关SW0～SW31。输入端IN耦接至精调延迟单元FINE的输入端，精调延迟单元FINE的输出端耦接至粗调延迟单元Coa1，粗调延迟单元Coa1～Coa31串联耦接在一起，开关SW0耦接于精调延迟单元FINE的输出端以及输出端OUT之间，开关SW1～SW31分别耦接于粗调延迟单元Coa1～Coa31的输出端以及输出端OUT之间，开关控制信号C0～C31用以控制32个开关SW0～SW31的导通与截止，每次只能有其中一个开关为导通。在此实施例中，输入至精调延迟单元FD的控制信号编码有4组，加上开关控制信号C0～C31有32位，因此本实施例的延迟电路50可实现4×32-1＝127个延时步长的延时调整，其中每个粗调延迟单元CoaN的延时相等且为精调延迟单元FINE的延时步长的4倍。

图6A为图5的延迟线电路50的精调延迟单元FINE的示意图。精调延迟单元FINE包括结构类似的第一级精调延迟电路610以及第二级精调延迟电路620。精调延迟单元FINE的输入端IN_FINE耦接至第一级精调延迟电路610的输入端，第一级精调延迟电路610的输出端耦接至第二级精调延迟电路620的输入端，第二级精调延迟电路620的输出端耦接至精调延迟单元FINE的输出端OUT_FINE。

图6B为图5的延迟线电路50的粗调延迟单元Coa1的示意图。粗调延迟单元Coa2～Coa31皆与粗调延迟单元Coa1相同，因此不再复述。粗调延迟单元Coa1包括结构类似的第一级粗调延迟电路710以及第二级粗调延迟电路720。粗调延迟单元Coa1的输入端IN_Coa1耦接至第一级粗调延迟电路710的输入端，第一级粗调延迟电路710的输出端耦接至第二级粗调延迟电路720的输入端，第二级粗调延迟电路720的输出端耦接至粗调延迟单元Coa1的输出端OUT_Coa1。

图7为图6A的精调延迟单元FINE的第一级精调延迟电路610的电路图。第二级精调延迟电路620与第一级精调延迟电路610相同，因此不再复述。第一级精调延迟电路610包括PMOS晶体管P1～P4和P9、精调PMOS晶体管MpF1～MpF4、虚置精调PMOS晶体管DMpF1、NMOS晶体管N1～N4和N9、精调NMOS晶体管MnF1～MnF4以及虚置精调NMOS晶体管DMnF1。

PMOS晶体管P9和NMOS晶体管N9的栅极耦接至第一级精调延迟电路610的输入端IN_F，PMOS晶体管P9和NMOS晶体管N9的漏极耦接至第一级精调延迟电路610的输出端OUT_F。PMOS晶体管P1～P4和精调PMOS晶体管MpF1～MpF4的源极耦接至电源电压DVDD，PMOS晶体管P1～P4和精调PMOS晶体管MpF1～MpF4的漏极耦接至PMOS晶体管P9的源极。PMOS晶体管P1和精调PMOS晶体管MpF1的栅极耦接至接地电压DVSS，PMOS晶体管P2和精调PMOS晶体管MpF2的栅极耦接至控制信号SP0，PMOS晶体管P3和精调PMOS晶体管MpF3的栅极耦接至控制信号SP1，PMOS晶体管P4和精调PMOS晶体管MpF4的栅极耦接至控制信号SP2。虚置精调PMOS晶体管DMpF1的栅极、漏极和源极皆耦接至电源电压DVDD。

NMOS晶体管N1～N4和精调NMOS晶体管MnF1～MnF4的源耦接至接地电压DVSS，NMOS晶体管N1～N4和精调NMOS晶体管MnF1～MnF4的漏极耦接至NMOS晶体管N9的源极。NMOS晶体管N1和精调NMOS晶体管MnF1的栅极耦接至电源电压DVDD，NMOS晶体管N2和精调NMOS晶体管MnF2的栅极耦接至控制信号SN0，NMOS晶体管N3和精调NMOS晶体管MnF3的栅极耦接至控制信号SN1，NMOS晶体管N4和精调NMOS晶体管MnF4的栅极耦接至控制信号SN2。虚置精调NMOS晶体管DMnF1的栅极、漏极和源极皆耦接至接地电压DVSS。

精调PMOS晶体管MpF1～MpF4和精调NMOS晶体管MnF1～MnF4为精调延时步长的晶体管，虽然图7显示了4个精调PMOS晶体管和4个精调NMOS晶体管，但并非用以限制本发明，实际上可灵活增加或减少精调PMOS晶体管和精调NMOS晶体管，虚置精调PMOS晶体管DMpF1和虚置精调NMOS晶体管DMnF1即用以表示可根据实际应用情况灵活地增加或减少精调PMOS晶体管和精调NMOS晶体管。举例而言，当需要增加精调PMOS晶体管时，即可将虚置精调PMOS晶体管DMpF1的漏极耦接至PMOS晶体管P1～P4的漏极，并将虚置精调PMOS晶体管DMpF1的栅极耦接至欲调整的PMOS晶体管P1～P4其中之一的栅极。

PMOS晶体管P1～P4的第一栅极特征的宽度皆相等，但每个PMOS晶体管所包括的第一栅极特征个数可不同。栅极特征宽度即是叉指晶体管的宽度(Finger width)，一个大的MOS晶体管可以拆分成很多小的晶体管，譬如，一个宽度(width)是10u的晶体管，为了降低晶体管源极漏极的结面积和晶体管栅极电阻可以做成10个叉指，每个叉指的宽度(width)都为1um。以下PMOS晶体管P1～P4又称为粗调PMOS晶体管。由于PMOS晶体管P1～P4的第一栅极特征的宽度皆相等，因此可共享主动区(active region)，或者又称为氧化物界定区(oxide defined region，OD region)，藉此降低晶体管漏极寄生电压。不过如此一来，PMOS晶体管P1～P4的尺寸便只可以是整数倍。但在实际应用上，为了使延时步长均匀化，PMOS晶体管P9的源极所连接的由接地电压DVSS和控制信号SP0～SP2控制的PMOS晶体管之间的尺寸比例常不是整数比例关系。以第一级精调延迟电路610的PMOS端为例，假设为了使延时步长均匀化，栅极连接至接地电压DVSS、控制信号SP0、控制信号SP1和控制信号SP2的4个PMOS晶体管的等效宽度比例为4:0.5:2:6，则在共享主动区的情况下，为了达到此等效宽度比例，可能需要4×2+0.5×2+2×2+6×2＝25个相同宽度的第一栅极特征，反而增大了漏极寄生电容以及电路面积，失去了共享氧化物界定区(OD share)的优点。在本实施例中，藉由引入精调PMOS晶体管MpF1～MpF4可调整粗调PMOS晶体管P1～P4的等效宽度比例，所有精调PMOS晶体管的第二栅极特征的宽度皆相等但小于粗调PMOS晶体管P1～P4的第一栅极特征的宽度。承上述例子，在栅极连接至接地电压DVSS、控制信号SP0、控制信号SP1和控制信号SP2的4个PMOS晶体管的等效宽度比例需要为4:0.5:2:6的情况下，可将精调PMOS晶体管的第二栅极特征的宽度设为粗调PMOS晶体管的第一栅极特征的宽度的1/2，使栅极连接至接地电压DVSS、控制信号SP0、控制信号SP1和控制信号SP2的4个粗调PMOS晶体管分别包括4、0、2和6个第一栅极特征，并使栅极连接至控制信号SP0的精调PMOS晶体管包括一个第二栅极特征，如此一来便可实现等效宽度比例为4:0.5:2:6，且仅需要4+0+2+6＝12个第一栅极特征，相较于上述25个第一栅极特征，可在共享氧化物界定区的减少第一栅极特征的个数，并有利于电路布局。

图9为根据本发明一个实施例的精调延迟单元的第一级精调延迟电路的部分布局90的示意图。布局90仅显示第一级精调延迟电路的PMOS端，由于第一级精调延迟电路的NMOS端与PMOS端的布局类似，为图式简洁起见，仅显示第一级精调延迟电路的PMOS端的布局。在图9中，最上方的P+掺杂区对应至精调PMOS晶体管的主动区，中间的P+掺杂区对应至粗调PMOS晶体管的主动区，最下方的P+掺杂区对应至连接至输入端与输出端的PMOS晶体管，例如图7的PMOS晶体管P9，的主动区。精调PMOS晶体管的第二栅极特征，即位于最上方的P+掺杂区的多晶硅栅极特征的个数与粗调PMOS晶体管的第一栅极特征，位于中间的P+掺杂区的多晶硅栅极特征，的个数相等，对于没有使用到的精调PMOS晶体管而言，其第二栅极特征、源极和漏极皆耦接至电源电压DVDD以作为虚置精调PMOS晶体管。精调PMOS晶体管的第二栅极特征的宽度小于粗调PMOS晶体管的第一栅极特征的宽度，在一个例子中，精调PMOS晶体管的第二栅极特征的宽度可为粗调PMOS晶体管的第一栅极特征的宽度的1/2倍，而在另一例子中，精调PMOS晶体管的第二栅极特征的宽度可为粗调PMOS晶体管的第一栅极特征的宽度的1/10倍，其宽度倍数关系可根据实际应用而有所调整。当需要利用精调PMOS晶体管调整延时步长时，只要将精调PMOS晶体管的漏极耦接至粗调PMOS晶体管的漏极，并将对应的第二栅极特征耦接至欲调整的接地电压DVSS或控制信号SP0～SP2即可。在图9所示的布局90中，1个第二栅极特征耦接至控制信号SP0，此第二栅极特征对应的漏极耦接至粗调PMOS晶体管的漏极，3个第一栅极特征耦接至接地电压DVSS，2个第一栅极特征耦接至控制信号SP1，且7个第一栅极特征耦接至控制信号SP2，假设第二栅极特征的宽度为第一栅极特征的宽度的1/2，则在图9所示的布局90中，耦接于电源电压与PMOS晶体管PMOS的源极之间且栅极分别连接至接地电压DVSS、控制信号SP0、控制信号SP1和控制信号SP2的4个PMOS晶体管的等效宽度比例为3:0.5:2:7。从图9中可以看出，每一行多晶硅的特征宽度都是相同的，这样的设计是为了适用于28nm以及更高的工艺。还可以看出，图9的布局为正方形，这样在不同的系统芯片布局中，如果需要用到同样的延迟线模块，都可以随意加入本发明的设计。而在现有技术中，延迟线模块是长方形的，从而，为了适应不同的系统芯片布局，每一次都要设计不同的电路布局。

图8为图6B的粗调延迟单元Coa1的第一级粗调延迟电路710的电路图。第二级粗调延迟电路720与第一级粗调延迟电路710相同，因此不再复述。第一级粗调延迟电路720包括PMOS晶体管P11和P13、精调PMOS晶体管MpF5、虚置精调PMOS晶体管DMpF2、NMOS晶体管N11和N13、精调NMOS晶体管MnF5以及虚置精调NMOS晶体管DMnF2。

PMOS晶体管P13和NMOS晶体管N13的栅极耦接至第一级粗调延迟电路710的输入端IN_C，PMOS晶体管P13和NMOS晶体管N13的漏极耦接至第一级粗调延迟电路710的输出端OUT_C。PMOS晶体管P11和精调PMOS晶体管MpF5的源极耦接至电源电压DVDD，PMOS晶体管P11和精调PMOS晶体管MpF5的漏极耦接至PMOS晶体管P13的源极。PMOS晶体管P11和精调PMOS晶体管MpF5的栅极耦接至接地电压DVSS。虚置精调PMOS晶体管DMpF2的栅极、漏极和源极皆耦接至电源电压DVDD。

NMOS晶体管N11和精调NMOS晶体管MnF5的源耦接至接地电压DVSS，NMOS晶体管N11和精调NMOS晶体管MnF5的漏极耦接至NMOS晶体管N13的源极。NMOS晶体管N11和精调NMOS晶体管MnF5的栅极耦接至电源电压DVDD。虚置精调NMOS晶体管DMnF2的栅极、漏极和源极皆耦接至接地电压DVSS。

类似于第一级精调延迟单元610，PMOS晶体管P11又称为粗调PMOS晶体管，粗调PMOS晶体管的第一栅极特征的宽度大于精调PMOS晶体管的第二栅极特征的宽度。藉由引入精调PMOS晶体管可调整粗调PMOS晶体管P11的等效宽度比例，虽然图8显示了1个精调PMOS晶体管和1个精调NMOS晶体管，但并非用以限制本发明，实际上可灵活增加或减少精调PMOS晶体管和精调NMOS晶体管，虚置精调PMOS晶体管DMpF2和虚置精调NMOS晶体管DMnF2即用以表示可根据实际应用情况灵活地增加或减少精调PMOS晶体管和精调NMOS晶体管。举例而言，当需要增加精调PMOS晶体管时，即可将虚置精调PMOS晶体管DMpF2的漏极耦接至PMOS晶体管P11的漏极，并将虚置精调PMOS晶体管DMpF2的栅极耦接至接地电压DVSS。第一级粗调延迟电路710的布局与第一级精调延迟单元610的布局类似，可参照图9的布局90，因此不再复述。

在上述实施例中虽主要以PMOS端的电路与布局为例进行说明，但NMOS端的电路与布局与PMOS端的电路与布局类似因此不重复叙述细节，本领域技术人员可根据PMOS端的电路与布局了解NMOS端的电路与布局。

图10为根据本发明一个实施例的延迟电路模块100的示意图。乘上所述，藉由引入精调PMOS晶体管以及精调NMOS晶体管，可降低粗调PMOS晶体管以及粗调NMOS晶体管的栅极特征的个数，减少精调延迟单元FINE和粗调延迟单元Coa1～Coa31的布局的宽度。藉由如图10所示的方式适当排列沿着同一方向放置的精调延迟单元FINE和粗调延迟单元Coa1～Coa31，使得延迟电路模块100的布局为正方形。图10中的箭头线条代表信号线的连接方式与信号传输方向，位于信号线转角处的粗调延迟单元，例如粗调延迟单元Coa12，由于所连接的金属线较长，可藉由增加位于信号线转角处的粗调延迟单元中的精调晶体管来补偿，例如将虚置精调PMOS晶体管的栅极连接至接地电压DVSS并将虚置精调PMOS晶体管的漏极耦接至粗调PMOS晶体管的漏极，或是增加精调PMOS晶体管的接入端特征个数。

本发明另一个实施例提供一种半导体集成电路，包括：多个核心晶体管，这些核心晶体管的栅极特征互相平行；以及电路模块，包括多个半导体装置，这些半导体装置沿相同方向配置并使该电路模块的布局为正方形。其中每一这些半导体装置包括：基板；N型井区，位于该基板中；第一主动区，位于该N型井区中；多个第一源极，形成于该第一主动区中；多个第一漏极，形成于该第一主动区中；多个第一栅极特征，每一这些第一栅极特征设置于这些第一源极其中的第一源极以及这些第一漏极其中的第一漏极之间的该第一主动区上，这些第一栅极特征互相平行；第二主动区，位于该N型井区中并平行于该第一主动区；多个第二源极，形成于该第二主动区中；多个第二漏极，形成于该第二主动区中；以及多个第二栅极特征，每一这些第二栅极特征设置于这些第二源极其中的第二源极以及这些第二漏极其中的第二漏极之间的该第二主动区上，这些第二栅极特征互相平行；其中这些第一栅极特征的宽度大于这些第二栅极特征的宽度。

每一这些半导体装置还包括：P型井区，位于该基板中；第三主动区，位于该P型井区中；多个第三源极，形成于该第三主动区中；多个第三漏极，形成于该第三主动区中；多个第三栅极特征，每一这些第三栅极特征设置于这些第三源极其中的第三源极以及这些第三漏极其中的第三漏极之间的该第三主动区上，这些第三栅极特征互相平行；第四主动区，位于该P型井区中并平行于该第三主动区；多个第四源极，形成于该第四主动区中；多个第四漏极，形成于该第四主动区中；以及多个第四栅极特征，每一这些第四栅极特征设置于这些第四源极其中的第四源极以及这些第四漏极其中的第四漏极之间的该第四主动区上，这些第四栅极特征互相平行；其中这些第三栅极特征的宽度大于这些第四栅极特征的宽度。

藉由正方形的电路模块布局可使得电路模块灵活运用至SOC布局中的任何位置，尤其是在以在28纳米或是更为先进的制程所制造的SOC布局中。

在一个例子中，上述电路模块为一延迟线电路模块，相当于上述实施例所述的延迟线电路，而这些半导体装置包括上述实施例所述的一个精调延迟单元以及多个粗调延迟单元。

根据上述实施例，本发明所提出的布局为正方形的电路模块可灵活摆放于SOC中，并可缩短设计周期，且根据此种正方形布局设计的延迟线电路更可确保延时步长均匀性，且受温度电压变化影响小。

以上所述为实施例的概述特征。本领域技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。本领域技术人员也应了解相同的配置不应背离本发明的精神与范围，在不背离本发明的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例精神和范围一致。

Claims

1.一种半导体集成电路，包括：

多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及

电路模块，包括多个半导体装置，其中每一半导体装置包括：

基板；

N型井区，位于该基板中；

第一主动区，位于该N型井区中；

多个第一源极，形成于该第一主动区中；

多个第一漏极，形成于该第一主动区中；

多个第一栅极特征，每一所述第一栅极特征设置于所述第一源极中的一个第一源极以及所述第一漏极中的一个第一漏极之间的该第一主动区上，所述第一栅极特征互相平行；

第二主动区，位于该N型井区中并平行于该第一主动区；

多个第二源极，形成于该第二主动区中；

多个第二漏极，形成于该第二主动区中；以及

多个第二栅极特征，每一所述第二栅极特征设置于所述第二源极中的一个第二源极以及所述第二漏极中的一个第二漏极之间的该第二主动区上，所述第二栅极特征互相平行；

其中所述第一栅极特征的宽度大于所述第二栅极特征的宽度。

2.根据权利要求1所述的半导体集成电路，其中每一所述半导体装置还包括：

P型井区，位于该基板中；

第三主动区，位于该P型井区中；

多个第三源极，形成于该第三主动区中；

多个第三漏极，形成于该第三主动区中；

多个第三栅极特征，每一所述第三栅极特征设置于所述第三源极中的一个第三源极以及所述第三漏极中的一个第三漏极之间的该第三主动区上，所述第三栅极特征互相平行；

第四主动区，位于该P型井区中并平行于该第三主动区；

多个第四源极，形成于该第四主动区中；

多个第四漏极，形成于该第四主动区中；以及

多个第四栅极特征，每一所述第四栅极特征设置于所述第四源极中的一个第四源极以及所述第四漏极中的一个第四漏极之间的该第四主动区上，所述第四栅极特征互相平行；

其中所述第三栅极特征的宽度大于所述第四栅极特征的宽度。

3.根据权利要求2所述的半导体集成电路，其中该电路模块为一延迟线电路模块，所述半导体装置包括精调延迟单元以及多个粗调延迟单元，该半导体集成电路还包括信号线，该信号线依序串接该精调延迟单元以及所述粗调延迟单元，该延迟线电路模块的输入端耦接至该精调延迟单元的输入端，该精调延迟单元以及所述粗调延迟单元其中每一个的输出端通过一开关耦接至该延迟线电路模块一输出端。

4.根据权利要求3所述的半导体集成电路，其中每一粗调延迟单元的延时为该精调延迟单元的延时步长的正整数倍。

5.根据权利要求4所述的半导体集成电路，其中该精调延迟单元包括二个精调延迟电路，每一精调延迟电路包括：

第一PMOS晶体管；

第一NMOS晶体管，其漏极耦接至该第一PMOS晶体管的漏极，其栅极耦接至该第一PMOS晶体管的栅极；

多个第二PMOS晶体管，并联耦接于一电源电压以及该第一PMOS晶体管的源极之间，每一第二PMOS晶体管包括所述第一栅极特征其中至少一第一栅极特征；

至少一个第三PMOS晶体管，耦接于该电源电压以及该第一PMOS晶体管的源极之间，包括所述第二栅极特征其中至少一个第二栅极特征；

多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，每一所述第二NMOS晶体管包括所述第三栅极特征其中至少一个第三栅极特征；以及

至少一个第三NMOS晶体管，耦接于该接地电压以及该第一NMOS晶体管的源极之间，包括所述第四栅极特征其中至少一第四栅极特征。

6.根据权利要求5所述的半导体集成电路，其中所述第二PMOS晶体管中的一个第二PMOS晶体管的栅极耦接至该电源电压，所述第二PMOS晶体管中该第二PMOS晶体管以外的每一个第二PMOS晶体管的栅极耦接至控制器，该至少一个第三PMOS晶体管的栅极耦接至该控制器，所述第二NMOS晶体管中的一个第二NMOS晶体管的栅极耦接至该接地电压，所述第二NMOS晶体管中该第二NMOS晶体管以外的每一个第二NMOS晶体管的栅极耦接至该控制器，且该至少一个第三NMOS晶体管的栅极耦接至该控制器。

7.根据权利要求4所述的半导体集成电路，其中每一粗调延迟单元包括二个粗调延迟电路，所述粗调延迟单元中至少一个粗调延迟单元的每一个粗调延迟电路包括：

第四PMOS晶体管；

第四NMOS晶体管，其漏极耦接至该第四PMOS晶体管的漏极，其栅极耦接至该第四PMOS晶体管的栅极；

第五PMOS晶体管，耦接于电源电压以及该第四PMOS晶体管的源极之间，包括所述第一栅极特征其中至少一个第一栅极特征；

至少一个第六PMOS晶体管，耦接于该电源电压以及该第四PMOS晶体管的源极之间，包括所述第二栅极特征其中至少一个第二栅极特征；

第五NMOS晶体管，耦接于接地电压以及该第四NMOS晶体管的源极之间，包括所述第三栅极特征其中至少一个第三栅极特征；以及

至少一个第六NMOS晶体管，耦接于该接地电压以及该第四NMOS晶体管的源极之间，包括所述第四栅极特征其中至少一个第四栅极特征。

8.根据权利要求7所述的半导体集成电路，其中该第五PMOS晶体管以及该至少一个第六PMOS晶体管的栅极耦接至该电源电压，且该第五NMOS晶体管以及该至少一个第六NMOS晶体管的栅极耦接至该接地电压。