TW201545482A - 延遲線電路及半導體積體電路 - Google Patents

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Abstract

一種延遲線電路，包括串聯連接的精調延遲單元及粗調延遲單元。在精調延遲單元中，並聯耦接於電源電壓以及第一PMOS電晶體的源極之間的複數第二PMOS電晶體的閘極特徵的寬度相等。耦接於電源電壓以及第一PMOS電晶體的源極之間的至少一第三PMOS電晶體的閘極特徵的寬度小於該些第二PMOS電晶體的閘極特徵的寬度。並聯耦接於接地電壓以及第一NMOS電晶體的源極之間的複數第二NMOS電晶體的閘極特徵的寬度相等。耦接於接地電壓以及第一NMOS電晶體的源極之間的至少一第三NMOS電晶體的閘極特徵的寬度小於該些第二NMOS電晶體的閘極特徵的寬度。

Description

延遲線電路及半導體積體電路
本發明係有關於一種延遲線電路，且特別有關於系統單晶片之延遲線電路。
在系統單晶片(System On Chip，SOC)中有大量的處理信號之間相位關係的電路，並且需要通過多位元的數位編碼控制相位關係，延遲線電路(delay line circuit)就是為了實現這樣的功能，例如一個延遲線電路由7位元的數位編碼控制，便可以實現較輸入訊號增加0~127個延時步階(delay step)之範圍內的延時調節，進而控制輸出信號與參考信號之間的相位關係。
第1圖所示為根據習知技術之延遲線電路10的示意圖。延遲線電路10包括精調延遲單元(fine delay unit)FD、粗調延遲單元(coarse delay unit)CD1~CD31、虛置(dummy)粗調延遲單元DCD以及開關SW0~SW31。輸入至精調延遲單元FD的控制訊號編碼有4組。開關控制訊號C0~C31用以控制32個開關SW0~SW31的導通與截止，每次只能有其中一個開關為導通。如此一來，7位元共128個編碼就分為了4乘以32。每個粗調延遲單元CDN的延時(delay)相等且為精調延遲單元FD的延時步階的4倍。
第2圖為精調延遲單元FD的電路圖。精調延遲單元FD包括如第2圖連結方式所示的P型金氧半導體(P-type Metal Oxide Semiconductor，PMOS)電晶體P1~P10以及N型金氧半導體(N-type Metal Oxide Semiconductor，NMOS)電晶體N1~N10。PMOS電晶體P9和NMOS電晶體N9之連結方式類似於反相器，PMOS電晶體P1~P4並聯耦接於PMOS電晶體P9之源極以及電源電壓DVDD之間，PMOS電晶體P1之閘極耦接至接地電壓DVSS，PMOS電晶體P2~P4之閘極分別耦接至控制訊號SP0~SP2，NMOS電晶體N1~N4並聯耦接於NMOS電晶體N9之源極以及接地電壓DVSS之間，NMOS電晶體N1之閘極耦接至電源電壓DVDD，NMOS電晶體N2~N4之閘極分別耦接至控制訊號SN0~SN2。控制訊號SN0~SN2分別為控制訊號SP0~SP2的反相。舉例而言，控制訊號SP0為0時，控制訊號SN0為1，而當控制訊號SP1為1時，控制訊號SN1為0。PMOS電晶體P5~P8和P10以及NMOS電晶體N5~N8和N10的連接方式與上述PMOS電晶體P1~P4和P9以及NMOS電晶體N1~N4和N9的連接方式相同因此不再複述。精調延遲單元FD透過控制PMOS電晶體P2~P4、P6~P8以及NMOS電晶體N2~N4、N6~N8的導通與截止來實現延時的變化。舉例而言，當控制訊號SP0~SP2皆為0且控制訊號SN0~SN2皆為1時，精調延遲單元FD的延時最小，而當SP0~SP2皆為1且控制訊號SN0~SN2皆為0時，精調延遲單元FD的延時最大。
第3圖為粗調延遲單元CD1的電路圖。粗調延遲單元CD2~CD31皆與粗調延遲單元CD1相同因此不再複述。粗調 延遲單元CD1包括PMOS電晶體P11~P14以及NMOS電晶體N11~N14。在粗調延遲單元CD1中，透過調整各電晶體的尺寸來達成使粗調延遲單元的延時為精調延遲單元FD的延時步階的4倍。
為了確保延時步階的均勻性，一般精調延遲單元FD和31個粗調延遲單元CD1~CD31在佈局(layout)上會呈直線排列，以保證每個延遲單元的負載完全相同。確保延時步階均勻性的關鍵有三點：第一，精調延遲單元FD內部的每個延時步階必須相同，這一點可以通過反覆調整精調延遲單元FD中的電晶體尺寸來實現。第4圖為精調延遲單元FD的部份佈局40的示意圖，第4圖中只畫出了精調延遲單元FD之第一級電路(即PMOS電晶體P1~P4和P9以及NMOS電晶體N1~N4和N9)中PMOS電晶體部分的佈局，沒有畫出汲極連接。為了確保延時步階的精確相等，PMOS電晶體P1~P4的尺寸就會各不相同，這樣的佈局方式會使得PMOS電晶體P1~P4的汲極寄生電容較大；第二，粗調延遲單元的延時步階必須精確等於精調延遲單元的延時步階的4倍，精調延遲單元FD的延時是藉由導通或截止開關而產生不同的延時，但粗調延遲單元CDN的延時為固定的絕對延時，由於延遲單元FD的延時和粗調延遲單元CDN的延時是以不同方式產生，因此可能會無法實現精確的倍數關係，尤其在不同的電源電壓和溫度環境下；第三，精調延遲單元FD和31個粗調延遲單元CD1~CD31在佈局上會呈直線排列而使得延遲線電路的形狀呈長條形，如此一來會使整個SOC內部模組的佈局複雜化或是浪費面積，更甚者，在28奈米或是更 為先進的製程條件下，常會要求所有核心(core)電晶體的多晶矽方向一致，大幅度地降低了延遲線電路的佈局隨意性，換句話說，會需要針對不同的佈局設計不同的延遲線電路，增加設計成本。
綜上所述，需要一種可縮短設計週期、可確保延時步階均勻性、受溫度電壓變化影響小並可靈活擺放於SOC中的延遲線電路。
有鑑於此，本發明一實施例提供一種延遲線電路，其包括精調延遲單元以及粗調延遲單元。精調延遲單元的輸入端耦接至延遲線電路的輸入端，且精調延遲單元的輸出端通過開關耦接至延遲線電路的輸出端。粗調延遲單元串聯連接至精調延遲單元的輸出端。粗調延遲單元通過複數第一開關中的一個對應開關耦接至輸出端。精調延遲單元包括精調延遲電路。精調延遲電路包括複數第二PMOS電晶體、至少一第三PMOS電晶體、複數第二NMOS電晶體、以及至少一第三NMOS電晶體。該些第二PMOS電晶體並聯耦接於電源電壓以及第一PMOS電晶體的源極之間。該些第二PMOS電晶體的閘極特徵的寬度相等。至少一第三PMOS電晶體耦接於電源電壓以及第一PMOS電晶體的源極之間。至少一第三PMOS電晶體的閘極特徵的寬度小於該些第二PMOS電晶體的閘極特徵的寬度。該些第二NMOS電晶體並聯耦接於接地電壓以及第一NMOS電晶體的源極之間。該些第二NMOS電晶體的閘極特徵的寬度相等。至少一第三NMOS電晶體耦接於接地電壓以及第一NMOS電晶體 的源極之間。至少一第三NMOS電晶體的閘極特徵的寬度小於該些第二NMOS電晶體的閘極特徵的寬度。
本發明另一實施例提供一種半導體積體電路，包括複數核心電晶體以及電路模組。該些核心電晶體的閘極特徵互相平行。電路模組包括複數半導體裝置。每一半導體裝置包括基板、N型井區、第一主動區、複數第一源極、複數第一汲極、複數第一閘極特徵、第二主動區、複數第二源極、複數第二汲極、以及複數第二閘極特徵。N型井區位於基板中。第一主動區位於N型井區中。該些第一源極形成於第一主動區中。該些第一汲極形成於第一主動區中。每一第一閘極特徵設置於該些第一源極中的一個第一源極以及該些第一汲極中的一個第一汲極之間的第一主動區上。該些第一閘極特徵互相平行。第二主動區位於N型井區中並平行於第一主動區。該些第二源極形成於第二主動區中。該些第二汲極形成於第二主動區中。每一第二閘極特徵設置於該些第二源極中的一個第二源極以及該些第二汲極中的一個第二汲極之間的第二主動區上。該些第二閘極特徵互相平行；該些第一閘極特徵的寬度大該該些第二閘極特徵的寬度。
本發明所提出的延遲線電路布局為正方形，可靈活擺放於SOC中，尤其是在要求電晶體的多晶矽方向一致的28nm及更先進的技術中，其優勢更為明顯。並且，可縮短設計週期，且根據此種正方形布局設計的延遲線電路還具有各行多晶矽寬度一致的特點。本發明的延遲線電路更加入了精調單元，可確保延遲時步長均勻性，且受溫度電壓變化影響小。
10、50‧‧‧延遲線電路
40、90‧‧‧佈局
100‧‧‧延遲電路模塊
610‧‧‧第一級精調延遲電路
620‧‧‧第二級精調延遲電路
710‧‧‧第一級粗調延遲電路
720‧‧‧第二級粗調延遲電路
1100‧‧‧第二級粗調延遲電路
C0、C1、C2、…、C31‧‧‧開關控制訊號
CD1、CD2、…、CD31‧‧‧粗調延遲單元
Coa1、Coa2、…、Coa31‧‧‧粗調延遲單元
D‧‧‧汲極
DCD‧‧‧虛置粗調延遲單元
DMnF1、DMnF2‧‧‧虛置精調NMOS電晶體
DMpF1、DMpF2‧‧‧虛置精調PMOS電晶體
DVDD‧‧‧電源電壓
DVSS‧‧‧接地電壓
FD‧‧‧精調延遲單元
FINE‧‧‧精調延遲單元
IN_C、IN_F‧‧‧輸入端
IN、IN_Coa1、IN_CD1、IN_FD、IN_FINE‧‧‧輸入端
MnF1、MnF2、MnF3、MnF4、MnF5‧‧‧精調NMOS電晶體
MpF1、MpF2、MpF3、MpF4、MpF5‧‧‧精調PMOS電晶體
N1、N2、N3、…、N14‧‧‧NMOS電晶體
OUT_C、OUT_F‧‧‧輸出端
OUT、OUT_Coa1、OUT_CD1、OUT_FD、OUT_FINE‧‧‧輸出端
P1、P2、P3、…、P14‧‧‧PMOS電晶體
S‧‧‧源極
SN0、SN1、SN2、SP0、SP1、SP2‧‧‧控制訊號
SW0、SW1、SW2、…、SW30、SW31‧‧‧開關
第1圖為根據習知技術之延遲線電路的示意圖。
第2圖為第1圖之延遲線電路的精調延遲單元的電路圖。
第3圖為第1圖之延遲線電路的粗調延遲單元的電路圖。
第4圖為第2圖之精調延遲單元的部份佈局的示意圖。
第5圖為根據本發明一實施例之延遲線電路的示意圖。
第6A圖為第5圖之延遲線電路的精調延遲單元的示意圖。
第6B圖為第5圖之延遲線電路的粗調延遲單元的示意圖。
第7圖為第6A圖之精調延遲單元的第一級精調延遲電路的電路圖。
第8圖為第6B圖之粗調延遲單元的第一級粗調延遲電路的電路圖。
第9圖為根據本發明一實施例之第一級精調延遲電路的部份佈局的示意圖。
第10圖為根據本發明一實施例之延遲電路模塊的示意圖。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實踐本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重 複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。
第5圖為根據本發明一實施例之延遲線電路50的示意圖。延遲線電路50包括精調延遲單元FINE、粗調延遲單元Coa1~Coa31以及開關SW0~SW31。輸入端IN耦接至精調延遲單元FINE的輸入端，精調延遲單元FINE的輸出端耦接至粗調延遲單元Coa1，粗調延遲單元Coa1~Coa31串聯耦接在一起，開關SW0耦接於精調延遲單元FINE之輸出端以及輸出端OUT之間，開關SW1~SW31分別耦接於粗調延遲單元Coa1~Coa31之輸出端以及輸出端OUT之間，開關控制訊號C0~C31用以控制32個開關SW0~SW31的導通與截止，每次只能有其中一個開關為導通。在此實施例中，輸入至精調延遲單元FD的控制訊號編碼有4組，加上開關控制訊號C0~C31有32位元，因此本實施例之延遲電路50可實現4×32-1=127個延時步階的延時調整。其中每個粗調延遲單元CoaN的延時相等且為精調延遲單元FINE的延時步階的4倍。
第6A圖為第5圖之延遲線電路50的精調延遲單元FINE的示意圖。精調延遲單元FINE包括結構類似的第一級精調延遲電路610以及第二級精調延遲電路620。精調延遲單元 FINE的輸入端IN_FINE耦接至第一級精調延遲電路610的輸入端，第一級精調延遲電路610的輸出端耦接至第二級精調延遲電路620的輸入端，第二級精調延遲電路620的輸出端耦接至精調延遲單元FINE的輸出端OUT_FINE。
第6B圖為第5圖之延遲線電路50的粗調延遲單元Coa1的示意圖。粗調延遲單元Coa2~Coa31皆與粗調延遲單元Coa1相同，因此不再複述。粗調延遲單元Coa1包括結構類似的第一級粗調延遲電路710以及第二級粗調延遲電路720。粗調延遲單元Coa1的輸入端IN_Coa1耦接至第一級粗調延遲電路710的輸入端，第一級粗調延遲電路710的輸出端耦接至第二級粗調延遲電路720的輸入端，第二級粗調延遲電路720的輸出端耦接至粗調延遲單元Coa1的輸出端OUT_Coa1。
第7圖為第6A圖之精調延遲單元FINE的第一級精調延遲電路610的電路圖。第二級精調延遲電路620與第一級精調延遲電路610相同，因此不再複述。第一級精調延遲電路610包括PMOS電晶體P1~P4和P9、精調PMOS電晶體MpF1~MpF4、虛置精調PMOS電晶體DMpF1、NMOS電晶體N1~N4和N9、精調NMOS電晶體MnF1~MnF4以及虛置精調NMOS電晶體DMnF1。
PMOS電晶體P9和NMOS電晶體N9的閘極耦接至第一級精調延遲電路610的輸入端IN_F，PMOS電晶體P9和NMOS電晶體N9的汲極耦接至第一級精調延遲電路610的輸出端OUT_F。PMOS電晶體P1~P4和精調PMOS電晶體MpF1~MpF4的源極耦接至接地電壓DVSS，PMOS電晶體P1~P4和精 調PMOS電晶體MpF1~MpF4的汲極耦接至PMOS電晶體P9的源極。PMOS電晶體P1和精調PMOS電晶體MpF1的閘極耦接至接地電壓DVSS，PMOS電晶體P2和精調PMOS電晶體MpF2的閘極耦接至控制訊號SP0，PMOS電晶體P3和精調PMOS電晶體MpF3的閘極耦接至控制訊號SP1，PMOS電晶體P4和精調PMOS電晶體MpF4的閘極耦接至控制訊號SP2。虛置精調PMOS電晶體DMpF1的閘極、汲極和源極皆耦接至電源電壓DVDD。
NMOS電晶體N1~N4和精調NMOS電晶體MnF1~MnF4的源耦接至接地電壓DVSS，NMOS電晶體N1~N4和精調NMOS電晶體MnF1~MnF4的汲極耦接至NMOS電晶體N9的源極。NMOS電晶體N1和精調NMOS電晶體MnF1的閘極耦接至電源電壓DVDD，NMOS電晶體N2和精調NMOS電晶體MnF2的閘極耦接至控制訊號SN0，NMOS電晶體N3和精調NMOS電晶體MnF3的閘極耦接至控制訊號SN1，NMOS電晶體N4和精調NMOS電晶體MnF4的閘極耦接至控制訊號SN2。虛置精調NMOS電晶體DMnF1的閘極、汲極和源極皆耦接至接地電壓DVSS。
精調PMOS電晶體MpF1~MpF4和精調NMOS電晶體MnF1~MnF4為精調延時步階的電晶體，雖然第7圖顯示了4個精調PMOS電晶體和4個精調NMOS電晶體，但並非用以限制本發明，實際上可靈活增加或減少精調PMOS電晶體和精調NMOS電晶體，虛置精調PMOS電晶體DMpF1和虛置精調NMOS電晶體DMnF1即用以表示可根據實際應用情況靈活地增加或減少精調PMOS電晶體和精調NMOS電晶體。舉例而言，當需要 增加精調PMOS電晶體時，即可將虛置精調PMOS電晶體DMpF1的汲極耦接至PMOS電晶體P1~P4的汲極，並將虛置精調PMOS電晶體DMpF1的閘極耦接至欲調整之PMOS電晶體P1~P4其中之一的閘極。
PMOS電晶體P1~P4的第一閘極特徵的寬度皆相等，但每個PMOS電晶體所包括的第一閘極特徵個數可不同。閘極特性寬度即是叉指電晶體的寬度(Finger width)，一個大的MOS電晶體可以拆分成很多小的電晶體，例如，一個寬度(width)是10u的電晶體，為了降低電晶體源極汲極的結面積和電晶體閘極電阻可以做成10個叉指，每個叉指的寬度(width)都為1um。以下PMOS電晶體P1~P4又稱為粗調PMOS電晶體。由於PMOS電晶體P1~P4的第一閘極特徵的寬度皆相等，因此可共享主動區(active region)，或者又稱為氧化物界定區(oxide defined region，OD region)，藉此降低電晶體汲極寄生電壓。不過如此一來，PMOS電晶體P1~P4的尺寸便只可以是整數倍。但在實際應用上，為了使延時步階均勻化，PMOS電晶體P9之源極所連接的由接地電壓DVSS和控制訊號SP0~SP2控制的PMOS電晶體之間的尺寸比例常不是整數比例關係。以第一級精調延遲電路610的PMOS端為例，假設為了使延時步階均勻化，閘極連接至接地電壓DVSS、控制訊號SP0、控制訊號SP1和控制訊號SP2的4個PMOS電晶體的等效寬度比例為4：0.5：2：6，則在共享主動區的情況下，為了達到此等效寬度比例，可能需要4×2+0.5×2+2×2+6×2=25個相同寬度的第一閘極特徵，反而增大了汲極寄生電容以及電路面積，失去了共享氧 化物界定區(OD share)的優點。在本實施例中，藉由引入精調PMOS電晶體MpF1~MpF4可調整粗調PMOS電晶體P1~P4的等效寬度比例，所有精調PMOS電晶體的第二閘極特徵的寬度皆相等但小於粗調PMOS電晶體P1~P4的第一閘極特徵的寬度。承上述例子，在閘極連接至接地電壓DVSS、控制訊號SP0、控制訊號SP1和控制訊號SP2的4個PMOS電晶體的等效寬度比例需要為4：0.5：2：6的情況下，可將精調PMOS電晶體的第二閘極特徵的寬度設為粗調PMOS電晶體的第一閘極特徵的寬度的1/2，使閘極連接至接地電壓DVSS、控制訊號SP0、控制訊號SP1和控制訊號SP2的4個粗調PMOS電晶體分別包括4、0、2和6個第一閘極特徵，並使閘極連接至控制訊號SP0的一精調PMOS電晶體包括一第二閘極特徵，如此一來便可實現等效寬度比例為4：0.5：2：6，且僅需要4+0+2+6=12個第一閘極特徵，相較於上述25個第一閘極特徵，可在共享氧化物界定區的減少第一閘極特徵的個數，並有利於電路佈局。
第9圖為根據本發明一實施例之精調延遲單元的第一級精調延遲電路的部份佈局90的示意圖。佈局90僅顯示一第一級精調延遲電路的PMOS端，由於第一級精調延遲電路的NMOS端與PMOS端的佈局類似，為圖式簡潔起見，僅顯示第一級精調延遲電路的PMOS端的佈局。在第9圖中，最上方之P+摻雜區係對應至精調PMOS電晶體的主動區，中間的P+摻雜區係對應至粗調PMOS電晶體的主動區，最下方之P+摻雜區係對應至連接至輸入端與輸出端之PMOS電晶體，例如第7圖之PMOS電晶體P9，的主動區。精調PMOS電晶體之第二閘極特 徵，即位於最上方之P+摻雜區的多晶矽閘極特徵，的個數與粗調PMOS電晶體之第一閘極特徵，即位於中間之P+摻雜區的多晶矽閘極特徵，的個數相等，對於沒有使用到的精調PMOS電晶體而言，其第二閘極特徵、源極和汲極皆耦接至電源電壓DVDD以作為虛置精調PMOS電晶體。精調PMOS電晶體之第二閘極特徵的寬度小於粗調PMOS電晶體之第一閘極特徵的寬度，在一例子中，精調PMOS電晶體之第二閘極特徵的寬度可為粗調PMOS電晶體之第一閘極特徵的寬度的1/2倍，而在另一例子中，精調PMOS電晶體之第二閘極特徵的寬度可為粗調PMOS電晶體之第一閘極特徵的寬度的1/10倍，其寬度倍數關係可根據實際應用而有所調整。當需要利用精調PMOS電晶體調整延時步階時，只要將精調PMOS電晶體的汲極耦接至粗調PMOS電晶體的汲極，並將對應的第二閘極特徵耦接至欲調整的接地電壓DVSS或控制訊號SP0~SP2即可。在第9圖所示之佈局90中，1個第二閘極特徵耦接至控制訊號SP0，此第二閘極特徵對應的汲極耦接至粗調PMOS電晶體的汲極，3個第一閘極特徵耦接至接地電壓DVSS，2個第一閘極特徵耦接至控制訊號SP1，且7個第一閘極特徵耦接至控制訊號SP2，假設第二閘極特徵的寬度為第一閘極特徵的寬度的1/2，則在第9圖所示之佈局90中，耦接於電源電壓與PMOS電晶體PMOS的源極之間且閘極分別連接至接地電壓DVSS、控制訊號SP0、控制訊號SP1和控制訊號SP2的4個PMOS電晶體的等效寬度比例為3：0.5：2：7。從第9圖中可以看出，每一行多晶矽的特徵寬度都是相同的，這樣的設計是為了適用於28nm以及更高的技術。還可以看出， 第9圖的佈局為正方形，這樣在不同的系統晶片佈局中，如果需要用到同樣的延遲線模塊，都可以隨意加入本發明的設計。而在現有技術中，延遲線模塊是長方形的，從而，為了適應不同的系統晶片布局，每一次都要設計不同的電路布局。
第8圖為第6B圖之粗調延遲單元Coa1的第一級粗調延遲電路710的電路圖。第二級粗調延遲電路720與第一級粗調延遲電路710相同，因此不再複述。第一級粗調延遲電路720包括PMOS電晶體P11和P13、精調PMOS電晶體MpF5、虛置精調PMOS電晶體DMpF2、NMOS電晶體N11和N13、精調NMOS電晶體MnF5以及虛置精調NMOS電晶體DMnF2。
PMOS電晶體P13和NMOS電晶體N13的閘極耦接至第一級粗調延遲電路710的輸入端IN_C，PMOS電晶體P13和NMOS電晶體N13的汲極耦接至第一級粗調延遲電路710的輸出端OUT_C。PMOS電晶體P11和精調PMOS電晶體MpF5的源耦接至接地電壓DVSS，PMOS電晶體P11和精調PMOS電晶體MpF5的汲極耦接至PMOS電晶體P13的源極。PMOS電晶體P11和精調PMOS電晶體MpF5的閘極耦接至接地電壓DVSS。虛置精調PMOS電晶體DMpF5的閘極、汲極和源極皆耦接至電源電壓DVDD。
NMOS電晶體N11和精調NMOS電晶體MnF5的源耦接至接地電壓DVSS，NMOS電晶體N11和精調NMOS電晶體MnF5的汲極耦接至NMOS電晶體N13的源極。NMOS電晶體N11和精調NMOS電晶體MnF5的閘極耦接至電源電壓DVDD。虛置精調NMOS電晶體DMnF2的閘極、汲極和源極皆耦接至接地電 壓DVSS。
類似於第一級精調延遲單元610，PMOS電晶體P11又稱為粗調PMOS電晶體，粗調PMOS電晶體的第一閘極特徵的寬度大於精調PMOS電晶體的第二閘極特徵的寬度。藉由引入精調PMOS電晶體可調整粗調PMOS電晶體P11的等效寬度比例，雖然第8圖顯示了1個精調PMOS電晶體和1個精調NMOS電晶體，但並非用以限制本發明，實際上可靈活增加或減少精調PMOS電晶體和精調NMOS電晶體，虛置精調PMOS電晶體DMpF2和虛置精調NMOS電晶體DMnF2即用以表示可根據實際應用情況靈活地增加或減少精調PMOS電晶體和精調NMOS電晶體。舉例而言，當需要增加精調PMOS電晶體時，即可將虛置精調PMOS電晶體DMpF2的汲極耦接至PMOS電晶體P11的汲極，並將虛置精調PMOS電晶體DMpF2的閘極耦接至接地電壓DVSS。第一級粗調延遲電路710的佈局與第一級精調延遲單元610的佈局類似，可參照第9圖之佈局90，因此不再復述。
在上述實施例中雖主要以PMOS端之電路與佈局為例進行說明，但NMOS端之電路與佈局與PMOS端之電路與佈局類似因此不重複敘述細節，所屬技術領域中具有通常知識者可根據PMOS端之電路與佈局了解NMOS端之電路與佈局。
第10圖為根據本發明一實施例之延遲電路模塊100的示意圖。乘上所述，藉由引入精調PMOS電晶體以及精調NMOS電晶體，可降低粗調PMOS電晶體以及粗調NMOS電晶體的閘極特徵的個數，減少精調延遲單元FINE和粗調延遲單元Coa1~Coa31的佈局的寬度。藉由如第10圖所示的方式適當排 列沿著同一方向放置的精調延遲單元FINE和粗調延遲單元Coa1~Coa31，使得延遲電路模塊100的佈局為正方形。第10圖中的箭號線條代表訊號線的連接方式與訊號傳輸方向，位於訊號線轉角處的粗調延遲單元(例如粗調延遲單元Coa12)由於所連接的金屬線較長，可藉由增加位於訊號線轉角處的粗調延遲單元中的精調電晶體來補償，例如將虛置精調PMOS電晶體的閘極連接至接地電壓DVSS並將虛置精調PMOS電晶體的汲極耦接至粗調PMOS電晶體的汲極，或是增加精調PMOS電晶體的接入閘特徵個數。
本發明另一實施例提供一種半導體積體電路，包括：複數個核心電晶體，該等核心電晶體的閘極特徵互相平行；以及一電路模塊，包括複數個半導體裝置，該等半導體裝置係沿相同方向配置並使該電路模塊之佈局為正方形。其中每一該等半導體裝置包括：一基板；一N型井區，位於該基板中；一第一主動區，位於該N型井區中；複數個第一源極，形成於該第一主動區中；複數個第一汲極，形成於該第一主動區中；複數個第一閘極特徵，每一該等第一閘極特徵設置於該等第一源極其中一第一源極以及該等第一汲極其中一第一汲極之間的該第一主動區上，該等第一閘極特徵互相平行；一第二主動區，位於該N型井區中並平行於該第一主動區；複數個第二源極，形成於該第二主動區中；複數個第二汲極，形成於該第二主動區中；以及複數個第二閘極特徵，每一該等第二閘極特徵設置於該等第二源極其中一第二源極以及該等第二汲極其中一第二汲極之間的該第二主動區上，該等第二閘極特徵互相平 行；其中該等第一閘極特徵的寬度大於該等第二閘極特徵的寬度。
每一該等半導體裝置更包括：一P型井區，位於該基板中；一第三主動區，位於該P型井區中；複數個第三源極，形成於該第三主動區中；複數個第三汲極，形成於該第三主動區中；複數個第三閘極特徵，每一該等第三閘極特徵設置於該等第三源極其中一第三源極以及該等第三汲極其中一第三汲極之間的該第三主動區上，該等第三閘極特徵互相平行；一第四主動區，位於該P型井區中並平行於該第三主動區；複數個第四源極，形成於該第四主動區中；複數個第四汲極，形成於該第四主動區中；以及複數個第四閘極特徵，每一該等第四閘極特徵設置於該等第四源極其中一第四源極以及該等第四汲極其中一第四汲極之間的該第四主動區上，該等第四閘極特徵互相平行；其中該等第三閘極特徵的寬度大於該等第四閘極特徵的寬度。
藉由正方形的電路模塊佈局可使得電路模塊靈活運用至SOC佈局中的任何位置，尤其是在以在28奈米或是更為先進的製程所製造的SOC佈局中。
在一例子中，上述電路模塊為一延遲線電路模塊，相當於上列實施例所述的延遲線電路，而該等半導體裝置包括上列實施例所述的一精調延遲單元以及複數個粗調延遲單元。
根據上述實施例，本發明所提出之佈局為正方形的電路模塊可靈活擺放於SOC中，並可縮短設計週期，且根據 此種正方形佈局設計的延遲線電路更可確保延時步階均勻性，且受溫度電壓變化影響小。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。
610‧‧‧第一級精調延遲電路
DMnF1‧‧‧虛置精調NMOS電晶體
DMpF1‧‧‧虛置精調PMOS電晶體
DVDD‧‧‧電源電壓
DVSS‧‧‧接地電壓
IN_F‧‧‧輸入端
MnF1、MnF2、MnF3、MnF4‧‧‧精調NMOS電晶體
MpF1、MpF2、MpF3、MpF4‧‧‧精調PMOS電晶體
N1、N2、N3、N4、N9‧‧‧NMOS電晶體
OUT_F‧‧‧輸出端
P1、P2、P3、P4、P9‧‧‧PMOS電晶體
SN0、SN1、SN2、SP0、SP1、SP2‧‧‧控制訊號

Claims (14)

  1. 一種延遲線電路，包括：一精調延遲單元，該精調延遲單元的輸入端耦接至該延遲線電路的輸入端，該精調延遲單元的輸出端通過一開關耦接至該延遲線電路的輸出端；以及一粗調延遲單元，串聯連接至該精調延遲單元的輸出端，該粗調延遲單元通過複數第一開關中的一個對應開關耦接至該輸出端；其中，該精調延遲單元包括一精調延遲電路，該精調延遲電路包括：一第一PMOS電晶體；複數第二PMOS電晶體，並聯耦接於一電源電壓以及該第一PMOS電晶體的源極之間，該等第二PMOS電晶體的閘極特徵的寬度相等；至少一第三PMOS電晶體，耦接於該電源電壓以及該第一PMOS電晶體的源極之間，該至少一第三PMOS電晶體的閘極特徵的寬度小於該等第二PMOS電晶體的閘極特徵的寬度；一第一NMOS電晶體；複數第二NMOS電晶體，並聯耦接於一接地電壓以及該第一NMOS電晶體的源極之間，該等第二NMOS電晶體的閘極特徵的寬度相等；以及至少一第三NMOS電晶體，耦接於該接地電壓以及該第一NMOS電晶體的源極之間，該至少一第三NMOS電晶體的閘 極特徵的寬度小於該等第二NMOS電晶體的閘極特徵的寬度。
  2. 如申請專利範圍第1項所述之延遲線電路，其中，該粗調延遲單元的延時為該精調延遲單元的延時步長的正整數倍。
  3. 如申請專利範圍第2項所述之延遲線電路，其中，該粗調延遲單元包括二個粗調延遲電路，該等粗調延遲單元其中至少一個粗調延遲單元的每一粗調延遲電路包括：一第四PMOS電晶體；一第四NMOS電晶體，其汲極耦接至該第四PMOS電晶體的汲極，其閘極耦接至該第四PMOS電晶體的閘極；一第五PMOS電晶體，耦接於該電源電壓以及該第四PMOS電晶體的源極之間；至少一第六PMOS電晶體，耦接於該電源電壓以及該第四PMOS電晶體的源極之間，該至少一第六PMOS電晶體的閘極特徵的寬度小於該第五PMOS電晶體的閘極特徵的寬度；一第五NMOS電晶體，耦接於該接地電壓以及該第四NMOS電晶體的源極之間；以及至少一第五NMOS電晶體，耦接於該接地電壓以及該第四NMOS電晶體的源極之間，該至少一第六NMOS電晶體的閘極特徵的寬度小於該第五NMOS電晶體的閘極特徵的寬度。
  4. 如申請專利範圍第1項所述之延遲線電路，其中，該第五PMOS電晶體以及該至少一第六PMOS電晶體的閘極耦接至該電源電壓，且該第五NMOS電晶體以及該至少一第六NMOS電晶體的閘極耦接至該接地電壓。
  5. 如申請專利範圍第1項所述之延遲線電路，其中，該延遲線電路的佈局為正方形。
  6. 如申請專利範圍第1項所述之延遲線電路，其中，該等第二PMOS電晶體中的一個第二PMOS電晶體的閘極耦接至該電源電壓，該等第二PMOS電晶體中該第二PMOS電晶體以外的每一該第二PMOS電晶體的閘極耦接至控制器，該至少一第三PMOS電晶體的閘極耦接至該控制器，該等第二NMOS電晶體中的一個第二NMOS電晶體的閘極耦接至該接地電壓，該等第二NMOS電晶體中該第二NMOS電晶體以外的每一該第二NMOS電晶體的閘極耦接至該控制器，且該至少一第三NMOS電晶體的閘極耦接至該控制器。
  7. 一種半導體積體電路，包括：複數核心電晶體，該等核心電晶體的閘極特徵互相平行；以及一電路模組，包括複數半導體裝置，其中，每一該半導體裝置包括：一基板；一N型井區，位於該基板中；一第一主動區，位於該N型井區中；複數第一源極，形成於該第一主動區中；複數第一汲極，形成於該第一主動區中；複數第一閘極特徵，每一該第一閘極特徵設置於該等第一源極中的一個第一源極以及該等第一汲極中的一個第一汲極之間的該第一主動區上，該等第一閘極特徵互相平行； 一第二主動區，位於該N型井區中並平行於該第一主動區；複數第二源極，形成於該第二主動區中；複數第二汲極，形成於該第二主動區中；以及複數第二閘極特徵，每一該第二閘極特徵設置於該等第二源極中的一個第二源極以及該等第二汲極中的一個第二汲極之間的該第二主動區上，該等第二閘極特徵互相平行；其中，該等第一閘極特徵的寬度大該等第二閘極特徵的寬度。
  8. 如申請專利範圍第7項所述之半導體積體電路，其中，每一該半導體裝置更包括：一P型井區，位於該基板中；一第三主動區，位於該P型井區中；複數第三源極，形成於該第三主動區中；複數第三汲極，形成於該第三主動區中；複數第三閘極特徵，每一該第三閘極特徵設置於該等第三源極中的一個第三源極以及所該等三汲極中的一個第三汲極之間的該第三主動區上，所該等三閘極特徵互相平行；一第四主動區，位於該P型井區中並平行於該第三主動區；複數第四源極，形成於該第四主動區中；複數第四汲極，形成於該第四主動區中；以及複數第四閘極特徵，每一該第四閘極特徵設置於該等第四源極中的一個第四源極以及所該等四汲極中的一個第四汲極之間的該第四主動區上，該等第四閘極特徵互相平行；其中，該等第三閘極特徵的寬度大於該等第四閘極特徵的 寬度。
  9. 如申請專利範圍第8項所述之半導體積體電路，其中，該電路模組為一延遲線電路模組，該等半導體裝置包括精調延遲單元以及複數粗調延遲單元，該半導體積體電路更包括一信號線，該信號線依序串接該精調延遲單元以及該等粗調延遲單元，該延遲線電路模組的輸入端耦接至該精調延遲單元的輸入端，該精調延遲單元以及該等粗調延遲單元其中每一個的輸出端通過一開關耦接至該延遲線電路模組一輸出端。
  10. 如申請專利範圍第9項所述之半導體積體電路，其中，每一該粗調延遲單元的延時為該精調延遲單元的延時步長的正整數倍。
  11. 如申請專利範圍第10項所述之半導體積體電路，其中，該精調延遲單元包括二個精調延遲電路，每一該精調延遲電路包括：一第一PMOS電晶體；一第一NMOS電晶體，其汲極耦接至該第一PMOS電晶體的汲極，其閘極耦接至該第一PMOS電晶體的閘極；複數第二PMOS電晶體，並聯耦接於一電源電壓以及該第一PMOS電晶體的源極之間，每一該第二PMOS電晶體包括該等第一閘極特徵其中至少一第一閘極特徵；至少一第三PMOS電晶體，耦接於該電源電壓以及該第一PMOS電晶體的源極之間，包括該等第二閘極特徵其中至少一個第二閘極特徵； 複數第二NMOS電晶體，並聯耦接於一接地電壓以及該第一NMOS電晶體的源極之間，每一該第二NMOS電晶體包括該等第三閘極特徵其中至少一個第三閘極特徵；以及至少一第三NMOS電晶體，耦接於該接地電壓以及該第一NMOS電晶體的源極之間，包括該等第四閘極特徵其中至少一第四閘極特徵。
  12. 如申請專利範圍第11項所述之半導體積體電路，其中，該等第二PMOS電晶體中的一個第二PMOS電晶體的閘極耦接至該電源電壓，該等第二PMOS電晶體中該第二PMOS電晶體以外的每一該第二PMOS電晶體的閘極耦接至一控制器，該至少一第三PMOS電晶體的閘極耦接至該控制器，該等第二NMOS電晶體中的一個第二NMOS電晶體的閘極耦接至該接地電壓，該等第二NMOS電晶體中該第二NMOS電晶體以外的每一該第二NMOS電晶體的閘極耦接至該控制器，且該至少一第三NMOS電晶體的閘極耦接至該控制器。
  13. 如申請專利範圍第10項所述之半導體積體電路，其中，每一該粗調延遲單元包括二個粗調延遲電路，該等粗調延遲單元中至少一個粗調延遲單元的每一該粗調延遲電路包括：一第四PMOS電晶體；一第四NMOS電晶體，其汲極耦接至該第四PMOS電晶體的汲極，其閘極耦接至該第四PMOS電晶體的閘極；一第五PMOS電晶體，耦接於電源電壓以及該第四PMOS電晶體的源極之間，包括該等第一閘極特徵其中至少一個第 一閘極特徵；至少一第六PMOS電晶體，耦接於該電源電壓以及該第四PMOS電晶體的源極之間，包括該等第二閘極特徵其中至少一個第二閘極特徵；一第五NMOS電晶體，耦接於一接地電壓以及該第四NMOS電晶體的源極之間，包括該等第三閘極特徵其中至少一個第三閘極特徵；以及至少一第六NMOS電晶體，耦接於該接地電壓以及該第四NMOS電晶體的源極之間，包括該等第四閘極特徵其中至少一個第四閘極特徵。
  14. 如申請專利範圍第10項所述之半導體積體電路，其中，該第五PMOS電晶體以及該至少一第六PMOS電晶體的閘極耦接至該電源電壓，且該第五NMOS電晶體以及該至少一第六NMOS電晶體的閘極耦接至該接地電壓。
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